JP3431145B2 - Ｎチャネル出力トランジスタを有する相補形論理回路 - Google Patents
Ｎチャネル出力トランジスタを有する相補形論理回路Info
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Description
【発明の詳細な説明】
技術的背景
多くのディジタルアプリケーションでは、低消費電力
の下での高速化の要求が常に求められている。本発明の
バッファ式コンプリメンタリロジック（BCL:バッファ式
相補型論理回路）によれば、従来のロジック技術と比較
して、更に低消費電力であると共に高速化が計れるもの
である。本発明の基本構成には、NANDゲートと、OR−AN
D−NOTのような複雑なゲートと、ロジック（論理）ゲー
トで構成可能な新規な蓄積セルとが設けられている。
の下での高速化の要求が常に求められている。本発明の
バッファ式コンプリメンタリロジック（BCL:バッファ式
相補型論理回路）によれば、従来のロジック技術と比較
して、更に低消費電力であると共に高速化が計れるもの
である。本発明の基本構成には、NANDゲートと、OR−AN
D−NOTのような複雑なゲートと、ロジック（論理）ゲー
トで構成可能な新規な蓄積セルとが設けられている。
発明の概要
本発明は、相補形回路を入力段とし、Ｎチャネルプッ
シュ・プル回路を出力段として利用したゲートである。
このような本発明のゲート回路は、単一の相補形段を有
する回路より高速化が計れる。その理由としては、Ｎチ
ャネルトランジスタは、Ｐチャネルトランジスタと比較
して、迅速に負荷容量を充電することができるからであ
る。本発明の基本的態様としては、標準の論理回路、特
にCMOSの入力段のＰチャネル入力トランジスタを、２個
のＮチャネルトランジスタと１個のＰチャネルトランジ
スタとから成る入力回路で置換したものである。この回
路には、回路素子として電界効果トランジスタ（FET）
を独占的に利用できる。
シュ・プル回路を出力段として利用したゲートである。
このような本発明のゲート回路は、単一の相補形段を有
する回路より高速化が計れる。その理由としては、Ｎチ
ャネルトランジスタは、Ｐチャネルトランジスタと比較
して、迅速に負荷容量を充電することができるからであ
る。本発明の基本的態様としては、標準の論理回路、特
にCMOSの入力段のＰチャネル入力トランジスタを、２個
のＮチャネルトランジスタと１個のＰチャネルトランジ
スタとから成る入力回路で置換したものである。この回
路には、回路素子として電界効果トランジスタ（FET）
を独占的に利用できる。
図面の簡単な説明
図１は、基本的なゲートのブロック線図である。
図2aは、基本的なNANDゲートを示す図である。
図2bは、図2aのNANDゲートの入力／出力の真理値表で
ある。
ある。
図2cは、３入力NANDゲートを示す図である。
図2dは、基本的な単一（ユニット）ゲートを示す図で
ある。
ある。
図3aは、本発明を用いた２入力NANDゲートを表す。
図3bは、他の３入力NANDゲートを表す。
図3cは、他の基本的なユニットゲートを示す。
図3dは、他のＮ−入力NANDゲートを示す。
図４は、ゲート技術を利用した複雑なロジック（論
理）回路である。
理）回路である。
図５は、基本的なゲートを利用した、他の複雑なロジ
ック回路である。
ック回路である。
図６は、本発明による基本的な変換入力回路を表す。
図７、８及び９は、本発明を利用した回路を表す。
実施例の説明
図１は、バッファ式相補形（コンプリメンタリ）論理
ゲート10を示すブロック線図である。このゲート10に
は、相補形FET入力段12とＮチャネルFETプッシュ・プル
ドライバ段14とが設けられている。この入力は、所望の
ロジックの複雑度に応じて、１から無限値まで変化させ
ることができる。ライン16上の中間信号によって、ドラ
イバ段の「プッシュ」部分、または「プル」部分をドラ
イブする。
ゲート10を示すブロック線図である。このゲート10に
は、相補形FET入力段12とＮチャネルFETプッシュ・プル
ドライバ段14とが設けられている。この入力は、所望の
ロジックの複雑度に応じて、１から無限値まで変化させ
ることができる。ライン16上の中間信号によって、ドラ
イバ段の「プッシュ」部分、または「プル」部分をドラ
イブする。
図2aは、図2bの真理値表22で示したようなNANDゲート
論理機能Ａ・Ｂを実行する回路20を線図的に示す。図2a
の回路20において、ライン24を約1.5Vの正の直流電圧を
有する電圧源VDDに接続する。トランジスタ26はＰチャ
ネル電界効果トランジスタ（FET）であり、ライン24に
接続されたソースと、トランジスタ28のドレインに接続
されたドレインとを有する。このトランジスタ26のゲー
トの長さは１μｍ（ミクロン）で、幅は20μｍを有す
る。このトランジスタ26のゲートをこのロジック回路の
Ａ入力へ接続する。また、このＡ入力をＮチャネルFET2
8のゲートにも接続する。このFET28のゲートの長さは１
μｍで幅は６μｍである。このトランジスタ28のソース
をＮチャネルトランジスタ32のドレインに接続する。こ
のトランジスタ32のゲートを入力Ｂに接続すると共に、
このゲートの長さは１μｍで幅は６μｍである。トラン
ジスタ32のソースを基準ターミナル、又はグランド（接
地）34に接続する。Ｐチャネルトランジスタ36は、ライ
ン24に接続されたソースと、トランジスタ28のドレイン
に接続されたドレインとを有する。このトランジスタ36
のゲートを入力Ｂに接続すると共に、このゲートの幅は
20μｍで、長さは１μｍである。ＮチャネルFET38はラ
イン24に接続されたドレインと、出力ライン42に接続さ
れたソースとを有する。このトランジスタ38のゲートを
トランジスタ36のドレインに接続する。ＮチャネルFET4
4は出力ライン42に接続されたドレインと、入力Ａに接
続されたゲートとを有する。このトランジスタ44のゲー
トの幅は20μｍで長さは１μｍである。トランジスタ44
のソースをＮチャネルFET46のドレインに接続する。こ
のトランジスタ46のゲートを入力Ｂに接続する。このト
ランジスタ46の幅は20μｍで、長さは１μｍである。こ
のトランジスタ46のソースを、グランド、または基準タ
ーミナル34に接続する。
論理機能Ａ・Ｂを実行する回路20を線図的に示す。図2a
の回路20において、ライン24を約1.5Vの正の直流電圧を
有する電圧源VDDに接続する。トランジスタ26はＰチャ
ネル電界効果トランジスタ（FET）であり、ライン24に
接続されたソースと、トランジスタ28のドレインに接続
されたドレインとを有する。このトランジスタ26のゲー
トの長さは１μｍ（ミクロン）で、幅は20μｍを有す
る。このトランジスタ26のゲートをこのロジック回路の
Ａ入力へ接続する。また、このＡ入力をＮチャネルFET2
8のゲートにも接続する。このFET28のゲートの長さは１
μｍで幅は６μｍである。このトランジスタ28のソース
をＮチャネルトランジスタ32のドレインに接続する。こ
のトランジスタ32のゲートを入力Ｂに接続すると共に、
このゲートの長さは１μｍで幅は６μｍである。トラン
ジスタ32のソースを基準ターミナル、又はグランド（接
地）34に接続する。Ｐチャネルトランジスタ36は、ライ
ン24に接続されたソースと、トランジスタ28のドレイン
に接続されたドレインとを有する。このトランジスタ36
のゲートを入力Ｂに接続すると共に、このゲートの幅は
20μｍで、長さは１μｍである。ＮチャネルFET38はラ
イン24に接続されたドレインと、出力ライン42に接続さ
れたソースとを有する。このトランジスタ38のゲートを
トランジスタ36のドレインに接続する。ＮチャネルFET4
4は出力ライン42に接続されたドレインと、入力Ａに接
続されたゲートとを有する。このトランジスタ44のゲー
トの幅は20μｍで長さは１μｍである。トランジスタ44
のソースをＮチャネルFET46のドレインに接続する。こ
のトランジスタ46のゲートを入力Ｂに接続する。このト
ランジスタ46の幅は20μｍで、長さは１μｍである。こ
のトランジスタ46のソースを、グランド、または基準タ
ーミナル34に接続する。
真理値表22で表示したように、このNAND回路の機能に
ついては、入力端子Ａに論理「１」が、入力端子Ｂには
論理「０」が現れている例から説明を始める。論理信号
「１」は約1.5Vの正の電圧であり、論理信号「０」は、
約0Vの電圧で、この0V電圧によって、トランジスタ32を
十分にオフ（不作動）に出来るものである。トランジス
タ26のゲート上の論理信号「１」によってこのトランジ
スタをオフにする。Ｂ入力における論理「０」信号によ
ってトランジスタ36をオン（作動）し、この結果、トラ
ンジスタ38のゲートの電圧を昇圧し、更に、トランジス
タ38をオンにする。その結果、入力Ｂにおける論理０信
号によって、トランジスタ46のゲート電圧を降下させ、
トランジスタ46をオフにする。これによって、トランジ
スタ38のON状態のために、トランジスタ44のON状態に拘
らず、出力43が「ハイ」となる。このため出力42に論理
０信号が現れるようになる。
ついては、入力端子Ａに論理「１」が、入力端子Ｂには
論理「０」が現れている例から説明を始める。論理信号
「１」は約1.5Vの正の電圧であり、論理信号「０」は、
約0Vの電圧で、この0V電圧によって、トランジスタ32を
十分にオフ（不作動）に出来るものである。トランジス
タ26のゲート上の論理信号「１」によってこのトランジ
スタをオフにする。Ｂ入力における論理「０」信号によ
ってトランジスタ36をオン（作動）し、この結果、トラ
ンジスタ38のゲートの電圧を昇圧し、更に、トランジス
タ38をオンにする。その結果、入力Ｂにおける論理０信
号によって、トランジスタ46のゲート電圧を降下させ、
トランジスタ46をオフにする。これによって、トランジ
スタ38のON状態のために、トランジスタ44のON状態に拘
らず、出力43が「ハイ」となる。このため出力42に論理
０信号が現れるようになる。
入力端子における他の論理信号の例としては、入力Ａ
および入力Ｂに論理１信号が現れるものとする。トラン
ジスタ26、28のゲート上の論理１信号によってトランジ
スタ28をオンとすると共に、トランジスタ32のゲート上
の論理１信号によってトランジスタ32をオンとする。こ
れによって、トランジスタ26と36のゲート上の高い論理
１信号によってこれらトランジスタがオフされ、トラン
ジスタ38のゲート電圧を「０」に近づくように降下させ
る。トランジスタ36、44と46のゲート上の論理１信号お
よびトランジスタ38のゲート上の論理０信号によって、
ライン42の出力が零となる。上述した結果は、図2bに示
したＡ・Ｂに対する真理値表で確認できる。
および入力Ｂに論理１信号が現れるものとする。トラン
ジスタ26、28のゲート上の論理１信号によってトランジ
スタ28をオンとすると共に、トランジスタ32のゲート上
の論理１信号によってトランジスタ32をオンとする。こ
れによって、トランジスタ26と36のゲート上の高い論理
１信号によってこれらトランジスタがオフされ、トラン
ジスタ38のゲート電圧を「０」に近づくように降下させ
る。トランジスタ36、44と46のゲート上の論理１信号お
よびトランジスタ38のゲート上の論理０信号によって、
ライン42の出力が零となる。上述した結果は、図2bに示
したＡ・Ｂに対する真理値表で確認できる。
３入力NAND回路130が図2cに開示してある。第３、即
ちＣ入力は、ＡまたはＢゲート段を複写したものであ
る。Ｐチャネルトランジスタ132はトランジスタ26と36
とに相当し、Ｎチャネルトランジスタ134はトランジス
タ28と32とに相当し、更に、Ｎチャネルトランジスタ13
6は、図2aの回路20のトランジスタ44と46と相当する。
出力トランジスタ38はこれらすべての段に共通のもので
ある。
ちＣ入力は、ＡまたはＢゲート段を複写したものであ
る。Ｐチャネルトランジスタ132はトランジスタ26と36
とに相当し、Ｎチャネルトランジスタ134はトランジス
タ28と32とに相当し、更に、Ｎチャネルトランジスタ13
6は、図2aの回路20のトランジスタ44と46と相当する。
出力トランジスタ38はこれらすべての段に共通のもので
ある。
図2dに、基本的なユニット（単位）ゲートを表す。
図2eは、Ｎ入力NANDゲート150のダイヤグラムであ
る。Ｎ番目のステージはステージＡおよびＢに類似して
いる。Ｐチャネルトランジスタ138はトランジスタ26と3
6とに対応し、Ｎチャネルトランジスタ142はトランジス
タ28と32とに対応し、更に、Ｎチャネルトランジスタ14
4は、図2aの回路20のトランジスタ44と46に対応する。
回路146は基本単位ゲートであり、これは、必要な入力
数に従って複写されるものである。出力Ｎチャネルトラ
ンジスタ38と出力42を有する回路148は、これら入力ス
テージの総てに共通である。
る。Ｎ番目のステージはステージＡおよびＢに類似して
いる。Ｐチャネルトランジスタ138はトランジスタ26と3
6とに対応し、Ｎチャネルトランジスタ142はトランジス
タ28と32とに対応し、更に、Ｎチャネルトランジスタ14
4は、図2aの回路20のトランジスタ44と46に対応する。
回路146は基本単位ゲートであり、これは、必要な入力
数に従って複写されるものである。出力Ｎチャネルトラ
ンジスタ38と出力42を有する回路148は、これら入力ス
テージの総てに共通である。
図3aは、他のNAND型のゲート形態の他の構成を有する
回路30を示す。このNANDゲート30は、図2aのNANDゲート
20より高速動作するものである。その理由としては、図
3aのNANDゲート30では、図2aのトランジスタ28と32との
ように、第１ステージにＮチャネルトランジスタが直列
に設けられていないからである。この図３の回路は図2b
の真理値表と同一のものを有する。ＰチャネルFET48
は、ライン24に接続したソースを有する。このライン24
を、約1.5Vの電圧値を有する正の電圧VDDに接続する。
トランジスタ48のゲートを入力Ａに接続すると共に、こ
のトランジスタのドレインをＮチャネルFET52のドレイ
ンに接続する。トランジスタ52のゲートを入力Ａに接続
すると共に、これのソースをグランド、または基準ター
ミナル34に接続する。ＮチャネルFET54はライン24に接
続したドレインと、トランジスタ48と52とのドレインに
接続したゲートとを有する。このトランジスタ54のソー
スを、ＮチャネルFET54のドレインおよび出力56に接続
する。トランジスタ58のゲートを入力Ａに接続すると共
に、これのソースをＮチャネルFET60のドレインへ接続
する。トランジスタ60のソースをグランドまたは基準タ
ーミナル34に接続する。トランジスタ60のゲートを入力
Ｂへ接続する。ＰチャネルFET62のソースをライン24に
接続する。このトランジスタ62のゲートを入力Ｂに接続
すると共に、これのドレインをＮチャネルFET64のドレ
インに接続する。トランジスタ64のゲートを入力Ｂに接
続すると共に、これのソースをグランド、または基準タ
ーミナル34に接続する。ＮチャネルFET66のドレインを
ライン24に接続すると共に、これのゲートをトランジス
タ62と64とのドレインに接続する。トランジスタ66のソ
ースを出力ライン56に接続する。
回路30を示す。このNANDゲート30は、図2aのNANDゲート
20より高速動作するものである。その理由としては、図
3aのNANDゲート30では、図2aのトランジスタ28と32との
ように、第１ステージにＮチャネルトランジスタが直列
に設けられていないからである。この図３の回路は図2b
の真理値表と同一のものを有する。ＰチャネルFET48
は、ライン24に接続したソースを有する。このライン24
を、約1.5Vの電圧値を有する正の電圧VDDに接続する。
トランジスタ48のゲートを入力Ａに接続すると共に、こ
のトランジスタのドレインをＮチャネルFET52のドレイ
ンに接続する。トランジスタ52のゲートを入力Ａに接続
すると共に、これのソースをグランド、または基準ター
ミナル34に接続する。ＮチャネルFET54はライン24に接
続したドレインと、トランジスタ48と52とのドレインに
接続したゲートとを有する。このトランジスタ54のソー
スを、ＮチャネルFET54のドレインおよび出力56に接続
する。トランジスタ58のゲートを入力Ａに接続すると共
に、これのソースをＮチャネルFET60のドレインへ接続
する。トランジスタ60のソースをグランドまたは基準タ
ーミナル34に接続する。トランジスタ60のゲートを入力
Ｂへ接続する。ＰチャネルFET62のソースをライン24に
接続する。このトランジスタ62のゲートを入力Ｂに接続
すると共に、これのドレインをＮチャネルFET64のドレ
インに接続する。トランジスタ64のゲートを入力Ｂに接
続すると共に、これのソースをグランド、または基準タ
ーミナル34に接続する。ＮチャネルFET66のドレインを
ライン24に接続すると共に、これのゲートをトランジス
タ62と64とのドレインに接続する。トランジスタ66のソ
ースを出力ライン56に接続する。
２入力NANDゲート回路30の出力ライン56における機能
を、図2bに示した真理値表22からの入力の数種の例で表
すことができる。例えば、入力Ａに論理０信号が存在
し、入力Ｂに論理１信号が存在するものと仮定する。ト
ランジスタ48のゲートにおける論理ロー（低）信号によ
って、このトランジスタ48がオンすると共に、トランジ
スタ52の論理ロー信号によってこのトランジスタ52がオ
フするようになる。この結果、トランジスタ54のゲート
の信号がハイ（高）となり、このトランジスタ54をオン
すると共に、ライン56にハイ信号が出力される。これ
は、トランジスタ58のゲートがロー信号であるためであ
り、これによってこのトランジスタがオフとなる。入力
Ｂにおける論理１信号によってトランジスタ60がオンさ
れ、トランジスタ62がオフとなる。トランジスタ60のオ
ンは、出力の結果には影響しない。同時にトランジスタ
64がオンされる。従って、トランジスタ66のゲートの信
号レベルが低下して、トランジスタ66がオフされる。こ
の結果、ライン56の出力は、論理１信号のままである。
すことができる。例えば、入力Ａに論理０信号が存在
し、入力Ｂに論理１信号が存在するものと仮定する。ト
ランジスタ48のゲートにおける論理ロー（低）信号によ
って、このトランジスタ48がオンすると共に、トランジ
スタ52の論理ロー信号によってこのトランジスタ52がオ
フするようになる。この結果、トランジスタ54のゲート
の信号がハイ（高）となり、このトランジスタ54をオン
すると共に、ライン56にハイ信号が出力される。これ
は、トランジスタ58のゲートがロー信号であるためであ
り、これによってこのトランジスタがオフとなる。入力
Ｂにおける論理１信号によってトランジスタ60がオンさ
れ、トランジスタ62がオフとなる。トランジスタ60のオ
ンは、出力の結果には影響しない。同時にトランジスタ
64がオンされる。従って、トランジスタ66のゲートの信
号レベルが低下して、トランジスタ66がオフされる。こ
の結果、ライン56の出力は、論理１信号のままである。
次に、入力ＡおよびＢの両者の端子に、論理１信号が
存在しているものとする。上述したように、トランジス
タ52はオンすると共に、トランジスタ48はオフし、それ
によって、トランジスタ52のドレイン電圧が降下し、ロ
ー信号がトランジスタ54に与えられてオフされる。トラ
ンジスタ58のゲートの論理１信号により、このトランジ
スタ58がオンとなる。また、入力Ｂにおける論理１信号
によりトランジスタ60がオンとなって、トランジスタ60
と58のドレイン電圧が低電圧に降下される。これによっ
て出力56にロー信号が得られる。入力Ｂのハイ信号によ
ってトランジスタ62がオフされると共に、トランジスタ
64がオンされ、この結果、トランジスタ66のゲートにロ
ー信号が与えられ、このトランジスタ66がオフされると
共に、ライン56の出力をローレベルにすることが可能と
なる。この動作および前の動作説明は、真理値表22で確
認できる。
存在しているものとする。上述したように、トランジス
タ52はオンすると共に、トランジスタ48はオフし、それ
によって、トランジスタ52のドレイン電圧が降下し、ロ
ー信号がトランジスタ54に与えられてオフされる。トラ
ンジスタ58のゲートの論理１信号により、このトランジ
スタ58がオンとなる。また、入力Ｂにおける論理１信号
によりトランジスタ60がオンとなって、トランジスタ60
と58のドレイン電圧が低電圧に降下される。これによっ
て出力56にロー信号が得られる。入力Ｂのハイ信号によ
ってトランジスタ62がオフされると共に、トランジスタ
64がオンされ、この結果、トランジスタ66のゲートにロ
ー信号が与えられ、このトランジスタ66がオフされると
共に、ライン56の出力をローレベルにすることが可能と
なる。この動作および前の動作説明は、真理値表22で確
認できる。
図3bは、図3aのNANDゲート回路30で実行したように、
実施された他の３入力NAND回路160を示す。第３ステー
ジ、即ちＣステージは、ＡまたはＢステージに類似して
いる。Ｐチャネルトランジスタ152は図3aの回路30のト
ランジスタ48と62とに対応し、同様に、Ｎチャネルトラ
ンジスタ154はトランジスタ52と64とに対応し、Ｎチャ
ネルトランジスタ156はトランジスタ58と60とに対応
し、更に、Ｎチャネルトランジスタ158はトランジスタ5
4と66とに対応する。
実施された他の３入力NAND回路160を示す。第３ステー
ジ、即ちＣステージは、ＡまたはＢステージに類似して
いる。Ｐチャネルトランジスタ152は図3aの回路30のト
ランジスタ48と62とに対応し、同様に、Ｎチャネルトラ
ンジスタ154はトランジスタ52と64とに対応し、Ｎチャ
ネルトランジスタ156はトランジスタ58と60とに対応
し、更に、Ｎチャネルトランジスタ158はトランジスタ5
4と66とに対応する。
図3cは、他の基本的な単位ゲートを示す。
図3dはＮ入力NANDゲート180のダイヤグラムである。
Ｎ番目のステージはＡまたはＢゲートステージに類似す
る。Ｐチャネルトランジスタ162は、図3aの回路30のト
ランジスタ48と62とに対応し、Ｎチャネルトランジスタ
164はトランジスタ52と64に対応し、Ｎチャネルトラン
ジスタ166はトランジスタ58と60とに対応し、更に、Ｎ
チャネルトランジスタ168はトランジスタ54と66とに対
応する。回路172は、図3cの基本的な単位ゲート回路170
に類似したゲートである。
Ｎ番目のステージはＡまたはＢゲートステージに類似す
る。Ｐチャネルトランジスタ162は、図3aの回路30のト
ランジスタ48と62とに対応し、Ｎチャネルトランジスタ
164はトランジスタ52と64に対応し、Ｎチャネルトラン
ジスタ166はトランジスタ58と60とに対応し、更に、Ｎ
チャネルトランジスタ168はトランジスタ54と66とに対
応する。回路172は、図3cの基本的な単位ゲート回路170
に類似したゲートである。
図4aは、複雑な論理機能
を実行する回路50である。この回路では、４つの入力
Ａ、Ｂ、ＣおよびＤならびに出力106が設けられてい
る。図4bのテーブル100は、入力Ａ、Ｂ、ＣおよびＤへ
の論理信号の各組合わせに対する論理信号を表す。Ｐチ
ャネル電界効果トランジスタ（FET）96は、ライン24に
接続されたソースを有する。このライン24を約1.5Vの電
圧源VDDに接続する。このトランジスタ96のゲートを入
力Ａに接続すると共に、これのドレインをＰチャネルFE
T102のソースに接続する。このトランジスタ102のゲー
トを入力Ｂに接続すると共に、これのドレインをＮチャ
ネルFET104のドレインに接続する。このトランジスタ10
4のゲートを入力Ｂに接続すると共に、これのソースを
グランドまたは基準ターミナル34に接続する。Ｎチャネ
ルFET98のドレインをトランジスタ102と104のドレイン
に接続する。このトランジスタ98のゲートを入力Ａに接
続すると共に、このソースを基準ターミナルまたはグラ
ンド34に接続する。ＮチャネルFET108のドレインを電圧
ライン24に接続すると共に、これのソースを論理出力ラ
イン106に接続する。このトランジスタ108のゲートをト
ランジスタ98、102、104のドレインに接続する。Ｐチャ
ネルFET110のソースを電圧ライン24に接続すると共に、
これのゲートを入力Ｃに接続する。トランジスタ110の
ドレインをＰチャネルFET112のソースに接続する。この
トランジスタ112のゲートを入力Ｄに接続すると共に、
これのドレインをＮチャネルFET114のドレインに接続す
る。このトランジスタ114のゲートを入力Ｄに接続する
と共に、これのソースをグランドまたは基準ターミナル
34に接続する。ＮチャネルFET118のドレインを電圧ライ
ン24に接続すると共に、これのソースを論理回路50の論
理出力ライン106に接続する。トランジスタ118のゲート
をトランジスタ112、114、116のドレインに接続する。
ＮチャネルFET120は、Ｃ入力に接続されたゲートと、出
力ライン106に接続されたドレインと、ＮチャネルFET12
2のドレインに接続されたソースとを有する。トランジ
スタ122は、Ａ入力に接続されたゲートと、グランドま
たは基準ターミナル34に接続されたソースとを有する。
ＮチャネルFET124は、出力ライン106に接続されたドレ
インと、入力Ｄに接続されたゲートと、更に、トランジ
スタ120のソースと、トランジスタ122のドレインとに接
続されたソースを有する。ＮチャネルFET126のゲートを
入力Ｂに接続し、これのドレインをトランジスタ120と1
24とのソースに接続すると共に、トランジスタ122のド
レインに接続する。トランジスタ126のソースを基準タ
ーミナルまたはグランド34に接続する。
Ａ、Ｂ、ＣおよびＤならびに出力106が設けられてい
る。図4bのテーブル100は、入力Ａ、Ｂ、ＣおよびＤへ
の論理信号の各組合わせに対する論理信号を表す。Ｐチ
ャネル電界効果トランジスタ（FET）96は、ライン24に
接続されたソースを有する。このライン24を約1.5Vの電
圧源VDDに接続する。このトランジスタ96のゲートを入
力Ａに接続すると共に、これのドレインをＰチャネルFE
T102のソースに接続する。このトランジスタ102のゲー
トを入力Ｂに接続すると共に、これのドレインをＮチャ
ネルFET104のドレインに接続する。このトランジスタ10
4のゲートを入力Ｂに接続すると共に、これのソースを
グランドまたは基準ターミナル34に接続する。Ｎチャネ
ルFET98のドレインをトランジスタ102と104のドレイン
に接続する。このトランジスタ98のゲートを入力Ａに接
続すると共に、このソースを基準ターミナルまたはグラ
ンド34に接続する。ＮチャネルFET108のドレインを電圧
ライン24に接続すると共に、これのソースを論理出力ラ
イン106に接続する。このトランジスタ108のゲートをト
ランジスタ98、102、104のドレインに接続する。Ｐチャ
ネルFET110のソースを電圧ライン24に接続すると共に、
これのゲートを入力Ｃに接続する。トランジスタ110の
ドレインをＰチャネルFET112のソースに接続する。この
トランジスタ112のゲートを入力Ｄに接続すると共に、
これのドレインをＮチャネルFET114のドレインに接続す
る。このトランジスタ114のゲートを入力Ｄに接続する
と共に、これのソースをグランドまたは基準ターミナル
34に接続する。ＮチャネルFET118のドレインを電圧ライ
ン24に接続すると共に、これのソースを論理回路50の論
理出力ライン106に接続する。トランジスタ118のゲート
をトランジスタ112、114、116のドレインに接続する。
ＮチャネルFET120は、Ｃ入力に接続されたゲートと、出
力ライン106に接続されたドレインと、ＮチャネルFET12
2のドレインに接続されたソースとを有する。トランジ
スタ122は、Ａ入力に接続されたゲートと、グランドま
たは基準ターミナル34に接続されたソースとを有する。
ＮチャネルFET124は、出力ライン106に接続されたドレ
インと、入力Ｄに接続されたゲートと、更に、トランジ
スタ120のソースと、トランジスタ122のドレインとに接
続されたソースを有する。ＮチャネルFET126のゲートを
入力Ｂに接続し、これのドレインをトランジスタ120と1
24とのソースに接続すると共に、トランジスタ122のド
レインに接続する。トランジスタ126のソースを基準タ
ーミナルまたはグランド34に接続する。
これら入力Ａ、Ｂ、ＣおよびＤへの種々の論理信号の
内のいくつかの例を分析することによって、ライン106
の出力信号はどれになるかを決定出来る。先ず、第１の
例では、入力ＡおよびＢは論理０信号を有し、入力Ｃお
よびＤは論理１信号を有する。トランジスタ96のゲート
には、ロー信号が現れているので、このトランジスタ96
がオンされる。また、トランジスタ102のゲートには、
ロー信号が現れているので、同様にこのトランジスタ10
2もオンとなる。しかし乍ら、トランジスタ104のゲート
にはロー信号が与えられる結果として、このトランジス
タはオフされる。トランジスタ98のゲートにはロー信号
が現れ、この結果、このトランジスタ98はオフとなる。
従って、トランジスタ108のゲートがハイレベルとな
り、このトランジスタ108がオンとなり、出力ライン106
に高い論理１信号が現れるようになる。他の入力を調べ
て、この回路内の他のエレメントが、ライン106上の高
い論理１信号値に対して対向するものであるかを見極め
る。トランジスタ110のゲートは高い値を有すので、こ
のトランジスタはオフとなる。同様に、トランジスタ11
2のゲートは高い値であるので、このトランジスタ112は
オフとなる。トランジスタ116のゲートは、高い値であ
るので、このトランジスタはオンとなる。この結果、こ
れのドレインの信号レベルがロー信号となり、これは、
並列接続されたトランジスタ114と同様な場合である。
このトランジスタのゲートにはハイレベル信号が現れる
と共に、これのドレインの信号レベルも同様に、ローレ
ベルに降下する。以上のことによって、トランジスタ11
8のゲートにロー信号が生じ、これによってこのトラン
ジスタ118がオフとなると共に、出力106に何ら影響を与
えない。トランジスタ120のゲートはハイ信号を有して
おり、これによってこのトランジスタ120はオンとなる
と共に、トランジスタ124のゲートにもハイレベル信号
が現れ、この結果、このトランジスタ124がオンされ
る。またトランジスタ122と126のゲートには、ローレベ
ル論理信号が与えられ、この結果、これらトランジスタ
がオフされる。従って、これらトランジスタ120および1
24は、トランジスタ122と126（これらはオンされていな
い）と直列接続されているので、これらトランジスタ12
0と124のオン状態によって、何も結果をもたらせない。
それ故、ライン106上のハイ信号は何ら影響を受けな
い。
内のいくつかの例を分析することによって、ライン106
の出力信号はどれになるかを決定出来る。先ず、第１の
例では、入力ＡおよびＢは論理０信号を有し、入力Ｃお
よびＤは論理１信号を有する。トランジスタ96のゲート
には、ロー信号が現れているので、このトランジスタ96
がオンされる。また、トランジスタ102のゲートには、
ロー信号が現れているので、同様にこのトランジスタ10
2もオンとなる。しかし乍ら、トランジスタ104のゲート
にはロー信号が与えられる結果として、このトランジス
タはオフされる。トランジスタ98のゲートにはロー信号
が現れ、この結果、このトランジスタ98はオフとなる。
従って、トランジスタ108のゲートがハイレベルとな
り、このトランジスタ108がオンとなり、出力ライン106
に高い論理１信号が現れるようになる。他の入力を調べ
て、この回路内の他のエレメントが、ライン106上の高
い論理１信号値に対して対向するものであるかを見極め
る。トランジスタ110のゲートは高い値を有すので、こ
のトランジスタはオフとなる。同様に、トランジスタ11
2のゲートは高い値であるので、このトランジスタ112は
オフとなる。トランジスタ116のゲートは、高い値であ
るので、このトランジスタはオンとなる。この結果、こ
れのドレインの信号レベルがロー信号となり、これは、
並列接続されたトランジスタ114と同様な場合である。
このトランジスタのゲートにはハイレベル信号が現れる
と共に、これのドレインの信号レベルも同様に、ローレ
ベルに降下する。以上のことによって、トランジスタ11
8のゲートにロー信号が生じ、これによってこのトラン
ジスタ118がオフとなると共に、出力106に何ら影響を与
えない。トランジスタ120のゲートはハイ信号を有して
おり、これによってこのトランジスタ120はオンとなる
と共に、トランジスタ124のゲートにもハイレベル信号
が現れ、この結果、このトランジスタ124がオンされ
る。またトランジスタ122と126のゲートには、ローレベ
ル論理信号が与えられ、この結果、これらトランジスタ
がオフされる。従って、これらトランジスタ120および1
24は、トランジスタ122と126（これらはオンされていな
い）と直列接続されているので、これらトランジスタ12
0と124のオン状態によって、何も結果をもたらせない。
それ故、ライン106上のハイ信号は何ら影響を受けな
い。
また、この論理回路50の機能の第２の例を、高い論理
１信号を入力Ａ、ＢおよびＤに与え、且つ、低い論理０
信号を入力Ｃに与えた条件の下で分析する。先ず、トラ
ンジスタ96のゲートにハイ（高）レベル信号が与えら
れ、この結果、オフ状態となる。同様に、トランジスタ
102のゲートにも、ハイレベル信号が与えられ、オフ状
態となる。トランジスタ98と104のゲートにはハイレベ
ル信号が与えられ、このため、これらトランジスタはオ
ン状態となると共に、トランジスタ108のゲート電圧レ
ベルをロー（低）レベルに引下げる。この結果、このト
ランジスタ108はオフ状態となる。また、トランジスタ1
10のゲートにはローレベル信号が与えられるので、オン
状態となるが、トランジスタ112のゲートには、ハイレ
ベル信号が与えられ、この結果オフ状態となる。トラン
ジスタ116のゲートには、ローレベル信号が与えられ、
この結果オフ状態となるが、トランジスタ114のゲート
にはハイレベル信号が与えられ、このトランジスタがオ
ン状態となる。この結果、トランジスタ118のゲートの
信号レベルを低レベルに下げ、これによって、このトラ
ンジスタ118がオフ状態となる。トランジスタ120のゲー
トには、０またはローレベルの論理値が与えられ、これ
によって、オフ状態となる。トランジスタ122のゲート
にはハイレベル信号が供給されるので、オン状態とな
り、この結果、このトランジスタのドレインをローレベ
ル信号に引下げる。同様に、トランジスタ126のゲート
にはハイレベル信号が与えられ、この結果、オン状態と
なると共に、トランジスタ122および／または126と協動
して、このトランジスタ124によって論理出力ライン106
を低い論理０信号レベルに降下させる。入力Ａ、Ｂ、Ｃ
およびＤに対して、種々のロジックレベルを利用しての
同様の分析結果が、図4bの真理値表100に示され、ここ
では、所定の組合わせに対する出力106の特定の値が表
示されている。
１信号を入力Ａ、ＢおよびＤに与え、且つ、低い論理０
信号を入力Ｃに与えた条件の下で分析する。先ず、トラ
ンジスタ96のゲートにハイ（高）レベル信号が与えら
れ、この結果、オフ状態となる。同様に、トランジスタ
102のゲートにも、ハイレベル信号が与えられ、オフ状
態となる。トランジスタ98と104のゲートにはハイレベ
ル信号が与えられ、このため、これらトランジスタはオ
ン状態となると共に、トランジスタ108のゲート電圧レ
ベルをロー（低）レベルに引下げる。この結果、このト
ランジスタ108はオフ状態となる。また、トランジスタ1
10のゲートにはローレベル信号が与えられるので、オン
状態となるが、トランジスタ112のゲートには、ハイレ
ベル信号が与えられ、この結果オフ状態となる。トラン
ジスタ116のゲートには、ローレベル信号が与えられ、
この結果オフ状態となるが、トランジスタ114のゲート
にはハイレベル信号が与えられ、このトランジスタがオ
ン状態となる。この結果、トランジスタ118のゲートの
信号レベルを低レベルに下げ、これによって、このトラ
ンジスタ118がオフ状態となる。トランジスタ120のゲー
トには、０またはローレベルの論理値が与えられ、これ
によって、オフ状態となる。トランジスタ122のゲート
にはハイレベル信号が供給されるので、オン状態とな
り、この結果、このトランジスタのドレインをローレベ
ル信号に引下げる。同様に、トランジスタ126のゲート
にはハイレベル信号が与えられ、この結果、オン状態と
なると共に、トランジスタ122および／または126と協動
して、このトランジスタ124によって論理出力ライン106
を低い論理０信号レベルに降下させる。入力Ａ、Ｂ、Ｃ
およびＤに対して、種々のロジックレベルを利用しての
同様の分析結果が、図4bの真理値表100に示され、ここ
では、所定の組合わせに対する出力106の特定の値が表
示されている。
図5aは、排他的NOR論理回路40の回路図である。この
排他的NOR機能は▲▼＋（Ａ・Ｂ）で表され
る。この論理回路40の第１回路部分は、図3aに示したよ
うな回路30である。この回路30については前述した通り
である。また、この論理回路40の残りの回路部分70は、
以下に説明する。図5bの真理値表72は、図5aの論理回路
40に適用できる。Ｐチャネル電界効果トランジスタ（FE
T）68は、ライン24に接続されたソースと、入力Ａに接
続されたゲートとを有する。このトランジスタ68のドレ
インをＰチャネルFET74のソースに接続する。このトラ
ンジスタ74のゲートを入力Ｂに接続する。このトランジ
スタ74のドレインをＮチャネルFET76と78とのドレイン
に接続する。このＮチャネルトランジスタ76のゲートを
入力Ａに接続すると共に、Ｎチャネルトランジスタ78の
ゲートを入力Ｂに接続する。これらトランジスタ76と78
のソースをグランドまたは基準ターミナル34に接続す
る。ＮチャネルFET80のゲートを、これらトランジスタ7
4、76、78のドレインに接続する。トランジスタ80のド
レインをライン24に接続すると共に、このソースを出力
ライン86に接続する。ＮチャネルFET82のドレインをト
ランジスタ80のソースに接続する。このトランジスタ82
のゲートをライン56に接続し、このライン56をこの論理
回路30の出力に接続する。このトランジスタ82のソース
をＮチャネルFET84と88とのドレインに接続する。これ
らトランジスタ84と88のソースを基準ターミナルまたは
グランド34に接続する。トランジスタ84のゲートを入力
Ａに接続すると共に、トランジスタ88のゲートを入力Ｂ
に接続する。ＰチャネルFET90のソースをライン24に接
続すると共に、これのゲートを論理回路30の出力ライン
56に接続する。トランジスタ90のドレインをＮチャネル
FET92のドレインに接続する。トランジスタ92のゲート
を回路30のライン56に接続する。このトランジスタ92の
ソースを基準ターミナルまたはグランド34に接続する。
ＮチャネルFET64はライン24に接続されたドレインと、
回路40の出力ライン86に接続されたソースとを有する。
トランジスタ94のゲートをトランジスタ90と92とのドレ
インに接続する。
排他的NOR機能は▲▼＋（Ａ・Ｂ）で表され
る。この論理回路40の第１回路部分は、図3aに示したよ
うな回路30である。この回路30については前述した通り
である。また、この論理回路40の残りの回路部分70は、
以下に説明する。図5bの真理値表72は、図5aの論理回路
40に適用できる。Ｐチャネル電界効果トランジスタ（FE
T）68は、ライン24に接続されたソースと、入力Ａに接
続されたゲートとを有する。このトランジスタ68のドレ
インをＰチャネルFET74のソースに接続する。このトラ
ンジスタ74のゲートを入力Ｂに接続する。このトランジ
スタ74のドレインをＮチャネルFET76と78とのドレイン
に接続する。このＮチャネルトランジスタ76のゲートを
入力Ａに接続すると共に、Ｎチャネルトランジスタ78の
ゲートを入力Ｂに接続する。これらトランジスタ76と78
のソースをグランドまたは基準ターミナル34に接続す
る。ＮチャネルFET80のゲートを、これらトランジスタ7
4、76、78のドレインに接続する。トランジスタ80のド
レインをライン24に接続すると共に、このソースを出力
ライン86に接続する。ＮチャネルFET82のドレインをト
ランジスタ80のソースに接続する。このトランジスタ82
のゲートをライン56に接続し、このライン56をこの論理
回路30の出力に接続する。このトランジスタ82のソース
をＮチャネルFET84と88とのドレインに接続する。これ
らトランジスタ84と88のソースを基準ターミナルまたは
グランド34に接続する。トランジスタ84のゲートを入力
Ａに接続すると共に、トランジスタ88のゲートを入力Ｂ
に接続する。ＰチャネルFET90のソースをライン24に接
続すると共に、これのゲートを論理回路30の出力ライン
56に接続する。トランジスタ90のドレインをＮチャネル
FET92のドレインに接続する。トランジスタ92のゲート
を回路30のライン56に接続する。このトランジスタ92の
ソースを基準ターミナルまたはグランド34に接続する。
ＮチャネルFET64はライン24に接続されたドレインと、
回路40の出力ライン86に接続されたソースとを有する。
トランジスタ94のゲートをトランジスタ90と92とのドレ
インに接続する。
最初に、この論理回路40を以下の条件の下で機能させ
た場合について調べる。即ち、入力Ａに論理０入力信号
が与えられると共に、入力Ｂに論理１入力信号が与えら
れる条件である。これらの入力条件の下では、出力ライ
ン56は、図2bの真理値表22に従って、論理１信号とな
る。入力Ａにおけるローレベル信号によって、トランジ
スタ68がオン状態となると共に、入力Ｂにおけるハイレ
ベル信号によって、トランジスタ74がオフ状態となる。
入力Ａにおけるローレベル信号によって、トランジスタ
76がオフ状態となると共に、入力Ｂにおけるハイレベル
信号によってトランジスタ78がオン状態となり、これに
よって、トランジスタ80のゲートにローレベル信号が現
れるようになる。従って、トランジスタ80はオフとな
る。ライン56のハイレベル信号によって、トランジスタ
82がオンとなると共に、入力Ｂからのハイレベル信号に
よってトランジスタ88をオンする。この結果、ライン86
を論理「０」レベルに下げる。入力Ａからトランジスタ
84のゲートへの論理「０」入力信号によって、このトラ
ンジスタ84をオフ状態にするが何も結果をもたらせな
い。ライン56の高い論理１信号がトランジスタ90と92と
のゲートに供給され、この結果、トランジスタ90をオフ
すると共に、トランジスタ92をオンする。従って、トラ
ンジスタ94のゲートには論理０信号が現れるようにな
り、それに併って、トランジスタ94をオフ状態にすると
共に、出力ライン86を、論理「０」の状態に維持する。
た場合について調べる。即ち、入力Ａに論理０入力信号
が与えられると共に、入力Ｂに論理１入力信号が与えら
れる条件である。これらの入力条件の下では、出力ライ
ン56は、図2bの真理値表22に従って、論理１信号とな
る。入力Ａにおけるローレベル信号によって、トランジ
スタ68がオン状態となると共に、入力Ｂにおけるハイレ
ベル信号によって、トランジスタ74がオフ状態となる。
入力Ａにおけるローレベル信号によって、トランジスタ
76がオフ状態となると共に、入力Ｂにおけるハイレベル
信号によってトランジスタ78がオン状態となり、これに
よって、トランジスタ80のゲートにローレベル信号が現
れるようになる。従って、トランジスタ80はオフとな
る。ライン56のハイレベル信号によって、トランジスタ
82がオンとなると共に、入力Ｂからのハイレベル信号に
よってトランジスタ88をオンする。この結果、ライン86
を論理「０」レベルに下げる。入力Ａからトランジスタ
84のゲートへの論理「０」入力信号によって、このトラ
ンジスタ84をオフ状態にするが何も結果をもたらせな
い。ライン56の高い論理１信号がトランジスタ90と92と
のゲートに供給され、この結果、トランジスタ90をオフ
すると共に、トランジスタ92をオンする。従って、トラ
ンジスタ94のゲートには論理０信号が現れるようにな
り、それに併って、トランジスタ94をオフ状態にすると
共に、出力ライン86を、論理「０」の状態に維持する。
次に、実施例としては、入力ＡおよびＢの両者に、論
理ハイレベル信号が与えられた場合である。これら入力
Ａと入力Ｂが高レベルの場合に、論理回路30の出力ライ
ン56は論理０となる。入力Ａの高レベル信号がトランジ
スタ68のゲートに支えられ、この結果としてトランジス
タ68がオフされる。また入力Ｂのハイレベル信号がトラ
ンジスタ74に与えられ、この結果として、トランジスタ
74がオフされる。トランジスタ76と78とのゲートは入力
ＡとＢからの高レベル信号をそれぞれ受け、これによっ
てトランジスタ76と78の両者をオン状態にする。この結
果、トランジスタ80のゲートを論理０のローレベル信号
に降下させて、このトランジスタ80をオフ状態にする。
出力ライン56からのローレベル信号がトランジスタ82に
与えられるので、これがオフ状態となる。トランジスタ
84と88とのゲートには、それぞれ、入力Ａと入力Ｂから
の高レベル論理信号が与えられるので、これらトランジ
スタ84と88とをオン状態にする。これにより出力86には
何ら影響を与えない。この理由は、トランジスタ82がオ
フ状態となるからである。また、トランジスタ90と92の
ゲートには、ライン56からのローレベル信号が与えら
れ、これによってトランジスタ90がオンすると共に、ト
ランジスタ92がオフする。この結果、トランジスタ94の
ゲートに、ハイレベル信号が与えられ、これによりトラ
ンジスタ94をオンすると共に、出力ライン86を論理１信
号へ上昇させる。これら入力Ａと入力Ｂとの他の総ての
組合わせは、同様に分析して、ライン86の出力を決定す
ることができる。これらの分析結果を、図5bの真理値表
72に示す。
理ハイレベル信号が与えられた場合である。これら入力
Ａと入力Ｂが高レベルの場合に、論理回路30の出力ライ
ン56は論理０となる。入力Ａの高レベル信号がトランジ
スタ68のゲートに支えられ、この結果としてトランジス
タ68がオフされる。また入力Ｂのハイレベル信号がトラ
ンジスタ74に与えられ、この結果として、トランジスタ
74がオフされる。トランジスタ76と78とのゲートは入力
ＡとＢからの高レベル信号をそれぞれ受け、これによっ
てトランジスタ76と78の両者をオン状態にする。この結
果、トランジスタ80のゲートを論理０のローレベル信号
に降下させて、このトランジスタ80をオフ状態にする。
出力ライン56からのローレベル信号がトランジスタ82に
与えられるので、これがオフ状態となる。トランジスタ
84と88とのゲートには、それぞれ、入力Ａと入力Ｂから
の高レベル論理信号が与えられるので、これらトランジ
スタ84と88とをオン状態にする。これにより出力86には
何ら影響を与えない。この理由は、トランジスタ82がオ
フ状態となるからである。また、トランジスタ90と92の
ゲートには、ライン56からのローレベル信号が与えら
れ、これによってトランジスタ90がオンすると共に、ト
ランジスタ92がオフする。この結果、トランジスタ94の
ゲートに、ハイレベル信号が与えられ、これによりトラ
ンジスタ94をオンすると共に、出力ライン86を論理１信
号へ上昇させる。これら入力Ａと入力Ｂとの他の総ての
組合わせは、同様に分析して、ライン86の出力を決定す
ることができる。これらの分析結果を、図5bの真理値表
72に示す。
本発明の原理は、CMOS論理回路のＰチャネルトランジ
スタを３トランジスタ回路で置換して、性能が改善され
た論理回路を実現することである。論理入力182は通常
のCMOS論理回路である。また、本発明によれば、この論
理回路182を論理回路184で置換して、これによって速い
スピードを実現できる。図７および８は、トランジスタ
182を置換した回路構成184を有する標準論理回路の例で
ある。図７の回路186は論理機能not（（Ａ・Ｂ）＋（Ｃ
・Ｄ））を有する。また図８の回路188の論理機能not
（（Ａ＋Ｂ）＋（Ｃ＋Ｄ））を有する。
スタを３トランジスタ回路で置換して、性能が改善され
た論理回路を実現することである。論理入力182は通常
のCMOS論理回路である。また、本発明によれば、この論
理回路182を論理回路184で置換して、これによって速い
スピードを実現できる。図７および８は、トランジスタ
182を置換した回路構成184を有する標準論理回路の例で
ある。図７の回路186は論理機能not（（Ａ・Ｂ）＋（Ｃ
・Ｄ））を有する。また図８の回路188の論理機能not
（（Ａ＋Ｂ）＋（Ｃ＋Ｄ））を有する。
製造においては、Ｎチャネルトランジスタ即ちFET
は、Ｐチャネルトランジスタ（例えば、GaAs基底材料）
よりかなり高速となる。Ｎチャネル構造184を組込んだ
回路は、Ｐチャネル構想182を組込んだ回路より、高速
であると共に、大きな容量の負荷をドライブできるもの
である。このＮチャネル構造184のＰチャネルFETによっ
て出力容量をドライブしないために、高速化が実現す
る。NANDゲートやNORゲートのような簡単なゲートは、
図７および図８の回路構成186や188の部分組合わせであ
る。図９の回路190は、本発明を採用した２入力NORゲー
トである。
は、Ｐチャネルトランジスタ（例えば、GaAs基底材料）
よりかなり高速となる。Ｎチャネル構造184を組込んだ
回路は、Ｐチャネル構想182を組込んだ回路より、高速
であると共に、大きな容量の負荷をドライブできるもの
である。このＮチャネル構造184のＰチャネルFETによっ
て出力容量をドライブしないために、高速化が実現す
る。NANDゲートやNORゲートのような簡単なゲートは、
図７および図８の回路構成186や188の部分組合わせであ
る。図９の回路190は、本発明を採用した２入力NORゲー
トである。
上述したトランジスタを、同様の機能を有する他のデ
バイスで置換することも可能である。本発明を集積回路
で実行するためには、IVまたはIII属およびＶ属の材料
（例えばガリウムヒ系）を利用できる。
バイスで置換することも可能である。本発明を集積回路
で実行するためには、IVまたはIII属およびＶ属の材料
（例えばガリウムヒ系）を利用できる。
また、上述した論理ゲートを、上述した入力数や入力
変化値とは異なったものを有するゲートに拡大できるも
のである。
変化値とは異なったものを有するゲートに拡大できるも
のである。
フロントページの続き
(58)調査した分野(Int.Cl.7，ＤＢ名)
H03K 19/0175
H03K 19/0948
H03K 19/20
Claims (5)
- 【請求項１】第１入力ターミナルと； 第２入力ターミナルと； 第１出力ターミナルと； 前記第１入力ターミナルに接続されたゲートを有し、基
準ターミナルに接続されたソースを有し、ドレインを有
する第1Nチャネル電界効果トランジスタと； 前記第１入力ターミナルに接続されたゲート、電圧ター
ミナルに接続されたソース、及び前記第1Nチャネル電界
効果トランジスタのドレインに接続されたドレインを有
する第1Pチャネル電界効果トランジスタと； 前記第1Nチャネル電界効果トランジスタのドレインに接
続されたゲートを有し、前記電圧ターミナルに接続され
たドレインを有し、前記第１出力ターミナルに接続され
たソースを有する第2Nチャネル電界効果トランジスタ
と； 前記第1Nチャネル電界効果トランジスタのゲートに接続
されたゲートを有し、前記第2Nチャネル電界効果トラン
ジスタのソースに接続されたドレインを有し、ソースを
有する第3Nチャネル電界効果トランジスタと； 前記第２入力ターミナルに接続されたゲートを有し、前
記第3Nチャネル電界効果トランジスタのソースに接続さ
れたドレインを有し、更に前記基準ターミナルに接続さ
れたソースを有する第4Nチャネル電界効果トランジスタ
と； 前記第２入力ターミナルに接続されたゲートを有し、前
記電圧ターミナルに接続されたソースを有し、ドレイン
を有する第2Pチャネル電界効果トランジスタと； 前記第２入力ターミナルに接続されたゲートを有し、前
記第2Pチャネル電界効果トランジスタのドレインに接続
されたドレインを有し、前記基準ターミナルに接続され
たソースを有する第5Nチャネル電界効果トランジスタ
と；更に、 前記第5Nチャネル電界効果トランジスタのドレインに接
続されたゲートを有し、前記電圧ターミナルに接続され
たドレインを有し、前記第１出力ターミナルに接続され
たソースを有する第6Nチャネル電界効果トランジスタと
を具え、 前記各入力ターミナルからの入力信号を受ける各入力部
の接続形態が、 入力ターミナルITと、 基準ターミナルRTと、 電圧ターミナルVTと、 出力ターミナルOTと、 前記入力ターミナルITに接続されるゲートと、基準ター
ミナルRTに接続されるソースと、ドレインとを有する１
個のＮチャネル電界効果トランジスタＡと、 前記入力ターミナルITに接続されるゲートと、電圧ター
ミナルVTに接続されるソースと、前記Ｎチャネル電界効
果トランジスタＡのドレインに接続されるドレインとを
有する１個のＰチャネル電界効果トランジスタＢと、 前記Ｎチャネル電界効果トランジスタＡおよびＰチャネ
ル電界効果トランジスタＢのドレインに接続されるゲー
トと、前記電圧ターミナルVTに接続されるドレインと、
出力ターミナルOTに接続されるソースとを有する１個の
Ｎチャネル電界効果トランジスタＣと、 前記入力ターミナルITに接続されるゲートと、出力ター
ミナルOTに接続されるドレインと、基準ターミナルRTに
接続されるソースとを有する１個のＮチャネル電界効果
トランジスタＤと、 から成る接続形態に一致していることを特徴とする論理
回路。 - 【請求項２】第１入力ターミナルと； 第２入力ターミナルと； 第３入力ターミナルと； 第４入力ターミナルと； 出力ターミナルと； 前記第１入力ターミナルに接続されたゲートを有し、基
準ターミナルに接続されたソースを有し、更にドレイン
を有する第1Nチャネル電界効果トランジスタと； 前記第２入力ターミナルに接続されたゲートを有し、前
記基準ターミナルに接続されたソースを有し、前記第1N
チャネル電界効果トランジスタのドレインに接続された
ドレインを有する第2Nチャネル電界効果トランジスタ
と； 前記第2Nチャネル電界効果トランジスタのドレインに接
続されたゲートを有し、前記電圧ターミナルに接続され
たドレインを有し、前記出力ターミナルに接続されたソ
ースを有する第3Nチャネル電界効果トランジスタと； 前記第１入力ターミナルに接続されたゲートを有し、前
記電圧ターミナルに接続されたソースを有し、ドレイン
を有する第1Pチャネル電界効果トランジスタと； 前記第２入力ターミナルに接続されたゲートを有し、前
記第1Pチャネル電界効果トランジスタのドレインに接続
されたソースを有し、更に前記第3Nチャネル電界効果ト
ランジスタのゲートに接続されたドレインを有する第2P
チャネル電界効果トランジスタと； 前記第３入力ターミナルに接続されたゲートを有し、前
記基準ターミナルに接続されたソースを有し、ドレイン
を有する第4Nチャネル電界効果トランジスタと； 前記第４入力ターミナルに接続されたゲートを有し、前
記第4Nチャネル電界効果トランジスタのドレインに接続
されたドレインを有し、前記基準ターミナルに接続され
たソースを有する第5Nチャネル電界効果トランジスタ
と； 前記第5Nチャネル電界効果トランジスタのドレインに接
続されたゲートを有し、前記電圧ターミナルに接続され
たドレインを有し、前記出力ターミナルに接続されたソ
ースを有する第6Nチャネル電界効果トランジスタと 前記第３入力ターミナルに接続されたゲートを有し、電
圧ターミナルに接続されたソースを有し、ドレインを有
する第3Pチャネル電界効果トランジスタと； 前記第４入力ターミナルに接続されたゲートを有し、前
記第3Pチャネルトランジスタのドレインに接続されたソ
ースを有し、前記第5Nチャネル電界効果トランジスタの
ドレインに接続されたドレインを有する第4Pチャネル電
界効果トランジスタと； 前記第１入力ターミナルに接続されたゲートを有し、前
記基準ターミナルに接続されたソースを有し、ドレイン
を有する第7Nチャネル電界効果トランジスタと； 前記第２入力ターミナルに接続されたゲートを有し、前
記第7Nチャネル電界効果トランジスタのドレインに接続
されたドレインを有し、前記基準ターミナルに接続され
たソースを有する第8Nチャネル電界効果トランジスタ
と； 前記第３入力ターミナルに接続されたゲートを有し、前
記出力ターミナルに接続されたドレインを有し、前記第
7Nチャネル電界効果トランジスタのドレインに接続され
たソースを有する第9Nチャネル電界効果トランジスタ
と；更に、 前記第４入力ターミナルに接続されたゲートを有し、前
記出力ターミナルに接続されたドレインを有し、前記第
8Nチャネル電界効果トランジスタのドレインに接続され
たソースを有する第10Nチャネル電界効果トランジスタ
とを具え、 前記各入力ターミナルからの入力信号を受ける各入力部
の接続形態が、 入力ターミナルITと、 基準ターミナルRTと、 電圧ターミナルVTと、 出力ターミナルOTと、 前記入力ターミナルITに接続されるゲートと、基準ター
ミナルRTに接続されるソースと、ドレインとを有する１
個のＮチャネル電界効果トランジスタＡと、 前記入力ターミナルITに接続されるゲートと、電圧ター
ミナルVTに接続されるソースと、前記Ｎチャネル電界効
果トランジスタＡのドレインに接続されるドレインとを
有する１個のＰチャネル電界効果トランジスタＢと、 前記Ｎチャネル電界効果トランジスタＡおよびＰチャネ
ル電界効果トランジスタＢのドレインに接続されるゲー
トと、前記電圧ターミナルVTに接続されるドレインと、
出力ターミナルOTに接続されるソースとを有する１個の
Ｎチャネル電界効果トランジスタＣと、 前記入力ターミナルITに接続されるゲートと、出力ター
ミナルOTに接続されるドレインと、基準ターミナルRTに
接続されるソースとを有する１個のＮチャネル電界効果
トランジスタＤと、 から成る接続形態に一致していることを特徴とする論理
回路。 - 【請求項３】第１入力ターミナルと； この第１入力ターミナルに接続された第１ターミナル
と、基準ターミナルに接続された第２ターミナルと、第
３ターミナルとを有する第1Nチャネルトランジスタと； 前記第１入力ターミナルに接続された第１ターミナル
と、前記第1Nチャネルトランジスタの第３ターミナルに
接続された第２ターミナルと、電圧ターミナルに接続さ
れた第３ターミナルとを有する第1Pチャネルトランジス
タと； 第２入力ターミナルと； この第２入力ターミナルに接続された第１ターミナル
と、前記基準ターミナルに接続された第２ターミナル
と、第３ターミナルとを有する第2Nチャネルトランジス
タと； 前記第２入力ターミナルに接続された第１ターミナル
と、前記第2Nチャネルトランジスタの第３ターミナルに
接続された第２ターミナルと、電圧ターミナルに接続さ
れた第３ターミナルとを有する第2Pチャネルトランジス
タと； 前記第1Pチャネルトランジスタの第２ターミナルに接続
された第１ターミナルと、第２ターミナルと、前記電圧
ターミナルに接続された第３ターミナルとを有する第3N
チャネルトランジスタと； 出力ターミナルと； 第2Pチャネルトランジスタの第２ターミナルに接続され
た第１ターミナルと、前記出力ターミナルに接続された
第２ターミナルと、前記第3Nチャネルトランジスタの第
２ターミナルに接続された第３ターミナルとを有する第
4Nチャネルトランジスタと； 第３入力ターミナルと； この第３入力ターミナルに接続された第１ターミナル
と、前記基準ターミナルに接続された第２ターミナル
と、第３ターミナルとを有する第5Nチャネルトランジス
タと； 前記第３入力ターミナルに接続された第１ターミナル
と、前記第5Nチャネルトランジスタの第３ターミナルに
接続された第２ターミナルと、前記電圧ターミナルに接
続された第３ターミナルとを有する第3Pチャネルトラン
ジスタと； 第４入力ターミナルと； 第４入力ターミナルに接続された第１ターミナルと、前
記基準ターミナルに接続された第２ターミナルと、第３
ターミナルとを有する第6Nチャネルトランジスタと； 前記第４入力ターミナルに接続された第１ターミナル
と、前記第6Nチャネルトランジスタの第３ターミナルに
接続された第２ターミナルと、前記電圧ターミナルに接
続された第３ターミナルとを有する第4Pチャネルトラン
ジスタと； 前記第3Pチャネルトランジスタの第２ターミナルに接続
された第１ターミナルと、第２ターミナルと、前記電圧
ターミナルに接続された第３ターミナルとを有する第7N
チャネルトランジスタと； 前記第4Pチャネルトランジスタの第２ターミナルに接続
された第１ターミナルと、前記出力ターミナルに接続さ
れた第２ターミナルと、前記第7Nチャネルトランジスタ
の第２ターミナルに接続された第３ターミナルとを有す
る第8Nチャネルトランジスタと； 前記第１入力ターミナルに接続された第１ターミナル
と、第２ターミナルと、前記出力ターミナルに接続され
た第３ターミナルとを有する第9Nチャネルトランジスタ
と； 前記第３入力ターミナルに接続された第１ターミナル
と、前記基準ターミナルに接続された第２ターミナル
と、前記第9Nチャネルトランジスタの第２ターミナルに
接続された第３ターミナルとを有する第10Nチャネルト
ランジスタと； 前記第２入力ターミナルに接続された第１ターミナル
と、前記第10Nチャネルトランジスタの第３ターミナル
に接続された第２ターミナルと、前記出力ターミナルに
接続された第３ターミナルとを有する第11Nチャネルト
ランジスタと；更に、 前記第４入力ターミナルに接続された第１ターミナル
と、前記基準ターミナルに接続された第２ターミナル
と、前記第11Nチャネルトランジスタの第２ターミナル
に接続された第３ターミナルとを有する第12Nチャネル
トランジスタとを具え、 前記各入力ターミナルからの入力信号を受ける各入力部
の接続形態が、 入力ターミナルITと、 基準ターミナルRTと、 電圧ターミナルVTと、 出力ターミナルOTと、 前記入力ターミナルITに接続されるゲートと、基準ター
ミナルRTに接続されるソースと、ドレインとを有する１
個のＮチャネルトランジスタＡと、 前記入力ターミナルITに接続されるゲートと、電圧ター
ミナルVTに接続されるソースと、前記Ｎチャネルトラン
ジスタＡのドレインに接続されるドレインとを有する１
個のＰチャネルトランジスタＢと、 前記ＮチャネルトランジスタＡおよびＰチャネルトラン
ジスタＢのドレインに接続されるゲートと、前記電圧タ
ーミナルVTに接続されるドレインと、出力ターミナルOT
に接続されるソースとを有する１個のＮチャネルトラン
ジスタＣと、 前記入力ターミナルITに接続されるゲートと、出力ター
ミナルOTに接続されるドレインと、基準ターミナルRTに
接続されるソースとを有する１個のＮチャネルトランジ
スタＤと、 から成る接続形態に一致していることを特徴とする論理
回路。 - 【請求項４】第１入力ターミナルと； 第２入力ターミナルと； 第３入力ターミナルと； 第４入力ターミナルと； 出力ターミナルと； 基準ターミナルと； 電圧ターミナルと； 前記第１入力ターミナルに接続された第１ターミナル
と、前記基準ターミナルに接続された第２ターミナル
と、第３ターミナルとを有する第1Nチャネルトランジス
タと； 前記第１入力ターミナルに接続された第１ターミナル
と、前記第1Nチャネルトランジスタの第３ターミナルに
接続された第２ターミナルと、前記電圧ターミナルに接
続された第３ターミナルとを有する第1Pチャネルトラン
ジスタと； 前記第1Pチャネルトランジスタの第２ターミナルに接続
された第１ターミナルと、第２ターミナルと、前記電圧
ターミナルに接続された第３ターミナルとを有する第2N
チャネルトランジスタと； 第１ターミナルと、前記出力ターミナルに接続された第
２ターミナルと、前記第2Nチャネルトランジスタの第２
ターミナルと接続された第３ターミナルとを有する第3N
チャネルトランジスタと； 前記第２入力ターミナルに接続された第１ターミナル
と、前記基準ターミナルに接続された第２ターミナル
と、第３ターミナルとを有する第4Nチャネルトランジス
タと； 前記第２入力ターミナルに接続された第１ターミナル
と、前記第4Nチャネルトランジスタの第３ターミナルに
接続された第２ターミナルと、前記電圧ターミナルに接
続された第３ターミナルとを有する第2Pチャネルトラン
ジスタと； 前記第2Pチャネルトランジスタの第２ターミナルに接続
された第１ターミナルと、第２ターミナル及び前記電圧
ターミナルに接続された第３ターミナルを有する第5Nチ
ャネルトランジスタと； 前記第３入力ターミナルに接続された第１ターミナル
と、前記基準ターミナルに接続された第２ターミナル
と、前記第3Nチャネルトランジスタの第１ターミナルに
接続された第３ターミナルとを有する第6Nチャネルトラ
ンジスタと； 第３入力ターミナルに接続された第１ターミナルと、第
6Nチャネルトランジスタの第３ターミナルに接続された
第２ターミナルと、前記電圧ターミナルに接続された第
３ターミナルとを有する第3Pチャネルトランジスタと； 前記４ターミナルに接続された第１ターミナルと、前記
基準ターミナルに接続された第２ターミナルと、第３タ
ーミナルとを有する第7Nチャネルトランジスタと； 前記第４入力ターミナルに接続された第１ターミナル
と、前記第7Nチャネルトランジスタの第３ターミナルに
接続された第２ターミナルと、前記電圧ターミナルに接
続された第３ターミナルとを有する第4Pチャネルトラン
ジスタと； 前記第7Nチャネルトランジスタの第３ターミナルに接続
された第１ターミナルと、前記出力ターミナルに接続さ
れた第２ターミナルと、前記第5Nチャネルトランジスタ
の第２ターミナルに接続された第３ターミナルとを有す
る第8Nチャネルトランジスタと； 前記第１入力ターミナルに接続された第１ターミナル
と、第２ターミナルと、前記出力ターミナルに接続され
た第３ターミナルとを有する第9Nチャネルトランジスタ
と； 前記第２入力ターミナルに接続された第１ターミナル
と、前記基準ターミナルに接続された第２ターミナル
と、前記第9Nチャネルトランジスタの第２ターミナルに
接続された第３ターミナルとを有する第10Nチャネルト
ランジスタと； 前記第３入力ターミナルに接続された第１ターミナル
と、第２ターミナルと、前記出力ターミナルに接続され
た第３ターミナルとを有する第11Nチャネルトランジス
タと；更に、 前記第４入力ターミナルに接続された第１ターミナル
と、前記基準ターミナルに接続された第２ターミナル
と、前記第11Nチャネルトランジスタの第２ターミナル
に接続された第３ターミナルとを有する第12Nチャネル
トランジスタとを具え、 前記各入力ターミナルからの入力信号を受ける各入力部
の接続形態が、 入力ターミナルITと、 基準ターミナルRTと、 電圧ターミナルVTと、 出力ターミナルOTと、 前記入力ターミナルITに接続されるゲートと、基準ター
ミナルRTに接続されるソースと、ドレインとを有する１
個のＮチャネルトランジスタＡと、 前記入力ターミナルITに接続されるゲートと、電圧ター
ミナルVTに接続されるソースと、前記Ｎチャネルトラン
ジスタＡのドレインに接続されるドレインとを有する１
個のＰチャネルトランジスタＢと、 前記ＮチャネルトランジスタＡおよびＰチャネルトラン
ジスタＢのドレインに接続されるゲートと、前記電圧タ
ーミナルVTに接続されるドレインと、出力ターミナルOT
に接続されるソースとを有する１個のＮチャネルトラン
ジスタＣと、 前記入力ターミナルITに接続されるゲートと、出力ター
ミナルOTに接続されるドレインと、基準ターミナルRTに
接続されるソースとを有する１個のＮチャネルトランジ
スタＤと、 から成る接続形態に一致していることを特徴とする論理
回路。 - 【請求項５】第１入力ターミナルと； 第２入力ターミナルと； 出力ターミナルと； 前記第１入力ターミナルに接続されたゲートを有し、基
準ターミナルに接続されたソースを有し、ドレインを有
する第1Nチャネルトランジスタと； 前記第1Nチャネルトランジスタのゲートに接続されたゲ
ートを有し、前記第1Nチャネルトランジスタのドレイン
に接続されたドレインを有し、電圧ターミナルに接続さ
れたソースを有する第1Pチャネルトランジスタと； 前記第２入力ターミナルに接続されたゲートを有し、前
記基準ターミナルに接続されたソースを有し、ドレイン
を有する第2Nチャネルトランジスタと； 前記第2Nチャネルトランジスタのゲートに接続されたゲ
ートを有し、前記第2Nチャネルトランジスタのドレイン
に接続されたドレインを有し、前記電圧ターミナルに接
続されたソースを有する第2Pチャネルトランジスタと； 前記第1Pチャネルトランジスタのドレインに接続された
ゲートを有し、前記出力ターミナルに接続されたソース
を有し、ドレインを有する第3Nチャネルトランジスタ
と； 前記第2Pチャネルトランジスタのドレインに接続された
ゲートを有し、前記第3Nチャネルトランジスタのドレイ
ンに接続されたソースを有し、前記電圧ターミナルに接
続されたドレインを有する第4Nチャネルトランジスタ
と； 前記第1Nチャネルトランジスタのゲートに接続されたゲ
ートを有し、前記第3Nチャネルトランジスタのソースに
接続されたドレインを有し、更に前記基準ターミナルに
接続されたソースを有する第5Nチャネルトランジスタ
と；更に、 前記第2Nチャネルトランジスタのゲートに接続されたゲ
ートを有し、前記第3Nチャネルトランジスタのソースに
接続されたドレインを有し、更に前記基準ターミナルに
接続されたソースを有する第6Nチャネルトランジスタと
を具え、 前記各入力ターミナルからの入力信号を受ける各入力部
の接続形態が、 入力ターミナルITと、 基準ターミナルRTと、 電圧ターミナルVTと、 出力ターミナルOTと、 前記入力ターミナルITに接続されるゲートと、基準ター
ミナルRTに接続されるソースと、ドレインとを有する１
個のＮチャネルトランジスタＡと、 前記入力ターミナルITに接続されるゲートと、電圧ター
ミナルVTに接続されるソースと、前記Ｎチャネルトラン
ジスタＡのドレインに接続されるドレインとを有する１
個のＰチャネルトランジスタＢと、 前記ＮチャネルトランジスタＡおよびＰチャネルトラン
ジスタＢのドレインに接続されるゲートと、前記電圧タ
ーミナルVTに接続されるドレインと、出力ターミナルOT
に接続されるソースとを有する１個のＮチャネルトラン
ジスタＣと、 前記入力ターミナルITに接続されるゲートと、出力ター
ミナルOTに接続されるドレインと、基準ターミナルRTに
接続されるソースとを有する１個のＮチャネルトランジ
スタＤと、 から成る接続形態に一致していることを特徴とする論理
回路。
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US81643991A | 1991-12-31 | 1991-12-31 | |
| US816,439 | 1991-12-31 | ||
| PCT/US1992/011278 WO1993013600A1 (en) | 1991-12-31 | 1992-12-29 | Complementary logic with n-channel output transistors |
Publications (2)
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|---|---|
| JPH08504064A JPH08504064A (ja) | 1996-04-30 |
| JP3431145B2 true JP3431145B2 (ja) | 2003-07-28 |
Family
ID=25220622
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP51193893A Expired - Fee Related JP3431145B2 (ja) | 1991-12-31 | 1992-12-29 | Ｎチャネル出力トランジスタを有する相補形論理回路 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US5355031A (ja) |
| EP (1) | EP0619926A1 (ja) |
| JP (1) | JP3431145B2 (ja) |
| WO (1) | WO1993013600A1 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5600267A (en) * | 1994-06-24 | 1997-02-04 | Cypress Semiconductor Corporation | Apparatus for a programmable CML to CMOS translator for power/speed adjustment |
| CN107301834B (zh) * | 2017-08-25 | 2020-11-03 | 京东方科技集团股份有限公司 | 一种逻辑单元电路和像素驱动电路 |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| FR2483146A1 (fr) * | 1980-05-23 | 1981-11-27 | Thomson Csf | Operateur logique rapide, a grande entrance, a fonction logique complexe, utilisant au moins un transistor a effet de champ a faible tension de seuil |
| US4712022A (en) * | 1985-06-28 | 1987-12-08 | Honeywell Inc. | Multiple input OR-AND circuit for FET logic |
| EP0226678B1 (en) * | 1985-12-24 | 1989-04-26 | Fujitsu Limited | Logic circuit |
| US4689505A (en) * | 1986-11-13 | 1987-08-25 | Microelectronics And Computer Technology Corporation | High speed bootstrapped CMOS driver |
| US4918336A (en) * | 1987-05-19 | 1990-04-17 | Gazelle Microcircuits, Inc. | Capacitor coupled push pull logic circuit |
| JPS63310215A (ja) * | 1987-06-12 | 1988-12-19 | Fujitsu Ltd | プログラマブル論理回路 |
| US4810969A (en) * | 1987-06-23 | 1989-03-07 | Honeywell Inc. | High speed logic circuit having feedback to prevent current in the output stage |
| US4835419A (en) * | 1987-10-30 | 1989-05-30 | International Business Machines Corporation | Source-follower emitter-coupled-logic receiver circuit |
| US4954730A (en) * | 1989-04-21 | 1990-09-04 | The Board Of Trustees Of The Leland Stanford Junior University | Complementary FET circuit having merged enhancement/depletion FET output |
-
1992
- 1992-12-29 EP EP93902800A patent/EP0619926A1/en not_active Ceased
- 1992-12-29 JP JP51193893A patent/JP3431145B2/ja not_active Expired - Fee Related
- 1992-12-29 WO PCT/US1992/011278 patent/WO1993013600A1/en not_active Application Discontinuation
- 1992-12-31 US US07/999,540 patent/US5355031A/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH08504064A (ja) | 1996-04-30 |
| EP0619926A1 (en) | 1994-10-19 |
| US5355031A (en) | 1994-10-11 |
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