KR850005060A - 상보전계 효과 트랜지스터 구비형 디지탈 집적회로 - Google Patents

상보전계 효과 트랜지스터 구비형 디지탈 집적회로 Download PDF

Info

Publication number
KR850005060A
KR850005060A KR1019840008226A KR840008226A KR850005060A KR 850005060 A KR850005060 A KR 850005060A KR 1019840008226 A KR1019840008226 A KR 1019840008226A KR 840008226 A KR840008226 A KR 840008226A KR 850005060 A KR850005060 A KR 850005060A
Authority
KR
South Korea
Prior art keywords
transistors
transistor
branches
gate
contacts
Prior art date
Application number
KR1019840008226A
Other languages
English (en)
Other versions
KR930000969B1 (ko
Inventor
크리티엔 마테우스 길로메스 펜닝스 레오나르두스
Original Assignee
아이.엠.레르너
엔.브이.필립스 글로아이람펜파브리켄
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 아이.엠.레르너, 엔.브이.필립스 글로아이람펜파브리켄 filed Critical 아이.엠.레르너
Publication of KR850005060A publication Critical patent/KR850005060A/ko
Application granted granted Critical
Publication of KR930000969B1 publication Critical patent/KR930000969B1/ko

Links

Classifications

    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K3/00—Circuits for generating electric pulses; Monostable, bistable or multistable circuits
    • H03K3/02—Generators characterised by the type of circuit or by the means used for producing pulses
    • H03K3/353—Generators characterised by the type of circuit or by the means used for producing pulses by the use, as active elements, of field-effect transistors with internal or external positive feedback
    • H03K3/356—Bistable circuits
    • H03K3/356104—Bistable circuits using complementary field-effect transistors

Landscapes

  • Physics & Mathematics (AREA)
  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Computing Systems (AREA)
  • General Engineering & Computer Science (AREA)
  • Mathematical Physics (AREA)
  • Logic Circuits (AREA)
  • Manipulation Of Pulses (AREA)
  • Electronic Switches (AREA)
  • Semiconductor Integrated Circuits (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)

Abstract

내용 없음

Description

상보전계 효과 트랜지스터 구비형 디지탈 집적회로
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제3도는 본 발명에 따른 회로도, 제4도는 제3도에 대한 구체적인 회로도, 제5도는 제3도에 대한 좀더 구체적인 회로도.

Claims (6)

  1. 절연된 게이트 전계효과 트랜지스터를 구비하는 디지탈 집적회로에 있어서, 제1도는 전성형의 제1및 제2트랜지스터는 한편으로 제1공급 연결점에 연결되며 한편으로는 각각 제1및 제2접점에 연결되고, 제1 및 제2트랜지스터의 게이트 전극은 각각 제1및 제2접점에 연결되는 반면에, 제2공급 연결점과 제1 및 제2접점사이에 제2도는 전선형의 직렬병렬 연결트랜지스터의 제1 및 제2회로망이 연결되어 있으며, 상기 트랜지스터의 게이트 전극이 상보형 게이트 신호를 수신하여 서로 상보되는 신호레벨은 각각 제1접점에서 그리고 제2접점에서 생성되는바, 제1 및 제2 트랜지스터가 제2도 전성형의 제3 및 제4 트랜지스터를 경유하여 각각 제1 및 제2접점에 연결되고, 게이트 전극은 서로 연결되며 기준 전압원에 연결되는 반면에, 제1과 제3 트랜지스터 사이 그리고 제2와 제4 트랜지스터 사이의 접점이 각각 제1과 제2출력 접점의 구성요소가 되고, 상기 제1 및 제2출력 접점에서 서로 상보되는 신호가 형성되는 것을 특징으로 하는 디지탈 집적회로.
  2. 제1항에 있어서 기준전압원의 기준전압이 적어도 두전압 레벨로 조절될 수 있는것을 특징으로 하는 디지탈 집적회로.
  3. 각각 합산부와 반송부를 구비하고 있는 디지탈 집적전 가산기 회로에 있어서 제1 및 제2접점에 연결된 합산 부속회로내 제1 및 제2 논리회로망이 3 직렬 연결 트랜지스터의 두 평형분지를 구비하고, 제1회로망의 제1 및 제2분지내 제1트랜지스터와 제2트랜지스터 사이의 접점은 제2회로망의 제3 및 제4분지내 제1트랜지스터와 제2트랜지스터 사이의 접점에 연결되고, 제1 및 제2회로망의 제1트랜지스터는 각각 제1 및 제2접점에 연결되며 제1 및 제4분지의 제1트랜지스터에 그리고 제2 및 제3분지의 제1트랜지스터에 상보되는 게이트 신호를 수신하고, 상기 게이트 신호는 제1및 제4분지의 제2트랜지스터에 그리고 제2 및 제3분지내 제2트랜지스터에, 공급되고 더우기 상보형 게이트 신호는 제1 및 제2분지내 제3트랜지스터에 그리고 제3 및 제4분지내 제3트랜지스터에 공급되는 것을 특징으로 하는 디지탈 집적적 가산기 회로.
  4. 합산부와 반송부를 구비하는 디지탈 집적 전가산기 회로에 있어서,제1 및 제2접합에 연결된 합산부 제1 및 제2 논리회로망 각각이 두 직렬 연결된 트랜지스터의 두 평행분지와 두 분지와 직렬로 연결된 제5트랜지스터를 구비하고, 제1 및 제2회로망의 제5 트랜지스터가 상보형 신호에 의해 제어되고, 제1회로망내의 제1 및 제2분지내 제1과 제2트랜지스터 사이의 접점이 제2회로망내의 제3 분지 및 제4분지내의 제1과 제2트랜지스터 사이의 접점에 연결되고, 제1 및 제2회로망의 제1트랜지스터는 제1 및 제2접점 각각에 연결되며 제2 및 제3분지의 제1트랜지스터에 그리고 제1 및 제4분지의 제1트랜지스터에 상보적인 게이트 신호를 수신하고, 게이신호는 제1 및 제4분지의 제2트랜지스터에 그리고 제2 및 제3분지내 제2트랜지스터에 공급되는 것을 특징으로 하는 디지탈 집적 가산기 회로.
  5. 이전항 중 디지탈 집적가산기 회로에 있어서, 반송 부속회로에 있어서, 제1 및 제2접점에 연결된 제1 및 제2 논리회로망 각각은 제1 및 제2제어 트랜지스터의 직렬 배열의 두 평행분를 구비하고, 회로망에 대한 게이트 신호는 상보적이고, 제1및 제2게이트 신호는 제1분지내 제어 트랜지스터에 공급될 수가있고 제1 및 제3게이트 신호는 제2분지내 제어 트랜지스터에 공급될 수 있고, 제5트랜지스터는 제2분지내 게이트 트랜지스터에 평행으로 연결되고 상기 게이트 트랜지스터가 제1게이트신호를 수신하고, 상기 제5제어 트랜지스터가 제2게이트 신호를 수신하는 것을 특징으로 하는 디지탈 집적 전가산 회로.
  6. 이전항 중 디지탈 집적회로에 있어서, 회로가 집적회로 배열의 제1부분이고, 회로의 출력접점이 회로배열의 다른 부분의 입력 접점에 연결되고, 회로 배열의 제1, 제2, 제3 및 제4트랜지스터는 제3과 제4트랜지스터 사이의 연결점과 다른부분의 입력접점에 근방향성되고, 제1 및 제2논리회로망 각각은 금속으로 만들어 지는 것을 특징으로 하는 디지탈 집적회로.
    ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
KR1019840008226A 1983-12-22 1984-12-21 상보 전계 효과 트랜지스터 구비형 디지탈 집적 회로 KR930000969B1 (ko)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
NL8304400 1983-12-22
NL8304400A NL8304400A (nl) 1983-12-22 1983-12-22 Digitale geintegreerde schakeling met complementaire veldeffekttransistoren.

Publications (2)

Publication Number Publication Date
KR850005060A true KR850005060A (ko) 1985-08-19
KR930000969B1 KR930000969B1 (ko) 1993-02-11

Family

ID=19842908

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1019840008226A KR930000969B1 (ko) 1983-12-22 1984-12-21 상보 전계 효과 트랜지스터 구비형 디지탈 집적 회로

Country Status (8)

Country Link
US (1) US4667303A (ko)
EP (1) EP0149275B1 (ko)
JP (1) JPS60157331A (ko)
KR (1) KR930000969B1 (ko)
CA (1) CA1221142A (ko)
DE (1) DE3477328D1 (ko)
IE (1) IE56576B1 (ko)
NL (1) NL8304400A (ko)

Families Citing this family (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH07104774B2 (ja) * 1985-11-26 1995-11-13 株式会社東芝 同期式演算回路
KR870009285A (ko) * 1986-03-25 1987-10-24 드로스트, 후흐스 세 입력신호를 논리-연결하기 위한 모듈로-2 가산기
JPS63119324A (ja) * 1986-11-07 1988-05-24 Rohm Co Ltd 論理回路
GB2211966A (en) * 1987-11-02 1989-07-12 Philips Nv Digital integrated circuit
IT1225607B (it) * 1988-07-06 1990-11-22 Sgs Thomson Microelectronics Circuito logico cmos per alta tensione
EP0703665B1 (en) * 1994-09-21 2003-06-11 NEC Electronics Corporation Voltage level shift circuit
US6529238B1 (en) * 1997-09-05 2003-03-04 Texas Instruments Incorporated Method and apparatus for compensation of point noise in CMOS imagers
GB9926070D0 (en) 1999-11-03 2000-01-12 Sgs Thomson Microelectronics Complementary logic circuit
US6785703B2 (en) * 2001-05-24 2004-08-31 International Business Machines Corporation Simultaneous dual rail static carry-save-adder circuit using silicon on insulator technology
US7392277B2 (en) * 2001-06-29 2008-06-24 Intel Corporation Cascaded domino four-to-two reducer circuit and method
US7428568B2 (en) * 2001-09-21 2008-09-23 Intel Corporation Symmetric cascaded domino carry generate circuit
US11218137B2 (en) * 2020-04-14 2022-01-04 Globalfoundries U.S. Inc. Low clock load dynamic dual output latch circuit

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CA1006982A (en) * 1972-07-10 1977-03-15 Tokyo Shibaura Electric Company Full adder and subtractor circuit
JPS5759690B2 (ko) * 1974-05-27 1982-12-16 Tokyo Shibaura Electric Co
US4042841A (en) * 1974-09-20 1977-08-16 Rca Corporation Selectively powered flip-flop
US4039862A (en) * 1976-01-19 1977-08-02 Rca Corporation Level shift circuit
US4320312A (en) * 1978-10-02 1982-03-16 Hewlett-Packard Company Smaller memory cells and logic circuits
US4318015A (en) * 1979-06-29 1982-03-02 Rca Corporation Level shift circuit
US4471454A (en) * 1981-10-27 1984-09-11 Ibm Corporation Fast, efficient, small adder
US4471242A (en) * 1981-12-21 1984-09-11 Motorola, Inc. TTL to CMOS Input buffer

Also Published As

Publication number Publication date
IE843251L (en) 1985-06-22
CA1221142A (en) 1987-04-28
KR930000969B1 (ko) 1993-02-11
IE56576B1 (en) 1991-09-11
EP0149275A1 (en) 1985-07-24
US4667303A (en) 1987-05-19
DE3477328D1 (en) 1989-04-20
JPH0556048B2 (ko) 1993-08-18
JPS60157331A (ja) 1985-08-17
EP0149275B1 (en) 1989-03-15
NL8304400A (nl) 1985-07-16

Similar Documents

Publication Publication Date Title
KR900013380A (ko) 전압 제어회로
KR840008097A (ko) 기판 바이어스 전압제어회로 및 방법
KR850005060A (ko) 상보전계 효과 트랜지스터 구비형 디지탈 집적회로
KR880012014A (ko) Bimos 논리회로
KR880001108A (ko) Cmos 입력회로
KR920000177A (ko) 반도체 집적회로장치
KR920022287A (ko) 전류 메모리 셀
CH631047B (fr) Amplificateur pour signaux alternatifs.
KR870009528A (ko) 버퍼회로
KR910002127A (ko) 전원절환회로
KR900002558A (ko) 출력회로
KR860009424A (ko) 반도체 집적 회로
KR960010420A (ko) 전류 모드 논리 회로
KR900002552A (ko) 출력회로
KR890009000A (ko) 디지탈 집적 회로
KR940023060A (ko) 입력회로
KR900019315A (ko) 전압 레벨 전환 회로
KR870002694A (ko) 증폭회로
KR910020896A (ko) 반도체집적회로
KR910014942A (ko) 출력회로
KR900015465A (ko) Cmos 전압레벨 시프팅 및 함수회로
KR910017735A (ko) 증폭기 장치
GB1486401A (en) Differential amplifier employing field effect transistors
KR900012422A (ko) Mos 테크놀러지로 집적된 트랜지스터 회로
GB1509976A (en) Logic circuit

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
G160 Decision to publish patent application
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
LAPS Lapse due to unpaid annual fee