JPS60157331A - デイジタル集積回路 - Google Patents
デイジタル集積回路Info
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- JPS60157331A JPS60157331A JP59269685A JP26968584A JPS60157331A JP S60157331 A JPS60157331 A JP S60157331A JP 59269685 A JP59269685 A JP 59269685A JP 26968584 A JP26968584 A JP 26968584A JP S60157331 A JPS60157331 A JP S60157331A
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- transistors
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K3/00—Circuits for generating electric pulses; Monostable, bistable or multistable circuits
- H03K3/02—Generators characterised by the type of circuit or by the means used for producing pulses
- H03K3/353—Generators characterised by the type of circuit or by the means used for producing pulses by the use, as active elements, of field-effect transistors with internal or external positive feedback
- H03K3/356—Bistable circuits
- H03K3/356104—Bistable circuits using complementary field-effect transistors
Landscapes
- Physics & Mathematics (AREA)
- Engineering & Computer Science (AREA)
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- Computing Systems (AREA)
- General Engineering & Computer Science (AREA)
- Mathematical Physics (AREA)
- Logic Circuits (AREA)
- Manipulation Of Pulses (AREA)
- Electronic Switches (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は、絶縁ゲート電界効果トランジスタを具えるデ
ィジタル集積回路であって、第１導電形の第１および第
２トランジスタが一方で第１給電接続点に、他方で第１
および第２接合点にそれぞれ接続され、第１および第２
トランジスタのゲート電極が、第２および第１接合点に
それぞれ接続され、第２給電接続点と第１および第２接
合点とのそれぞれの間に、直列および並列接続の双方ま
たはいずれか一方とした第２導電形のトランジスタの第
１および第２回路網がそれぞれ接続され、第２導電形の
前記トランジスタのゲート電極が、相補ゲート信号を受
けて、互いに相補的である信号レベルを第１および第２
接合点にそれぞれ発生するディジタル集積回路に関する
ものである。
ィジタル集積回路であって、第１導電形の第１および第
２トランジスタが一方で第１給電接続点に、他方で第１
および第２接合点にそれぞれ接続され、第１および第２
トランジスタのゲート電極が、第２および第１接合点に
それぞれ接続され、第２給電接続点と第１および第２接
合点とのそれぞれの間に、直列および並列接続の双方ま
たはいずれか一方とした第２導電形のトランジスタの第
１および第２回路網がそれぞれ接続され、第２導電形の
前記トランジスタのゲート電極が、相補ゲート信号を受
けて、互いに相補的である信号レベルを第１および第２
接合点にそれぞれ発生するディジタル集積回路に関する
ものである。
ここに、″相補的な信号′°という用語は、同時に”
Ｏ” （ロー）または“１”（ハイ）の正レベルをとる
ことができる各（ゲート、出力）信号であって、（ゲー
ト、出力）信号” １ ” （ハイ）または” ０ ”
（ロー）の補数が存在する各（ゲート、出力）信号を
含んでいる。この様なディジタル集積回路は、１９８０
年７月２５日付の日本国特許出願公開公報、昭和５５年
出願公開第９７７３４号によって既知である。第１また
は第２導電形のトランジスタは、通常はＩ” ＭＯＳま
たはＮ−ＭＯ３）ランジスタである。Ｐ−ＭＯＳ ）ラ
ンジスタの数を制限することによって、ディジタル集積
回路に必要とされる半導体基板の表面積を制限すること
ができる。同一の電流／電圧動作に対して、Ｐ−ＭＯ３
）ランジスタは、Ｎ−ＭＯ３）ランジスタよりも３倍の
表面積を必要とする。これは、Ｎ−ＭＯ３）ランジスタ
が３倍大きい値βを有するからである。
Ｏ” （ロー）または“１”（ハイ）の正レベルをとる
ことができる各（ゲート、出力）信号であって、（ゲー
ト、出力）信号” １ ” （ハイ）または” ０ ”
（ロー）の補数が存在する各（ゲート、出力）信号を
含んでいる。この様なディジタル集積回路は、１９８０
年７月２５日付の日本国特許出願公開公報、昭和５５年
出願公開第９７７３４号によって既知である。第１また
は第２導電形のトランジスタは、通常はＩ” ＭＯＳま
たはＮ−ＭＯ３）ランジスタである。Ｐ−ＭＯＳ ）ラ
ンジスタの数を制限することによって、ディジタル集積
回路に必要とされる半導体基板の表面積を制限すること
ができる。同一の電流／電圧動作に対して、Ｐ−ＭＯ３
）ランジスタは、Ｎ−ＭＯ３）ランジスタよりも３倍の
表面積を必要とする。これは、Ｎ−ＭＯ３）ランジスタ
が３倍大きい値βを有するからである。
一般に、このディジタル集積回路は、例えばゲート回路
、演算回路（特に、全加算器）、デコーダ回路等のいか
なる種類の論理回路であってもよい。
、演算回路（特に、全加算器）、デコーダ回路等のいか
なる種類の論理回路であってもよい。
本発明の目的は、従来技術によるディジタル集積回路よ
りもかなり高いスイッチング速度を有する前述した種類
のディジタル集積回路を提供することにある。
りもかなり高いスイッチング速度を有する前述した種類
のディジタル集積回路を提供することにある。
本発明のディジタル集積回路は、第１および第２トラン
ジスタが、第２導電形の第３ふよび第４トランジスタを
それぞれ経て、第１および第２接合点にそれぞれ接続さ
れ、第３および第４トランジスタのゲート電極は相互に
接続され、かつ基準電圧源に接続され、第１トランジス
タと第３トランジスタとの間の接合点および第２トラン
ジスタと第４トランジスタとの間の接合点が、それぞれ
第１および第２出力接合点を構成し、これら出力接合点
において相互に相補的な信号が形成されるようにしたこ
とを特徴とするものである。
ジスタが、第２導電形の第３ふよび第４トランジスタを
それぞれ経て、第１および第２接合点にそれぞれ接続さ
れ、第３および第４トランジスタのゲート電極は相互に
接続され、かつ基準電圧源に接続され、第１トランジス
タと第３トランジスタとの間の接合点および第２トラン
ジスタと第４トランジスタとの間の接合点が、それぞれ
第１および第２出力接合点を構成し、これら出力接合点
において相互に相補的な信号が形成されるようにしたこ
とを特徴とするものである。
出力接合点と、論理回路網が接続されている接合点との
間に、ゲート電極が基準電圧を受ける分離トランジスタ
を用いることによって、出力接合点のみがパ１′′（ハ
イ）から“’Ｏ”（ロー）への（例えば５■から０■へ
の）およびその逆の完全な論理揺動を行うことが必要で
あり、これにより、第２導躍形のトランジスタの論理回
路網が接続される接合点は、かなり小さい電圧揺動を行
うことが必要となる（例えば、基準電圧が３．５ｖで分
離トランジスタのしきい値電圧が１■である場合に、電
圧揺動は５ｖではなく ２．５Ｖである）。したがって
、第１導電形のトランジスタのゲート電極は、−５Ｖと
０■との間ではなく一５■と−２，５ｖとの間で変化す
るゲート電圧を受ける。
間に、ゲート電極が基準電圧を受ける分離トランジスタ
を用いることによって、出力接合点のみがパ１′′（ハ
イ）から“’Ｏ”（ロー）への（例えば５■から０■へ
の）およびその逆の完全な論理揺動を行うことが必要で
あり、これにより、第２導躍形のトランジスタの論理回
路網が接続される接合点は、かなり小さい電圧揺動を行
うことが必要となる（例えば、基準電圧が３．５ｖで分
離トランジスタのしきい値電圧が１■である場合に、電
圧揺動は５ｖではなく ２．５Ｖである）。したがって
、第１導電形のトランジスタのゲート電極は、−５Ｖと
０■との間ではなく一５■と−２，５ｖとの間で変化す
るゲート電圧を受ける。
カットオフされたトランジスタ（ｐ −Ｍ Ｏ３）のゲ
ート電極における低いゲート電圧（−５■ではなく−２
，５Ｖ）のためにトランジスタはカットオフされている
にもかかわらずに導通する。したがって、このトランジ
スタは、接合点を電荷で光電し得る状態にある。さらに
、分離トランジスタ（第３または第４トランジスタ）は
、高インピーダンスを有しているので、完全に導通して
いるＰ−ＭＯ３）ランジスタは、接続された回路網を経
て放電される接合点を再充電することを妨げる。上述し
たこれら３つの効果によって、回路をかなり高い速度で
切換えることができる。
ート電極における低いゲート電圧（−５■ではなく−２
，５Ｖ）のためにトランジスタはカットオフされている
にもかかわらずに導通する。したがって、このトランジ
スタは、接合点を電荷で光電し得る状態にある。さらに
、分離トランジスタ（第３または第４トランジスタ）は
、高インピーダンスを有しているので、完全に導通して
いるＰ−ＭＯ３）ランジスタは、接続された回路網を経
て放電される接合点を再充電することを妨げる。上述し
たこれら３つの効果によって、回路をかなり高い速度で
切換えることができる。
以下、本発明の実施例を図面に基づきさらに詳細に説明
する。
する。
第１図は、ＡＮＤゲート１０の形式で形成されたディジ
タル相補形回路を示しており、このディジタル相補形回
路は、交差結合された第１導電形Ｐ−ＭＯＳの２個の電
界効果トランジスタＰ１およびＰ２をそれぞれ具えてい
る。これらトランジスタＰ＋およびＰ２は、電源電圧端
子ＤＤと第１接合点１との間、および電源電圧端子ＤＤ
と第２接合点２との間にそれぞれ接続されている。ディ
ジタル相補形回路１０は、さらに第２導電形（Ｎ−ＭＯ
Ｓ）の電界効果トランジスタ（Ｎ１ 、Ｎ２＋Ｎ３ 、
Ｎ４ ）から成る第１論理回路網Ｉおよび第に論理回
路網■を具えている。これら第１論理回路網■および第
２論理回路網■は、第１接合点１および第２接合点２と
第２電源端子ＳＳとの間にそれぞれ接続されている。第
１電源端子ＤＤは電源電圧■８．（例えば５Ｖ）を受け
、第２電源端子ＳＳは、電源電圧Ｖｓｓ （例えばＯＶ
）を受ける。
タル相補形回路を示しており、このディジタル相補形回
路は、交差結合された第１導電形Ｐ−ＭＯＳの２個の電
界効果トランジスタＰ１およびＰ２をそれぞれ具えてい
る。これらトランジスタＰ＋およびＰ２は、電源電圧端
子ＤＤと第１接合点１との間、および電源電圧端子ＤＤ
と第２接合点２との間にそれぞれ接続されている。ディ
ジタル相補形回路１０は、さらに第２導電形（Ｎ−ＭＯ
Ｓ）の電界効果トランジスタ（Ｎ１ 、Ｎ２＋Ｎ３ 、
Ｎ４ ）から成る第１論理回路網Ｉおよび第に論理回
路網■を具えている。これら第１論理回路網■および第
２論理回路網■は、第１接合点１および第２接合点２と
第２電源端子ＳＳとの間にそれぞれ接続されている。第
１電源端子ＤＤは電源電圧■８．（例えば５Ｖ）を受け
、第２電源端子ＳＳは、電源電圧Ｖｓｓ （例えばＯＶ
）を受ける。
トランジスタＮ、、Ｎ２ 、Ｎ３およびＮ４の絶縁ゲー
ト電極は、ゲート信号Ａ、Ｂ、ｈ＊よび百をそれぞれ受
信する。これらゲート信号ΔおよびＢは、ゲート信号Ａ
およびＢの相補′（反転論理）信号であり、すなわち、
ゲート信号ＡおよびＢが論理的に１”（ハイ）であれば
、ゲート信号ＡおよびＢは、論理的に０”（ロー）であ
る。論理値ＬＬ Ｉ Ｉ＋および“０″の電圧レベルは
、例えば５■および０■である。
ト電極は、ゲート信号Ａ、Ｂ、ｈ＊よび百をそれぞれ受
信する。これらゲート信号ΔおよびＢは、ゲート信号Ａ
およびＢの相補′（反転論理）信号であり、すなわち、
ゲート信号ＡおよびＢが論理的に１”（ハイ）であれば
、ゲート信号ＡおよびＢは、論理的に０”（ロー）であ
る。論理値ＬＬ Ｉ Ｉ＋および“０″の電圧レベルは
、例えば５■および０■である。
ここで、ゲート信号ＡおよびＢが両方とも論理的に”１
”（したがって、ゲート信号ＡおよびＢは、論理的に’
０ ” ）であると仮定する。トランジスタＮ１およ
びＮ２は導通しており、したがって接合点１はトランジ
スタＮ１ とＮ２との間の接合点である接合点３と同様
に論理” ｏ ”レベルを有する。トランジスタＮ３お
よびＮ、がカットオフ状態であり１、かつトランジスタ
Ｐ２が導通しているので（接合点１は、論理的に“０”
°である）、接合点２は論理“１″レベルを有している
。ｌ・ランジスタＰ、は、第２接合点２が論理“１”レ
ベルを有するのでカットオフ状態となる。
”（したがって、ゲート信号ＡおよびＢは、論理的に’
０ ” ）であると仮定する。トランジスタＮ１およ
びＮ２は導通しており、したがって接合点１はトランジ
スタＮ１ とＮ２との間の接合点である接合点３と同様
に論理” ｏ ”レベルを有する。トランジスタＮ３お
よびＮ、がカットオフ状態であり１、かつトランジスタ
Ｐ２が導通しているので（接合点１は、論理的に“０”
°である）、接合点２は論理“１″レベルを有している
。ｌ・ランジスタＰ、は、第２接合点２が論理“１”レ
ベルを有するのでカットオフ状態となる。
ゲート信号Ｂが論理“１”から論理” Ｏ” （ゲート
信号Ｂは、論理゛″０”から“１″）に変化すると、ト
ランジスタＮ２は、カットオフ状態となり、トランジス
タＮ４は、導通状態となる。このとき、第１接合点１は
、浮動電位論理゛′０′”を有し、第２接合点２は、ト
ランジスタＮ、が導通状態にあるので、論理レベル゛１
″から減少する電位を有する。第２接合点２における電
位がトランジスタＰ１のしきい値電圧以下になるとすぐ
に、トランジスタＰ＋ は導通状態となる。その結果、
電荷が接合点１に供給され、このためトランジスタＰ２
を流れる電流が小さくなる。これにより、第２接合点２
は、増加的に高くなる速度で放電され、接合点１は、最
終的に、トランジスタＰ２が完全にカットオフされトラ
ンジスタＰ１が完全に導通する状態に達するまで増加的
に高くなる速度で充電される。第１接合点１は、゛ノ＼
イ″レーくル（論理” １ ” ）を有し、第２接合点
２は、′″ロー′°レベル論理゛０”）を有するように
なる。論理Ｃ−ＭＯ３）ランジスタ回路のスイッチング
速度は、数ナノ秒である。スイッチング速度は、回路内
に存在する拡散容量および配線容量によって制限され、
また回路１０に接続されがう出力信号ＱおよびＱ（出力
接合点２および１における）によって制御さる次段の回
路（図示せず）のトランジスタの負荷容量によっても制
限される。相補的動作論理回路網■および■の複雑性が
増加する（トランジスタの数が増加する）に従って、前
記容量の数およびある容量〈例えば接合点）の値も増加
することは明らかである。このため、スイッチング速度
は、かなり制限される。
信号Ｂは、論理゛″０”から“１″）に変化すると、ト
ランジスタＮ２は、カットオフ状態となり、トランジス
タＮ４は、導通状態となる。このとき、第１接合点１は
、浮動電位論理゛′０′”を有し、第２接合点２は、ト
ランジスタＮ、が導通状態にあるので、論理レベル゛１
″から減少する電位を有する。第２接合点２における電
位がトランジスタＰ１のしきい値電圧以下になるとすぐ
に、トランジスタＰ＋ は導通状態となる。その結果、
電荷が接合点１に供給され、このためトランジスタＰ２
を流れる電流が小さくなる。これにより、第２接合点２
は、増加的に高くなる速度で放電され、接合点１は、最
終的に、トランジスタＰ２が完全にカットオフされトラ
ンジスタＰ１が完全に導通する状態に達するまで増加的
に高くなる速度で充電される。第１接合点１は、゛ノ＼
イ″レーくル（論理” １ ” ）を有し、第２接合点
２は、′″ロー′°レベル論理゛０”）を有するように
なる。論理Ｃ−ＭＯ３）ランジスタ回路のスイッチング
速度は、数ナノ秒である。スイッチング速度は、回路内
に存在する拡散容量および配線容量によって制限され、
また回路１０に接続されがう出力信号ＱおよびＱ（出力
接合点２および１における）によって制御さる次段の回
路（図示せず）のトランジスタの負荷容量によっても制
限される。相補的動作論理回路網■および■の複雑性が
増加する（トランジスタの数が増加する）に従って、前
記容量の数およびある容量〈例えば接合点）の値も増加
することは明らかである。このため、スイッチング速度
は、かなり制限される。
第２ａ図は、加算部２Ｏ３および桁上げ゛′部２０Ｃを
具える全加算器２０を示している。各部２Ｏ３および２
０Ｃは、本質的に回路１０（反転ＡＮＤ信号も供給する
ＡＮＤゲート）と同様に構成されており、第１導電形の
２つの交差結合トランジスタＰ、、Ｐ２およびＰ３ 、
Ｐ４ （Ｐ−ＭＯＳトランジスタ）と、トランジスタＰ
１〜Ｐ４に接続された第２導電形のトランジスタ（Ｎ−
ＭＯＳトランジスタ）の回路網ＩＳ、ＩＣ，Ｉｔｓおよ
び■Ｃとを具えている。部分回路２Ｏ３および２０Ｃは
、電源電圧端子ＤＤとＳＳとの間に接続されている。回
路網ＩＳ、ＩＣ，ＴＩＳおよび■Ｃのトランジスタのゲ
ート電極には、入力信号Ａ。
具える全加算器２０を示している。各部２Ｏ３および２
０Ｃは、本質的に回路１０（反転ＡＮＤ信号も供給する
ＡＮＤゲート）と同様に構成されており、第１導電形の
２つの交差結合トランジスタＰ、、Ｐ２およびＰ３ 、
Ｐ４ （Ｐ−ＭＯＳトランジスタ）と、トランジスタＰ
１〜Ｐ４に接続された第２導電形のトランジスタ（Ｎ−
ＭＯＳトランジスタ）の回路網ＩＳ、ＩＣ，Ｉｔｓおよ
び■Ｃとを具えている。部分回路２Ｏ３および２０Ｃは
、電源電圧端子ＤＤとＳＳとの間に接続されている。回
路網ＩＳ、ＩＣ，ＴＩＳおよび■Ｃのトランジスタのゲ
ート電極には、入力信号Ａ。
Ａ、Ｂ、Ｂおよびり、Ｄが供給される６人力信号Ａおよ
びＢは、加算される２単位（０または１）の２つの２進
数であり、入力信号りは、例えば全加算器の桁上げ信号
（０または１）である。加算部２Ｏ３は、２つの出力接
合点ＩＳと２８とに、反転加算信号Ｓと加算信号Ｓとを
形成する。これらの信号は、集積回路配置内の次段の回
路、または集積回路配置の出力端子へ送ることができる
。
びＢは、加算される２単位（０または１）の２つの２進
数であり、入力信号りは、例えば全加算器の桁上げ信号
（０または１）である。加算部２Ｏ３は、２つの出力接
合点ＩＳと２８とに、反転加算信号Ｓと加算信号Ｓとを
形成する。これらの信号は、集積回路配置内の次段の回
路、または集積回路配置の出力端子へ送ることができる
。
部分回路２０Ｃは、接合点ＩＣと２０とに、反転桁上げ
信号でと桁上げ信号Ｃとを形成する。両方の信号Ｃおよ
びＣは、次段の全加算器回路へ送ることができる。次段
の全加算器回路においては人力信号ΔおよびＢの上位の
単位が加算され、および／または２つの信号ＣおよびＣ
の少なくとも１つを、集積回路配置の出力端子に送るこ
とができる。
信号でと桁上げ信号Ｃとを形成する。両方の信号Ｃおよ
びＣは、次段の全加算器回路へ送ることができる。次段
の全加算器回路においては人力信号ΔおよびＢの上位の
単位が加算され、および／または２つの信号ＣおよびＣ
の少なくとも１つを、集積回路配置の出力端子に送るこ
とができる。
第２ｂ図は、第２ａ図で示した回路２０の桁上げ部２０
Ｃを再度示しており、図には負荷、拡散および配線容量
を示している。第２ｂ図で用いられている参照番号およ
び参照記号は、第２ａ図で用いた参照番号および参照記
号に対応している。
Ｃを再度示しており、図には負荷、拡散および配線容量
を示している。第２ｂ図で用いられている参照番号およ
び参照記号は、第２ａ図で用いた参照番号および参照記
号に対応している。
接合点ＩＣおよび２Ｃは、各々３つの部分に細分されて
おり、図中これらは、傾斜破線Ｍによって象徴的に分離
されている。第２部分１１および２Ｌは、論理回路網Ｉ
Ｃおよび■Ｃに属している。
おり、図中これらは、傾斜破線Ｍによって象徴的に分離
されている。第２部分１１および２Ｌは、論理回路網Ｉ
Ｃおよび■Ｃに属している。
第２部分１１および２１は、加算部３０３および桁上げ
部３０Ｃを具える次段の全加算器回路の入力端子に属し
ている。残りの第２部分１１および２Ｐは、関連する配
線容量Ｃ１およびＣ２を有するＰ−ＭＯＳ ）ランジス
タＰの拡散容量ＰＣ，およびＰＣ２がある接合点ＩＣお
よび２Ｃの部分である。第１Ｂ分ＩＬおよび２Ｌにおい
ては、拡散容量には、関連する接合点に対する添字を有
する参照記号を与えている。したがって、Ｎ Ｃ２Ｌは
接合点部分２Ｌに接続された全てのソース／ドレイン領
域の基板に対する全Ｎ゛拡散容量を示している。さらに
、参照記号Ｃ２Ｌは、関連する配線に起因する接合点部
分２Ｌの寄生容量を示している。
部３０Ｃを具える次段の全加算器回路の入力端子に属し
ている。残りの第２部分１１および２Ｐは、関連する配
線容量Ｃ１およびＣ２を有するＰ−ＭＯＳ ）ランジス
タＰの拡散容量ＰＣ，およびＰＣ２がある接合点ＩＣお
よび２Ｃの部分である。第１Ｂ分ＩＬおよび２Ｌにおい
ては、拡散容量には、関連する接合点に対する添字を有
する参照記号を与えている。したがって、Ｎ Ｃ２Ｌは
接合点部分２Ｌに接続された全てのソース／ドレイン領
域の基板に対する全Ｎ゛拡散容量を示している。さらに
、参照記号Ｃ２Ｌは、関連する配線に起因する接合点部
分２Ｌの寄生容量を示している。
論理回路網内のＮ−ＭＯＳ）ランジスクには、添字数字
を有する参照記号Ｎを与えている。２つのトランジスタ
（例えばＮ、とＮ、６）間に形成される接合点は、同じ
添字番号を有しており、寄生容量（拡散容量）を示して
いる。この寄生容量は、同一の参照記号によって上述し
たと同様に表される（この例ではＮＣ，Ｌによって表さ
れる）。
を有する参照記号Ｎを与えている。２つのトランジスタ
（例えばＮ、とＮ、６）間に形成される接合点は、同じ
添字番号を有しており、寄生容量（拡散容量）を示して
いる。この寄生容量は、同一の参照記号によって上述し
たと同様に表される（この例ではＮＣ，Ｌによって表さ
れる）。
第２の部分ＩＩおよび２Ｌに存在する負荷容量ｃ、ｔｉ
６よびｃｔ’２は、特に、桁上げ部２０Ｃによって制御
されるトランジスタＮ １Ｇ〜Ｎ２３のゲート電極によ
って構成される。これらの負荷容量Ｃ，１よびＣ１２が
避けられないものであること：およびそれら負荷容量の
値は制御されるトランジスタＮ１６〜Ｎ２３の数によっ
て決定されることは明らかである。
６よびｃｔ’２は、特に、桁上げ部２０Ｃによって制御
されるトランジスタＮ １Ｇ〜Ｎ２３のゲート電極によ
って構成される。これらの負荷容量Ｃ，１よびＣ１２が
避けられないものであること：およびそれら負荷容量の
値は制御されるトランジスタＮ１６〜Ｎ２３の数によっ
て決定されることは明らかである。
第２ｂ図に示される配線、拡散および負荷容量は、Ｐ’
−ＭＯＳ ）ランジスタＰの１個またはＮ−Ｍ ＯＳ
’）ランジスタＮの数個を経て連続的に充電または放電
され（少なくとも部分的に）、これは回路の動作を低速
にする（および動的な電力消費を生じさせる）。
−ＭＯＳ ）ランジスタＰの１個またはＮ−Ｍ ＯＳ
’）ランジスタＮの数個を経て連続的に充電または放電
され（少なくとも部分的に）、これは回路の動作を低速
にする（および動的な電力消費を生じさせる）。
第３図は、本発明による回路４０を示す。この回路４０
は、加算部４Ｏ３と桁上げ部４０Ｃとを具える全加算回
路である。第３図に示す回路は、第１導電形（Ｐ−ＭＯ
Ｓ）ランジスタ）の各トランジスタｐ、、’ｐ２．ｐ、
、ｐ４と論理回路網Ｉｓ、ｍｓおよびＩＣ’、ｎｃとの
間に第２導電形（Ｎ＝ＭＯ３’）の分離トランジスタＮ
ｌ、Ｎ２およびＮ３ 、Ｎ４が配置されており、ぞれら
分離トランジスタのゲート電極が基準電位Ｖ ｑＥ ｐ
に保たれていることを条件として、第１図に示す回路
１０に対応している。トランジスタＰ、、Ｐ２ 、Ｐ３
゜Ｐ４のゲート電極が接合点Ｉｓ、２３およびＩＣ，２
Ｃに接続されたままであること、およびトランジスタＰ
＋ 、Ｐ２ 、Ｐ’ｌおよびＰ４と分離トランジスタＮ
ｌ、Ｎ２およびＮ３ 、Ｎ−との間の接続が、出力接合
点５ＬＩＩ、５ｔＪ２およびＣ１Ｊ１゜Ｃ［Ｊ２をそれ
ぞれ構成していることに注意すべきである。特に、出力
接合点ＣＬＩＩ、Ｃ［Ｊ２からの出力によって次段の加
算器回路が制御される（第２ｂ図参照）。前述した手段
によって、第２部分１ｉ、２ｉおよび第３部分ＩＰ、２
Ｐを、第１部分ＩＬおよび２Ｌから減結合することがで
きる。
は、加算部４Ｏ３と桁上げ部４０Ｃとを具える全加算回
路である。第３図に示す回路は、第１導電形（Ｐ−ＭＯ
Ｓ）ランジスタ）の各トランジスタｐ、、’ｐ２．ｐ、
、ｐ４と論理回路網Ｉｓ、ｍｓおよびＩＣ’、ｎｃとの
間に第２導電形（Ｎ＝ＭＯ３’）の分離トランジスタＮ
ｌ、Ｎ２およびＮ３ 、Ｎ４が配置されており、ぞれら
分離トランジスタのゲート電極が基準電位Ｖ ｑＥ ｐ
に保たれていることを条件として、第１図に示す回路
１０に対応している。トランジスタＰ、、Ｐ２ 、Ｐ３
゜Ｐ４のゲート電極が接合点Ｉｓ、２３およびＩＣ，２
Ｃに接続されたままであること、およびトランジスタＰ
＋ 、Ｐ２ 、Ｐ’ｌおよびＰ４と分離トランジスタＮ
ｌ、Ｎ２およびＮ３ 、Ｎ−との間の接続が、出力接合
点５ＬＩＩ、５ｔＪ２およびＣ１Ｊ１゜Ｃ［Ｊ２をそれ
ぞれ構成していることに注意すべきである。特に、出力
接合点ＣＬＩＩ、Ｃ［Ｊ２からの出力によって次段の加
算器回路が制御される（第２ｂ図参照）。前述した手段
によって、第２部分１ｉ、２ｉおよび第３部分ＩＰ、２
Ｐを、第１部分ＩＬおよび２Ｌから減結合することがで
きる。
部分回路４０Ｓおよび４０Ｃにおいてスイッチング動作
が起こるとすれば、部分１１．２１、ＩＰおよび２Ｐは
、全電圧揺動（はぼ■。ＤからＶＳＳまで、または逆の
）を行い、一方、接合点部分ＩＬおよび２Ｌの寄生容量
性負荷は、およそＶＲＥＦ−ｖｓｓ ＶＴＨの電圧揺動
だけを行う。■７ＨはＮ−Ｍ○ＳトランジスタＮ、、Ｎ
２ 、Ｎ＋ 、Ｎ、のしきい値電圧を表している。Ｖｎ
ｎ （端子ＤＤにおける電源電圧）が５■であり、ＶＳ
ＳＩ ＶＲＥＦおよび■、Ｈが、それぞれ０，３．５お
よび１■の値を有するならば、接合点部分ＩＬおよび２
Ｌ（接合点ＩＳおよび２Ｓと同様）における電圧は、２
．５または０■となる。分離トランジスタＮ、、Ｎ２゜
ＮＧ 、Ｎ４を用いることによって、次のことが達成さ
れる。第１に、接合点Ｉｓ、２Ｓ、ＩＣ，および２Ｃに
おける電圧揺動が軽減する。導通しているＰ’−ＭＯＳ
）ランジスタＰ１またはＰ２、Ｐ３またはＰ４は、分
離トランジスタＮ、またはＮ２、Ｎ３またはＮ、が高イ
ンピーダンスを構成するので、接合点ＩＳまたは２Ｓ、
ＩＣまたは２Ｃが充電されるのを防止する。第３に、カ
ットオフされているＰ−ＭＯＳ ）ランジスタＰ１また
はＰ２、Ｐ３またはＰ４は、完全にはカットオフ状態に
なく（ゲート電極の電圧は、−５■ではなく −２，５
Ｖである）、この結果、完全にカットオフ状態にないＰ
−ＭＯＳ ）ランジスタは、分離トランジスタＮ２また
はＮ１、Ｎ４またはＮ３を経て充電される接合点２Ｓま
たはＩＳ、２ＣまたはＩＣを実際に充電するパ用意″が
できている。これら３つの効果は、単一の手段を用いる
こと〔分離トランジスタ（Ｎ＋ 、Ｎ２ 、Ｎ３ 、Ｎ
４ ）の挿入〕によって達成される。
が起こるとすれば、部分１１．２１、ＩＰおよび２Ｐは
、全電圧揺動（はぼ■。ＤからＶＳＳまで、または逆の
）を行い、一方、接合点部分ＩＬおよび２Ｌの寄生容量
性負荷は、およそＶＲＥＦ−ｖｓｓ ＶＴＨの電圧揺動
だけを行う。■７ＨはＮ−Ｍ○ＳトランジスタＮ、、Ｎ
２ 、Ｎ＋ 、Ｎ、のしきい値電圧を表している。Ｖｎ
ｎ （端子ＤＤにおける電源電圧）が５■であり、ＶＳ
ＳＩ ＶＲＥＦおよび■、Ｈが、それぞれ０，３．５お
よび１■の値を有するならば、接合点部分ＩＬおよび２
Ｌ（接合点ＩＳおよび２Ｓと同様）における電圧は、２
．５または０■となる。分離トランジスタＮ、、Ｎ２゜
ＮＧ 、Ｎ４を用いることによって、次のことが達成さ
れる。第１に、接合点Ｉｓ、２Ｓ、ＩＣ，および２Ｃに
おける電圧揺動が軽減する。導通しているＰ’−ＭＯＳ
）ランジスタＰ１またはＰ２、Ｐ３またはＰ４は、分
離トランジスタＮ、またはＮ２、Ｎ３またはＮ、が高イ
ンピーダンスを構成するので、接合点ＩＳまたは２Ｓ、
ＩＣまたは２Ｃが充電されるのを防止する。第３に、カ
ットオフされているＰ−ＭＯＳ ）ランジスタＰ１また
はＰ２、Ｐ３またはＰ４は、完全にはカットオフ状態に
なく（ゲート電極の電圧は、−５■ではなく −２，５
Ｖである）、この結果、完全にカットオフ状態にないＰ
−ＭＯＳ ）ランジスタは、分離トランジスタＮ２また
はＮ１、Ｎ４またはＮ３を経て充電される接合点２Ｓま
たはＩＳ、２ＣまたはＩＣを実際に充電するパ用意″が
できている。これら３つの効果は、単一の手段を用いる
こと〔分離トランジスタ（Ｎ＋ 、Ｎ２ 、Ｎ３ 、Ｎ
４ ）の挿入〕によって達成される。
トランジスタＰ、、Ｐ、、Ｐ３ 、Ｐ４は、ここでは−
５■とＯＶとの間ではなく、４．８Ｖと−２，５ｖとの
間にある電圧によって制御されていることに注意すべき
である。したがって、カットオフされるはずのトランジ
スタＰ（ＯＶではなく −２，５Ｖのゲート電圧を受け
る）は、完全にはカットオフされず、このためいくらか
の電力消費を生じさせる。
５■とＯＶとの間ではなく、４．８Ｖと−２，５ｖとの
間にある電圧によって制御されていることに注意すべき
である。したがって、カットオフされるはずのトランジ
スタＰ（ＯＶではなく −２，５Ｖのゲート電圧を受け
る）は、完全にはカットオフされず、このためいくらか
の電力消費を生じさせる。
しかし、同じトランジスタＰを経て、充電される接合点
ＩＳまたは２ＳまたはＩＣまたは２Ｃは、より急速に充
電される。基準電圧ＶＲＥＰの値の選択によって、静的
な電力消費をより大きくまたはより小さく選択すること
ができ、小さく選択した場合にはスイッチング速度が遅
くなる。言い換えれば、所望により静的な電力消費の制
限を、スイッチング速度に対して変えることができる。
ＩＳまたは２ＳまたはＩＣまたは２Ｃは、より急速に充
電される。基準電圧ＶＲＥＰの値の選択によって、静的
な電力消費をより大きくまたはより小さく選択すること
ができ、小さく選択した場合にはスイッチング速度が遅
くなる。言い換えれば、所望により静的な電力消費の制
限を、スイッチング速度に対して変えることができる。
回路をスイッチオフすることもでき、その場合には、基
準電圧ＶＲＥＦを一５■に増加すると電力消費はほとん
ど起こらない。
準電圧ＶＲＥＦを一５■に増加すると電力消費はほとん
ど起こらない。
集積回路配置の第１部分である（第２ｂ図参照）本発明
に基づく回路４０の好適な実施例では、出力接合点ＩＰ
、２Ｐは、回路の他の部分３０Ｓ。
に基づく回路４０の好適な実施例では、出力接合点ＩＰ
、２Ｐは、回路の他の部分３０Ｓ。
３０Ｃの入力接合点１ｉ、２ｉに接続されており、回路
４０の第１．第２．第３および第４のトランジスタｐ３
．Ｐ、、Ｎ３およびＮ、は、入力接合点１ｉ、２ｉにか
なり近接して配置されている。
４０の第１．第２．第３および第４のトランジスタｐ３
．Ｐ、、Ｎ３およびＮ、は、入力接合点１ｉ、２ｉにか
なり近接して配置されている。
その結果、接合点ＩＰ、２Ｐとｌｉ、２ｉとの間の接続
の配線容量ＣＩ、Ｃ２は、最小に制限される（第２ｂ図
参照）。このことは、より小さい容量が充電または放電
されることが必要とされるので、スイッチング速度に有
益な影響を与える。ここにおいて、これらの容量にわた
って５■の電圧揺動が存在していること、およびこれら
の容量は、第３または第４のトランジスタＮ３ 、Ｎ＜
および第１または第２の回路網ＩＣ，ｎｃを経て放電さ
れなければならないことに注意すべきである。論理回路
網ＩＣ，ＩＩＣは、第１．第２．第３および第４のトラ
ンジスタのＰｓ 、Ｐ＜ 、Ｎ３ 、Ｎ４からかなりの
距離に（回路網のために適当なスペースが利用できる集
積回路内の領域に）配置することができる。第１および
第２接合点ＩＳ、２Ｓ。
の配線容量ＣＩ、Ｃ２は、最小に制限される（第２ｂ図
参照）。このことは、より小さい容量が充電または放電
されることが必要とされるので、スイッチング速度に有
益な影響を与える。ここにおいて、これらの容量にわた
って５■の電圧揺動が存在していること、およびこれら
の容量は、第３または第４のトランジスタＮ３ 、Ｎ＜
および第１または第２の回路網ＩＣ，ｎｃを経て放電さ
れなければならないことに注意すべきである。論理回路
網ＩＣ，ＩＩＣは、第１．第２．第３および第４のトラ
ンジスタのＰｓ 、Ｐ＜ 、Ｎ３ 、Ｎ４からかなりの
距離に（回路網のために適当なスペースが利用できる集
積回路内の領域に）配置することができる。第１および
第２接合点ＩＳ、２Ｓ。
ＩＣ，２Ｃと、論理回路網ＩＳ、ｍｓ、ＩＣ，ＩＩＣと
の間の接続の配線容量ＣＩＬ、 Ｃ２Ｌは、あまり重要
ではない役割を果たす。第１に、これら容量ｃ、、、Ｃ
２，にわたる電圧揺動は、約半分の値（５■から２．５
■へ）減少し、さらに、これら配線容量ＣＩＬ、 Ｃ２
Ｌは、これら容量が論理回路網を経てのみ放電されるの
で、より急速に放電され得る。
の間の接続の配線容量ＣＩＬ、 Ｃ２Ｌは、あまり重要
ではない役割を果たす。第１に、これら容量ｃ、、、Ｃ
２，にわたる電圧揺動は、約半分の値（５■から２．５
■へ）減少し、さらに、これら配線容量ＣＩＬ、 Ｃ２
Ｌは、これら容量が論理回路網を経てのみ放電されるの
で、より急速に放電され得る。
特に、第３トランジスタＮ３と第４トランジスタＮ４と
の間（換言すれば、それぞれ第１接合点ＩＳと第２接合
点２Ｓとの間、第１接合点ＩＣと第２接合点２Ｃとの間
）の接続、第１論理回路網■Ｓと第２論理回路網■Ｓと
の間の接続、および第１論理回路網ＩＣと第２論理回路
網■Ｃとの間の接続が金属（アルミニウムトラック）（
多結晶シリコ〉′の代わりに）によって形成される場合
、接続それ自身は、その低いオーミック抵抗の故に、寄
生（配線）容量の放電を妨げることはない。
の間（換言すれば、それぞれ第１接合点ＩＳと第２接合
点２Ｓとの間、第１接合点ＩＣと第２接合点２Ｃとの間
）の接続、第１論理回路網■Ｓと第２論理回路網■Ｓと
の間の接続、および第１論理回路網ＩＣと第２論理回路
網■Ｃとの間の接続が金属（アルミニウムトラック）（
多結晶シリコ〉′の代わりに）によって形成される場合
、接続それ自身は、その低いオーミック抵抗の故に、寄
生（配線）容量の放電を妨げることはない。
加算部３０Ｓおよび桁上げ部３０Ｃにおけるトランジス
タＮＩ６〜Ｎ２３にわたる電圧揺動は約２，５ｖ（５Ｖ
ではなく）にすぎず、およびこれらトランジスタのゲー
ト電極における電圧揺動は５■であるので、ミラー効果
は、制御されるＮ−ＭＯＳ ）ランジスタＮＩ８〜Ｎ２
３の重複容量によってより小さくなる。さらに、多くと
も２．５ｖダＮＩＢ〜Ｎ２３の各トランジスタに供給す
ることができるので、トランジスタＮ １ｓ〜Ｎ２３に
対してより短いチャンネル長が可能である。もちろん、
以上のことは、論理回路網ＩＳ、Ｕｓ、ＩＣおよび■Ｃ
内の全てのＮ−ＭＯＳ ）ランジスタに適用される。
タＮＩ６〜Ｎ２３にわたる電圧揺動は約２，５ｖ（５Ｖ
ではなく）にすぎず、およびこれらトランジスタのゲー
ト電極における電圧揺動は５■であるので、ミラー効果
は、制御されるＮ−ＭＯＳ ）ランジスタＮＩ８〜Ｎ２
３の重複容量によってより小さくなる。さらに、多くと
も２．５ｖダＮＩＢ〜Ｎ２３の各トランジスタに供給す
ることができるので、トランジスタＮ １ｓ〜Ｎ２３に
対してより短いチャンネル長が可能である。もちろん、
以上のことは、論理回路網ＩＳ、Ｕｓ、ＩＣおよび■Ｃ
内の全てのＮ−ＭＯＳ ）ランジスタに適用される。
第２ａ図に示した回路のスイッチング速度を増大させる
ために、論理回路網−Ｉｓおよび■Ｓ内のトランジスタ
の数を最小に制限することも可能である。このような回
路を第４図に示す。この回路においても、本発明に基づ
く分離トランジスタＮ１およびＮ２が用いられている。
ために、論理回路網−Ｉｓおよび■Ｓ内のトランジスタ
の数を最小に制限することも可能である。このような回
路を第４図に示す。この回路においても、本発明に基づ
く分離トランジスタＮ１およびＮ２が用いられている。
第２ａ図において用いられている論理回路網ＩＳおよび
■Ｓ内の２４個のＩｆ−ＭＯＳ ）ランジスタに対して
、第４図に示す回路においては１２個のＮ−ＭＯＳ ）
ランジスタのみが必要とされる。トランジスタの数の減
少は、配線容量および拡散容量の減少につながり、この
ことは有益であり、かつスイッチング速度に対し有益な
効果を与える。第４図においては８第２ａ図において対
応している要素には同一の参照番号を用いている。
■Ｓ内の２４個のＩｆ−ＭＯＳ ）ランジスタに対して
、第４図に示す回路においては１２個のＮ−ＭＯＳ ）
ランジスタのみが必要とされる。トランジスタの数の減
少は、配線容量および拡散容量の減少につながり、この
ことは有益であり、かつスイッチング速度に対し有益な
効果を与える。第４図においては８第２ａ図において対
応している要素には同一の参照番号を用いている。
加算部４０３の論理回路網ＩＳおよび■Ｓは、各々２つ
の並列分枝ＴＩ、Ｔ２およびＴ３．Ｔ４を具えている。
の並列分枝ＴＩ、Ｔ２およびＴ３．Ｔ４を具えている。
これらの各分岐は、各々トランジスタＴＴ、、〜ＴＴ＋
８、ＴＴ２１ 〜Ｔ Ｔ ２ ａ 、Ｔ Ｔ３１ 〜Ｔ
’Ｔ３ｓ 、Ｔ Ｔ４１ −Ｔ Ｔ４３ の直列配置を
具えている。第１回路網ＩＳの第１または第２分技ＴＩ
、Ｔ２の第１トランジスタＴＴ、、。
８、ＴＴ２１ 〜Ｔ Ｔ ２ ａ 、Ｔ Ｔ３１ 〜Ｔ
’Ｔ３ｓ 、Ｔ Ｔ４１ −Ｔ Ｔ４３ の直列配置を
具えている。第１回路網ＩＳの第１または第２分技ＴＩ
、Ｔ２の第１トランジスタＴＴ、、。
Ｔ Ｔ ２ 、と第２トランジスタＴＴ１２ 、 ＴＴ
２２との接合点Ｋｌ、に２は、第２回路網■Ｓの第１ま
たは第４分枝Ｔ３．Ｔ４の第１トランジスタＴ’ｒ’、
、、ＴＴ、、と第２トランジスタＴＴ３２．ＴＴ４□
との接合点に３．に４に接続されている。
２２との接合点Ｋｌ、に２は、第２回路網■Ｓの第１ま
たは第４分枝Ｔ３．Ｔ４の第１トランジスタＴ’ｒ’、
、、ＴＴ、、と第２トランジスタＴＴ３２．ＴＴ４□
との接合点に３．に４に接続されている。
第１回路網ＩＳまたは第２回路網■Ｓの第２分枝の第１
トランジスタＴ Ｔ ＋ ＋ 、 Ｔ Ｔ ２ ＋ 、
Ｔ Ｔ ３＋ 。
トランジスタＴ Ｔ ＋ ＋ 、 Ｔ Ｔ ２ ＋ 、
Ｔ Ｔ ３＋ 。
ＴＴ）＋ は、第１接合点ＩＳまたは第２接合点２Ｓに
接続されている。
接続されている。
論理回路網ＩＳ、Ｉ［ＳおよびＩＣ，ＩＩＣ内のトラン
ジスタの数をさらに減少させた回路を第５図に示す。第
４図の加算部４０Ｓおよび桁上げ部４０Ｃの両回路網Ｉ
Ｓ、Ｉ［ＳおよびＩＣ，Ｉ［Ｃにおいては、給電接合点
ＳＳに接続され、かつそれらの電極に同じゲート信号を
受信するトランジスタが対状に配置されているので、各
対のトランジスタは１個のトランジスタによって置き換
えられる。その結果、加算部５０Ｓにおいて、分枝Ｔ１
およびＴ４は第４図の分枝Ｔ１およびＴ４と同一であり
、分枝Ｔ２およびＴ３は、それぞれ２個のトランジスタ
Ｔ Ｔ ２１ 、 Ｔ Ｔ、ａ ２ およびＴＴ３１
。
ジスタの数をさらに減少させた回路を第５図に示す。第
４図の加算部４０Ｓおよび桁上げ部４０Ｃの両回路網Ｉ
Ｓ、Ｉ［ＳおよびＩＣ，Ｉ［Ｃにおいては、給電接合点
ＳＳに接続され、かつそれらの電極に同じゲート信号を
受信するトランジスタが対状に配置されているので、各
対のトランジスタは１個のトランジスタによって置き換
えられる。その結果、加算部５０Ｓにおいて、分枝Ｔ１
およびＴ４は第４図の分枝Ｔ１およびＴ４と同一であり
、分枝Ｔ２およびＴ３は、それぞれ２個のトランジスタ
Ｔ Ｔ ２１ 、 Ｔ Ｔ、ａ ２ およびＴＴ３１
。
Ｔ Ｔ３ａ のみを具え、これらトランジスタのうち第
２トランジスタＴＴ２２ 、 ＴＴ３２ は、第１およ
び第４分枝Ｔ１．Ｔ４の第２および第３のトランジスタ
Ｔ Ｔ ｌ ２ とＴＴ１３ 、ＴＴ、２ とＴＴ’４
３との間の接合点に５．に６に接続されている。第４図
においては、各論理回路網ＩＣ，ＩＩＣの各々の分枝に
おいて直列に接続されている２個のトランジスタ間の接
合点が、第５図の桁上げ部５０Ｃの各論理回路−ＩＣ，
ＩＩＣにおいては２つ互Ｌ）に接続されている。その結
果、同じゲート信号を受信するこれら２つの分枝におけ
る２つのトランジスタの一方を省くことができる。した
がって、加算部５０Ｓにおいては論理回路網ＩＳおよび
■Ｓのトランジスタの数が１０個に減少し、桁上げ部５
０Ｃにおいては論理回路網ＩＣおよび■Ｃのトランジス
タの数カ月Ｏ個に減少し、侍のことは有益である。この
トランジスタ数の減少による付加的な利点は、桁上げ信
号Ｃおよびで（すなわち、次段への入力信号りおよびＴ
５）によって制御されるトランジスタの数が４ではなく
３となるので、全加算器の負荷容量が前段の回路に対し
て減少することである。
２トランジスタＴＴ２２ 、 ＴＴ３２ は、第１およ
び第４分枝Ｔ１．Ｔ４の第２および第３のトランジスタ
Ｔ Ｔ ｌ ２ とＴＴ１３ 、ＴＴ、２ とＴＴ’４
３との間の接合点に５．に６に接続されている。第４図
においては、各論理回路網ＩＣ，ＩＩＣの各々の分枝に
おいて直列に接続されている２個のトランジスタ間の接
合点が、第５図の桁上げ部５０Ｃの各論理回路−ＩＣ，
ＩＩＣにおいては２つ互Ｌ）に接続されている。その結
果、同じゲート信号を受信するこれら２つの分枝におけ
る２つのトランジスタの一方を省くことができる。した
がって、加算部５０Ｓにおいては論理回路網ＩＳおよび
■Ｓのトランジスタの数が１０個に減少し、桁上げ部５
０Ｃにおいては論理回路網ＩＣおよび■Ｃのトランジス
タの数カ月Ｏ個に減少し、侍のことは有益である。この
トランジスタ数の減少による付加的な利点は、桁上げ信
号Ｃおよびで（すなわち、次段への入力信号りおよびＴ
５）によって制御されるトランジスタの数が４ではなく
３となるので、全加算器の負荷容量が前段の回路に対し
て減少することである。
第６図は、４つの全加算器ＦＡの縦続配列を示しており
、分離トランジスタの使用によって得られるスイッチン
グ速度の増大がこの縦続配列で確かめられる。全てのＩ
Ｉ Ａ １１入力は、ゲート信号“′０”を受信する。
、分離トランジスタの使用によって得られるスイッチン
グ速度の増大がこの縦続配列で確かめられる。全てのＩ
Ｉ Ａ １１入力は、ゲート信号“′０”を受信する。
通常は前段の全加算器の桁上げ信号を受信する全ての“
Ｄ ”入力は、ゲート信号“１”を受信する。加算出力
“’Ｓ”（”Ｔ″′）は、次段の全加算器の“Ｂ”（”
’ｌｆｆ”）入力に接続されている。桁上げ出力“ｃ”
（”で１）（加算出力Ｓ４のような）は、通常の負荷容
ｆｉ（：ｉ２゜Ｃ１１（第２ｂ図参照〉に相当する容量
ＣＢを経て接地されている。
Ｄ ”入力は、ゲート信号“１”を受信する。加算出力
“’Ｓ”（”Ｔ″′）は、次段の全加算器の“Ｂ”（”
’ｌｆｆ”）入力に接続されている。桁上げ出力“ｃ”
（”で１）（加算出力Ｓ４のような）は、通常の負荷容
ｆｉ（：ｉ２゜Ｃ１１（第２ｂ図参照〉に相当する容量
ＣＢを経て接地されている。
第７図ＡおよびＢは、第６図の縦続配列における信号の
時間−電圧曲線を示しており、第７図Ａは、第４図で示
した種類の各全加算器において分離トランジスタＮ、、
Ｎ２．Ｎ３．Ｎ、を、省略した場合であり、第７図Ｂは
、第４図に示した種類の回路が縦続に接続された場合で
ある。第７図ＡおよびＢにおいて、対状に示される曲線
は、入力信号ＩＮと、発生加算信号３１，３２．Ｎ３゜
Ｎ４およびそれら発生加算信号の反転値Ｓｔ、Ｓ２．３
３．３’４とを時間の関数として示しており、同様に桁
上げ信号Ｃ１，Ｃ２，Ｃ３，Ｃ４とそれらの反転値でゴ
、て７．て１．てＴも示している。
時間−電圧曲線を示しており、第７図Ａは、第４図で示
した種類の各全加算器において分離トランジスタＮ、、
Ｎ２．Ｎ３．Ｎ、を、省略した場合であり、第７図Ｂは
、第４図に示した種類の回路が縦続に接続された場合で
ある。第７図ＡおよびＢにおいて、対状に示される曲線
は、入力信号ＩＮと、発生加算信号３１，３２．Ｎ３゜
Ｎ４およびそれら発生加算信号の反転値Ｓｔ、Ｓ２．３
３．３’４とを時間の関数として示しており、同様に桁
上げ信号Ｃ１，Ｃ２，Ｃ３，Ｃ４とそれらの反転値でゴ
、て７．て１．てＴも示している。
もし、分離トランジスタＮ、、Ｎ２ 、Ｎ３ 、Ｎ。
がなければ、スイッチング時間は平均２．６ナノ秒であ
り、分離トランジスタＮ、、Ｎ２’＋ Ｎ、。
り、分離トランジスタＮ、、Ｎ２’＋ Ｎ、。
Ｎ、をしきい値電圧ＶＴｏ−ＩＶ、基準電圧■、６゜＝
３．５Ｖで使用した場合には、第７図Ｂから判断される
ように平均スイッチング時間は、１．６ナノ秒となる。
３．５Ｖで使用した場合には、第７図Ｂから判断される
ように平均スイッチング時間は、１．６ナノ秒となる。
既に述べたように、論理回路網に短チヤンネルトランジ
スタを用いることによって、切換え速度をさらに増加さ
せることができる。このことは、論理回路網にわたる電
圧降下が減少するという事実によって可能となるもので
ある。
スタを用いることによって、切換え速度をさらに増加さ
せることができる。このことは、論理回路網にわたる電
圧降下が減少するという事実によって可能となるもので
ある。
第１図は従来技術による回路を示す図、第２８ｒｌ！Ｊ
および第２ｂ図は類似する種類の回路を示す図であり、
特に第２ｂ図は負荷、拡散、および配線容量を示す図、 第３図は本発明による回路を示す図、 第４図は本発明による回路の一実施例を示す図、第５図
は本発明による回路の好適な実施例を示す図、 第６図は本発明による回路の縦続配置を示す図、第７ａ
図及び第７ｂ図は第６図に示す縦続配置のタイムダイア
グラムを示す図である。 １、２．３・・・接合点 １０・・・ＡＮＤゲート２０
・・・全加算器 ２ＯＳ、 ３０ Ｓ、 ４０ Ｓ・・
・加算部２０ Ｃ，３０Ｃ，４０Ｃ・・・桁上げ部４０
・・・ディジタル相補形回路 Ｐ＋、Ｐ ２＋ Ｐ３．Ｐ４・・・第１導電形トランジ
スタＮｌｌ Ｎ２． Ｎ３． Ｎ４・・・分離トランジ
スタＮ１６〜Ｎ、３・・・第２導電形トランジスタＯＤ
・・・第１電源端子 Ｓｓ山第２電源端子Ｉ・・・第１
論理回路網 ■・・・第２論理回路網ＩＬ、２．Ｌ・・
・接合点第１部分 ｌｉ、２ｉ・・・接合点第２部分 ＩＰ、２Ｐ・・・接合点第３部分 ＩＳ、Ｉｔｓ、ＩＣ，ＩＩＣ・・・論理回路網ＩＳ、２
Ｓ、ＩＣ，２Ｃ・・・接合点 ＳＵＩ、ＳＵ２．ＣＵ１．ＣＵ２・・・出力接合点Ｔｌ
、Ｔ２．Ｔ３．Ｔ４・・・並列分枝ＦＡ・・・全加算器
および第２ｂ図は類似する種類の回路を示す図であり、
特に第２ｂ図は負荷、拡散、および配線容量を示す図、 第３図は本発明による回路を示す図、 第４図は本発明による回路の一実施例を示す図、第５図
は本発明による回路の好適な実施例を示す図、 第６図は本発明による回路の縦続配置を示す図、第７ａ
図及び第７ｂ図は第６図に示す縦続配置のタイムダイア
グラムを示す図である。 １、２．３・・・接合点 １０・・・ＡＮＤゲート２０
・・・全加算器 ２ＯＳ、 ３０ Ｓ、 ４０ Ｓ・・
・加算部２０ Ｃ，３０Ｃ，４０Ｃ・・・桁上げ部４０
・・・ディジタル相補形回路 Ｐ＋、Ｐ ２＋ Ｐ３．Ｐ４・・・第１導電形トランジ
スタＮｌｌ Ｎ２． Ｎ３． Ｎ４・・・分離トランジ
スタＮ１６〜Ｎ、３・・・第２導電形トランジスタＯＤ
・・・第１電源端子 Ｓｓ山第２電源端子Ｉ・・・第１
論理回路網 ■・・・第２論理回路網ＩＬ、２．Ｌ・・
・接合点第１部分 ｌｉ、２ｉ・・・接合点第２部分 ＩＰ、２Ｐ・・・接合点第３部分 ＩＳ、Ｉｔｓ、ＩＣ，ＩＩＣ・・・論理回路網ＩＳ、２
Ｓ、ＩＣ，２Ｃ・・・接合点 ＳＵＩ、ＳＵ２．ＣＵ１．ＣＵ２・・・出力接合点Ｔｌ
、Ｔ２．Ｔ３．Ｔ４・・・並列分枝ＦＡ・・・全加算器
Claims (1)
- 【特許請求の範囲】 １、 絶縁ゲート電界効果トランジスタを具えるディジ
タル集積回路であって、第１導電形の第１および第２ト
ランジスタが一方で第１給電接続点に、他方で第１およ
び第２接合点にそれぞれ接続され、第１および第２トラ
ンジスタのゲート電極が、第２および第１接合点にそれ
ぞれ接続され、第２給電接続点と第１ふ、よび第２接合
点とのそれぞれの間に、直列および並列接続の双方また
はいずれか一方とした第２導電形のトランジスタの第１
および第２回路網がそれぞれ接続され、第２導電形の前
記トランジスタのゲート電極が、相補ゲート信号を受け
て、互いに相補的である信号レベルを第１および第２接
合点にそれぞれ発生するディジタル集積回路においで、
第１および第２トランジスタが、第２導電形の第３およ
び第４トランジスタをそれぞれ経て、第１および第２接
合点にそれぞれ接続され、第３および第４トランジスタ
のゲート電極は相互に接続され、かつ基準電圧源に接続
され、第１トランジスタと第３トランジスタとの間の接
合点および第２トランジスタと第４１−ランジスタとの
間の接合点が、それぞれ第１および第２出力接合点を構
成し、これら出力接合点において相互に相補的な信号が
形成されるようにしたことを特徴とするディジタル集積
回路。 ２、特許請求の範囲第１項に記載のディジクル集積回路
において、前記基準電圧源の基準電圧が少なくとも２つ
の電圧レベルに調整されうるようになっていることを特
徴とするディジタル集積回路。 ３、 特許請求の範囲第１項または第２項に記載のディ
ジタル集積回路としてそれぞれ構成した加算部および桁
上げ部を具えるディジタル集積全加算器回路において、
第１および第２接合点に接続された加算部の第１および
第２論理回路網のそれぞれが、直列接続された３個のト
ランジスタから成る２つの並列分枝を具え、第１論理回
路網の第１および第２分枝の第１トランジスタと第２ト
ランジスタとの間の各接合点が、第２論理回路網の第３
および第４分枝の第１トランジスタと第２トランジスタ
との間の接合点にそれぞれ接続され、第１および第２論
理回路網の第１トランジスタが第１および第２接合点に
それぞれ接続され、第１および第４分枝の第１トランジ
スタと第２および第３分枝の第１トランジスタとは相補
的なゲート信号を受信し、同様に第１および第４分枝の
第２トランジスタと第２および第３分枝の第２トランジ
スタとへ相補的な、ゲート信号が供給され、他の相補的
ゲート信号が、第１および第２分枝の第３トランジスタ
と第３および第４分枝の第３トランジスタとへ供給され
るようになっていることを特徴とするディジタル集積全
加算器回路。４゜特許請求の範囲第１項または１項に記
載のディジタル集積回路としてそれぞれ構成した加算部
および桁上げ部を具えるディジタル集積全加算器回路に
おいて、第１および第２接合点にそれぞれ接続された加
算部の第１および第２論理回路網のそれぞれが、直列接
続された２個のトランジスタの２つの並列分枝と、これ
ら２つの分枝に直列に接続された第５トランジスタとを
具え、第１および第２論理回路網の第５トランジヌタは
、相補信号によって制御され、第１論理回路網の第１お
よび第２分枝の第１トランジスタと第２トランジスタと
の間の各接合点が、第２論理回路網の第３および第４分
枝の第１トランジスタと第２トランジスタとの間の接合
点にそれぞれ接続され、第１および第２論理回路網の各
第１トランジスタが第１および第２接合点にそれぞれ接
続され、第１および第４分枝の第１トランジスタと第２
および第３分枝の第１トランジスタとは相補的なゲート
信号を受信し、同様に第１および第４分枝の第２トラン
ジスタと第２および第３分枝の第２トランジスタとへ相
補的なゲート信号が供給されるようになっていることを
特徴とするディジタル集積全加算器回路。 ５、 特許請求の範囲第１項〜第４項のいずれかに記載
のディジタル集積回路としてそれぞれ構成した加算部お
よび桁上げ部を具えるディジタル集積全加算器回路にお
いて、前記桁上げ部において、第１および第２接合点に
それぞれ接続された第１および第２論理回路網のそれぞ
れが、第１および第２の制御トランジスタの直列配置の
２つの並列分枝を具え、各論理回路網へのゲート信号は
相補的であり、このため第１および第２ゲート信号を第
１分枝の制御トランジスタへ供給することができ、第１
および第３ゲート信号を第２分枝の制御トランジスタへ
供給することができ、第５トランジスタが、第１ゲート
信号を受信する第２分枝の制御トランジスタに並列に接
続され、前記第５制御トランジスタが第２ゲート信号を
受信するようになっていることを特徴とするディジタル
集積全加算器回路。 ６、 特許請求の範囲第１項〜第５項のいずれかに記載
のデジタル集積回路において、ディジタル集積回路が、
集積回路配置の第１部分であり、ディジタル集積回路の
出力接合点が、集積回路配置の他の部分の入力接合点に
接続され、集積回路配置の第１．第２．第３および第４
トランジスタが、前記他の部分の人力接合点にかなり近
接して形成され、第３トランジスタと第４トランジスタ
との開の接続と、第１論理回路網と第２論理回路網との
間の接続がそれぞれ金属によって形成されていることを
特徴とするディジタル集積回路。
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|---|---|---|---|
| NL8304400A NL8304400A (nl) | 1983-12-22 | 1983-12-22 | Digitale geintegreerde schakeling met complementaire veldeffekttransistoren. |
| NL8304400 | 1983-12-22 |
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| Publication Number | Publication Date |
|---|---|
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| JPH0556048B2 JPH0556048B2 (ja) | 1993-08-18 |
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