JPS62170093A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
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- JPS62170093A JPS62170093A JP61013074A JP1307486A JPS62170093A JP S62170093 A JPS62170093 A JP S62170093A JP 61013074 A JP61013074 A JP 61013074A JP 1307486 A JP1307486 A JP 1307486A JP S62170093 A JPS62170093 A JP S62170093A
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Links
- 239000004065 semiconductor Substances 0.000 title claims description 11
- 230000006870 function Effects 0.000 claims abstract description 9
- 238000010586 diagram Methods 0.000 description 6
- 230000000694 effects Effects 0.000 description 3
- 230000001419 dependent effect Effects 0.000 description 2
- 241000271570 Rhea americana Species 0.000 description 1
- 230000002411 adverse Effects 0.000 description 1
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
し産業上の利用分野〕
本発明は半導体記憶装置に係り、特にスタンバイ機能を
有する半導体記憶装置においてそのスタンバイ時の無駄
な消費電力を減少せしめたＣＭＯＳ型センスアンプ回路
の改良に関するものである。
有する半導体記憶装置においてそのスタンバイ時の無駄
な消費電力を減少せしめたＣＭＯＳ型センスアンプ回路
の改良に関するものである。
従来、この種の半導体記１：は装置においてスタンバイ
機構は、その機能ブロック全第２図に示すように、主と
して人出力（ｇ４’ｃじゃ１所するものであった。第２
図において、１は外部人力信号が入力される入力回路、
２は情報を記憶するメモリ部の記憶内容音読み出すため
のＣＭＯＳ型センスアンプ回路からなる内部回路、３は
その記憶内容に応じて従属回路を駆動する出力回路、４
は装置のスタンバイ時に入力回路１．出力回路３に作用
し、これらの回路を外部信号からしゃ断するためのスタ
ンバイ回路である。また、これらの入力回路１゜出力回
路３としては１例えば第３図、第４図に示すものがある
。第３図に示す入力回路１において、５は外部入力信号
、６はスタンバイ信号、Ｔは当該入力回路の出力信号、
８．９はＰチャネル型ＭＯＳトランジスタ（以下、ＰＭ
ＯＳトランジスタと略称するン、１０．１１はＮチャネ
ル型ＭＯ８）ランジスタ（以下、ＮＭＯＳトランジスタ
と略称する）であり、これらＰＭＯＳトランジスタ、Ｎ
ＭＯＳ）ランジスタ８．９および１０．１１が図示する
ごとく結線され、Ｎ０Ｒ（ノア）回路が構成されている
。
機構は、その機能ブロック全第２図に示すように、主と
して人出力（ｇ４’ｃじゃ１所するものであった。第２
図において、１は外部人力信号が入力される入力回路、
２は情報を記憶するメモリ部の記憶内容音読み出すため
のＣＭＯＳ型センスアンプ回路からなる内部回路、３は
その記憶内容に応じて従属回路を駆動する出力回路、４
は装置のスタンバイ時に入力回路１．出力回路３に作用
し、これらの回路を外部信号からしゃ断するためのスタ
ンバイ回路である。また、これらの入力回路１゜出力回
路３としては１例えば第３図、第４図に示すものがある
。第３図に示す入力回路１において、５は外部入力信号
、６はスタンバイ信号、Ｔは当該入力回路の出力信号、
８．９はＰチャネル型ＭＯＳトランジスタ（以下、ＰＭ
ＯＳトランジスタと略称するン、１０．１１はＮチャネ
ル型ＭＯ８）ランジスタ（以下、ＮＭＯＳトランジスタ
と略称する）であり、これらＰＭＯＳトランジスタ、Ｎ
ＭＯＳ）ランジスタ８．９および１０．１１が図示する
ごとく結線され、Ｎ０Ｒ（ノア）回路が構成されている
。
また、第４図に示す出力回路３において、１２はメモリ
の記憶内容によって変化する内部信号、１３は上記スタ
ンバイ信号６の反転信号、１４は当該出力回路の出力信
号、１５．１６．１７，１８．１９はＰＭＯＳ）ランジ
スタ、２０，２１．２２，２３゜２４はＮＭＯＳ）ラン
ジスタであり、これらトランジスタが図示するごとく結
線されていて、ＰＭＯＳトランジスタ１５．１６とＮＭ
ＯＳ）ランジスタ２０゜２１によりＮＯＲ回路が構成さ
れ、そしてＰＭｏｓトランジスタ１７．１８とＮＭＯＳ
）ランジスタ２２゜２３によってＮＡＮＤ （ナンド）
回路が構成されている。なお、第３図、第４図中、ＶＤ
Ｄは駆動用の電源、 ＧＮＤは接地電位全付与するグラ
ンドをそれぞれ示している。
の記憶内容によって変化する内部信号、１３は上記スタ
ンバイ信号６の反転信号、１４は当該出力回路の出力信
号、１５．１６．１７，１８．１９はＰＭＯＳ）ランジ
スタ、２０，２１．２２，２３゜２４はＮＭＯＳ）ラン
ジスタであり、これらトランジスタが図示するごとく結
線されていて、ＰＭＯＳトランジスタ１５．１６とＮＭ
ＯＳ）ランジスタ２０゜２１によりＮＯＲ回路が構成さ
れ、そしてＰＭｏｓトランジスタ１７．１８とＮＭＯＳ
）ランジスタ２２゜２３によってＮＡＮＤ （ナンド）
回路が構成されている。なお、第３図、第４図中、ＶＤ
Ｄは駆動用の電源、 ＧＮＤは接地電位全付与するグラ
ンドをそれぞれ示している。
一方、従来装置においても内部回路２にスタンバイ機能
が作用するものもあるが、これは第５図に示すようなも
のである。第５図において、６はスタンバイ信号、２５
は選択されたメモリよりの入力信号、２６は当該センス
アンプ回路の出力信号、２７．２８．２９？′ｉＰＭＯ
Ｓトランジスタ、３０゜３１．３２はＮＭＯＳトランジ
スタであり、これらトランジスタが図示するごとく結線
され、 ０ＭＯ８型のセンスアンプ回路が構成されてい
る。
が作用するものもあるが、これは第５図に示すようなも
のである。第５図において、６はスタンバイ信号、２５
は選択されたメモリよりの入力信号、２６は当該センス
アンプ回路の出力信号、２７．２８．２９？′ｉＰＭＯ
Ｓトランジスタ、３０゜３１．３２はＮＭＯＳトランジ
スタであり、これらトランジスタが図示するごとく結線
され、 ０ＭＯ８型のセンスアンプ回路が構成されてい
る。
次に、スタンバイ時の上記入力回路、出力回路およびセ
ンスアンプ回路の動作について第３図。
ンスアンプ回路の動作について第３図。
第４図、第５図に従って説明する。まず入力回路につい
て説明する。第３図において、スタンバイ信号６はスタ
ンバイ時「Ｈ」レベルとなり、 ＮＯＲ回路からなる入
力回路１はＮＭＯＳ）ランジスタ１１が専通し、外部入
力信号５０「ＩＩ」および「Ｌ」レベルにかかわらず、
その出カフは「Ｌ」レベルとなる。
て説明する。第３図において、スタンバイ信号６はスタ
ンバイ時「Ｈ」レベルとなり、 ＮＯＲ回路からなる入
力回路１はＮＭＯＳ）ランジスタ１１が専通し、外部入
力信号５０「ＩＩ」および「Ｌ」レベルにかかわらず、
その出カフは「Ｌ」レベルとなる。
したがって、スタンバイ状態の時は外部信号はしゃ断さ
れ、メモリの選択が不可能となる。つぎに出力回路につ
いて説明する。第４図において、スタンバイ信号６はス
タンバイ時「Ｈ」レベルとなり。
れ、メモリの選択が不可能となる。つぎに出力回路につ
いて説明する。第４図において、スタンバイ信号６はス
タンバイ時「Ｈ」レベルとなり。
ＮＯＲ回路からなる同回路はＮＭＯＳ）ランジスタ２１
か碑通し、メモリの状態により変化する内部信号１２の
ｆ−ＨＪおよびＩＬ、ルベルにかがわらず、その出力ｄ
ｌＬＪレベルとなる。したがって、ＮＭＯ３ｈランジス
メ２４は非導通となる。また、上記スタンバ４１８号６
の反転６柘１３はスタンバイ時１’Ｌ、Ｊレベルとなり
、ＮＡＮＤｕ路からなる同回路はＰＭＯＳトランジスタ
１８が寺通し、内部も号１２のＩＨＪおよび「Ｌ」レベ
ルにかかわらず、その出力はｒＨＪレベルとなる。した
がって、ＰＭＯＳトランジスタ１９は非導通となる。つ
まシ田力信号１４のレベルを決定する。ＰＭＯＳ）ラン
ジスタ１９およヒＮＭＯＳトランジスタ２４が共に非導
通となる。そのため、出力信号１４はフローティング状
態となり、従属回路に何ら影Ｉ＃を与えないものとなる
。これにより、入力回路、出力回路においては前述した
動作によりスタンバイ時に入出力信号のしゃ断を行なう
ことになる。次にセンスアンプ回路について第５図を参
照して説明する。ここで、まず動作時の場合は、スタン
バイ信号６は１−ＬＪレベルであるので、ＰＭＯＳトラ
ンジスタ２８．２９は常に導通状態となり、メモリから
の１ｇ号２５に従って出カイ８号２６にそれに対応する
信号が出力される。
か碑通し、メモリの状態により変化する内部信号１２の
ｆ−ＨＪおよびＩＬ、ルベルにかがわらず、その出力ｄ
ｌＬＪレベルとなる。したがって、ＮＭＯ３ｈランジス
メ２４は非導通となる。また、上記スタンバ４１８号６
の反転６柘１３はスタンバイ時１’Ｌ、Ｊレベルとなり
、ＮＡＮＤｕ路からなる同回路はＰＭＯＳトランジスタ
１８が寺通し、内部も号１２のＩＨＪおよび「Ｌ」レベ
ルにかかわらず、その出力はｒＨＪレベルとなる。した
がって、ＰＭＯＳトランジスタ１９は非導通となる。つ
まシ田力信号１４のレベルを決定する。ＰＭＯＳ）ラン
ジスタ１９およヒＮＭＯＳトランジスタ２４が共に非導
通となる。そのため、出力信号１４はフローティング状
態となり、従属回路に何ら影Ｉ＃を与えないものとなる
。これにより、入力回路、出力回路においては前述した
動作によりスタンバイ時に入出力信号のしゃ断を行なう
ことになる。次にセンスアンプ回路について第５図を参
照して説明する。ここで、まず動作時の場合は、スタン
バイ信号６は１−ＬＪレベルであるので、ＰＭＯＳトラ
ンジスタ２８．２９は常に導通状態となり、メモリから
の１ｇ号２５に従って出カイ８号２６にそれに対応する
信号が出力される。
この場合、以下に示す３通りの電流経路により電力消費
が生じる。
が生じる。
（Ａ）’ｍｍＶｏｏ−＋（２７）→（３０）−＋ＧＮＤ
（Ｂ） 電源ＶＤＤ→（２８）→（３１）→メモリ→
ＧＮＤ（Ｃ） 電源■ＤＤ→（２９）→（３２）→メ
モリ→ＧＮＤつぎにスタンバイ時は、そのスタンバイ信
号６は「Ｈ」レベルとなり、ＰＭＯＳトランジスタ２８
．２９は非導通となる。したがって、上記電流経路のう
ち（Ｂ） 、 （Ｃ）は完全にしゃ断される。しかし、
囚の電流経路はいぜんとして存在しており、スタンバイ
時に無駄な電力消費が生じている。また、この場合、メ
モリからいかなる信号が入力されても同回路は動作不可
能となり、スタンバイ機能をはたすものである。
（Ｂ） 電源ＶＤＤ→（２８）→（３１）→メモリ→
ＧＮＤ（Ｃ） 電源■ＤＤ→（２９）→（３２）→メ
モリ→ＧＮＤつぎにスタンバイ時は、そのスタンバイ信
号６は「Ｈ」レベルとなり、ＰＭＯＳトランジスタ２８
．２９は非導通となる。したがって、上記電流経路のう
ち（Ｂ） 、 （Ｃ）は完全にしゃ断される。しかし、
囚の電流経路はいぜんとして存在しており、スタンバイ
時に無駄な電力消費が生じている。また、この場合、メ
モリからいかなる信号が入力されても同回路は動作不可
能となり、スタンバイ機能をはたすものである。
このように、上記した従来の半導体記憶装置は。
スタンバイ機能が入力回路、出力回路に作用し、入出力
信号のしゃ断を主目的としているため、センスアンプ回
路においてスタンバイ時に無駄な電力消費が生じるとい
う問題点があった。
信号のしゃ断を主目的としているため、センスアンプ回
路においてスタンバイ時に無駄な電力消費が生じるとい
う問題点があった。
本発明は上記のような問題点を解消するためになされた
もので、スタンバイ機能をセンスアンプ回路にも作用さ
せ、スタンバイ時の無駄な電力消ｇｒ、を減少した半導
体記憶装置を得ることを目的とする。
もので、スタンバイ機能をセンスアンプ回路にも作用さ
せ、スタンバイ時の無駄な電力消ｇｒ、を減少した半導
体記憶装置を得ることを目的とする。
本発明に係る半導体記憶装置は、情報を記憶するメモリ
部と、そのメモリの記憶内容を読み出すためのＣＭＯＳ
型Ｏ３型センスフフと、スタンバイ時に装置を動作待ち
の状態にする機能とを備えた半導体記憶装置において、
上記センスアンプ回路は、ＰＭＯ３）ランジスタのドレ
インとＮＭＯＳトランジスタのドレインを直列に接続し
て、その共通のドレインを出力とする複数段の０Ｍ０８
回路からなり、これら０Ｍ０８回路のＰＭＯＳ）ランジ
スタのソースを電源にそれぞれ接続するとともに、それ
らＰＭＯＳ）ランジスタのゲートをスタンバイ信号に対
し共通に接続し、−上記初段の０Ｍ０８回路のＰＭＯＳ
トランジスタとＮＭＯＳトランジスタとの共通のドレイ
ンをそれ以降の０Ｍ０８回路のＮＭＯＳ）ランジスタの
ゲートにそれぞれ接続して、上記初段の０Ｍ０８回路の
ＮＭＯＳ）ランジスタのソースをグランドに接続して七
〇ＮＭＯＳ）ランジスメのゲートおよび初段以降の０Ｍ
０８回路のＮＭＯＳトランジスタのソースを共通にして
上記メモリの記憶状態により変化する入力信号に接続し
た構成となし、上記終段の０Ｍ０８回路の出力段に、そ
のＰＭＯＳ）ランジスタとＮＭＯＳ）ランジスタとの共
通のドレインにドレインを接続し、かつソースをグラン
ドに、ゲートヲ上記スタンバイ信号にそれぞれ接続した
ＮＭＯＳトランジスタを構成したものである。
部と、そのメモリの記憶内容を読み出すためのＣＭＯＳ
型Ｏ３型センスフフと、スタンバイ時に装置を動作待ち
の状態にする機能とを備えた半導体記憶装置において、
上記センスアンプ回路は、ＰＭＯ３）ランジスタのドレ
インとＮＭＯＳトランジスタのドレインを直列に接続し
て、その共通のドレインを出力とする複数段の０Ｍ０８
回路からなり、これら０Ｍ０８回路のＰＭＯＳ）ランジ
スタのソースを電源にそれぞれ接続するとともに、それ
らＰＭＯＳ）ランジスタのゲートをスタンバイ信号に対
し共通に接続し、−上記初段の０Ｍ０８回路のＰＭＯＳ
トランジスタとＮＭＯＳトランジスタとの共通のドレイ
ンをそれ以降の０Ｍ０８回路のＮＭＯＳ）ランジスタの
ゲートにそれぞれ接続して、上記初段の０Ｍ０８回路の
ＮＭＯＳ）ランジスタのソースをグランドに接続して七
〇ＮＭＯＳ）ランジスメのゲートおよび初段以降の０Ｍ
０８回路のＮＭＯＳトランジスタのソースを共通にして
上記メモリの記憶状態により変化する入力信号に接続し
た構成となし、上記終段の０Ｍ０８回路の出力段に、そ
のＰＭＯＳ）ランジスタとＮＭＯＳ）ランジスタとの共
通のドレインにドレインを接続し、かつソースをグラン
ドに、ゲートヲ上記スタンバイ信号にそれぞれ接続した
ＮＭＯＳトランジスタを構成したものである。
本発明においては、センスアンプ回路を構成する枚数段
の０Ｍ０３回路の各ＰＭＯＳトランジスタのゲートにス
タンバイ信号をそれぞれ入力することにより、それらＰ
ＭＯＳ）ランジスタがスタンバイ時に非導通となり、無
駄な電力消費を減少させることができる。また、センス
アンプ回路の出力段に設けたＮＭＯＳトランジスタはス
タンバイ時に導通となり、その出力信号の安定化を図る
ことができる。
の０Ｍ０３回路の各ＰＭＯＳトランジスタのゲートにス
タンバイ信号をそれぞれ入力することにより、それらＰ
ＭＯＳ）ランジスタがスタンバイ時に非導通となり、無
駄な電力消費を減少させることができる。また、センス
アンプ回路の出力段に設けたＮＭＯＳトランジスタはス
タンバイ時に導通となり、その出力信号の安定化を図る
ことができる。
し実施例〕
以下、本発明の実施例を図について胱明する。
り５１図は本発明の一笑り例によるセンスアンプ回路を
示す回路図である。この実施例のセンスアンプ回路は、
各々のＰＭＯＳ）ランジスタ２１〜２９のドレインとＮ
ＭＯＳトランジスタ３０〜３２のドレインを直夕Ｉ］に
接続してその共通のドレイン全出力とする複数段の０Ｍ
０８回路から構成される点は、第５図に示す従来例のも
のと同様であるが、これら０Ｍ０８回路のＰＭＯＳトラ
ンジスタ２７〜２９のソースが電源ｖＤＤにそれぞれ接
続されるとともに。
示す回路図である。この実施例のセンスアンプ回路は、
各々のＰＭＯＳ）ランジスタ２１〜２９のドレインとＮ
ＭＯＳトランジスタ３０〜３２のドレインを直夕Ｉ］に
接続してその共通のドレイン全出力とする複数段の０Ｍ
０８回路から構成される点は、第５図に示す従来例のも
のと同様であるが、これら０Ｍ０８回路のＰＭＯＳトラ
ンジスタ２７〜２９のソースが電源ｖＤＤにそれぞれ接
続されるとともに。
それらＰＭＯＳ）ランジスタ２７〜２９の各ゲートがス
タンバイ信号６に対し一〇共通に接続される。
タンバイ信号６に対し一〇共通に接続される。
また、初段の０Ｍ０８回ｇをなすＰＭＯＳトランジスタ
２７とＮＭＯＳ）ランジスタ３０との共通のドレインが
それ以降の０Ｍ０８回路をなすＮＭＯＳ）ランジスタ３
１．３２の谷ゲートにそれぞれ接続され。
２７とＮＭＯＳ）ランジスタ３０との共通のドレインが
それ以降の０Ｍ０８回路をなすＮＭＯＳ）ランジスタ３
１．３２の谷ゲートにそれぞれ接続され。
この初段の０Ｍ０８回路のＮＭＯＳ）ランジスタ３０の
ソースがグランドＧＮＤ ＆Ｃ接続されるとともに、七
〇ＮＭＯＳトランジスタ３０のゲートｓ、−よび初段以
降の０Ｍ０８回路のＮＭＯＳトランジスメ３１．３２の
各ソースが共通にして退択されたメモリの記憶状態によ
り変化する入力信号２５に接続されている。さらに、長
艮の（：ＭＯ８回路の出力段に（−、スタンパイ機構全
完全なものにするため、そのＰＭＯＳトランジスタ２９
とＮＭＯＳトランジスタ３２との共通のドレインにドレ
インが接続され、かつソースがグランドＧＮＤに、ゲー
トが上記スタンバイ信号６にそれぞれ接続されたＮＭＯ
Ｓトランジスタ３３が構成されている。なお、図中、同
一符号は同一または相当部分を示している。
ソースがグランドＧＮＤ ＆Ｃ接続されるとともに、七
〇ＮＭＯＳトランジスタ３０のゲートｓ、−よび初段以
降の０Ｍ０８回路のＮＭＯＳトランジスメ３１．３２の
各ソースが共通にして退択されたメモリの記憶状態によ
り変化する入力信号２５に接続されている。さらに、長
艮の（：ＭＯ８回路の出力段に（−、スタンパイ機構全
完全なものにするため、そのＰＭＯＳトランジスタ２９
とＮＭＯＳトランジスタ３２との共通のドレインにドレ
インが接続され、かつソースがグランドＧＮＤに、ゲー
トが上記スタンバイ信号６にそれぞれ接続されたＮＭＯ
Ｓトランジスタ３３が構成されている。なお、図中、同
一符号は同一または相当部分を示している。
次に、上記実施例構成によるセンスアンプ回路の動作に
ついて説明する。まず通常の動作時の場合は、スタンバ
イ信号６はＩＬＪレベルであるので。
ついて説明する。まず通常の動作時の場合は、スタンバ
イ信号６はＩＬＪレベルであるので。
各ＣＭＯＳ回路のＰＭＯＳトランジスタ２７，２８．２
９は常に導通状態となり、メモリからの（８号２５に従
って出力信号２６にそれに対応する信号が出力される。
９は常に導通状態となり、メモリからの（８号２５に従
って出力信号２６にそれに対応する信号が出力される。
この場合、以下に示す３通りの′電流経路により１力消
費が生じ、これらの電流経路は従来のものと同様である
。
費が生じ、これらの電流経路は従来のものと同様である
。
（Ａ） ’ｄＬ （Ｉｆｉ ＶＤＬ＋ −（、２７）
→（３０） →ＧＮＤ（Ｂ） 電源ＶＤＤ −＋
（２８） −（３１） →） モ！Ｊ −＋ ＧＮＤ（
Ｃ） １１ｉ、源ｖＤＤ→（２９）→（３２）→メモ
リー＋ ＧＮＤつざにスタンバイ時について説明する。
→（３０） →ＧＮＤ（Ｂ） 電源ＶＤＤ −＋
（２８） −（３１） →） モ！Ｊ −＋ ＧＮＤ（
Ｃ） １１ｉ、源ｖＤＤ→（２９）→（３２）→メモ
リー＋ ＧＮＤつざにスタンバイ時について説明する。
スタンバイ時は、そのスタンバイ信号６は「Ｈ」となり
。
。
各ＰＭＯＳトランジスタ２７，２８．２９は非導通とな
る。したがって、上記３通りの電流経路（４）、（Ｂ）
および（Ｃ）は完全にしゃ断され、無駄な′賀力消費は
なくなる。また、この場合、メモリからいかなる信号２
５が入力されても、同回路は動作不可能となるものであ
る。さらに、出力信号２６はＰＭＯＳトランジスタ２９
とＮＭＯＳトランジスタ３０が非導通となるためにフロ
ーティング状態になるが、その出力段にＮＭＯＳトラン
ジスタ３３を付加することにより、このＮＭＯＳトラン
ジスタ３３はスタンバイ時に導通となるので、その出力
信号２６が１−Ｌ」レベルに固定されることになり１次
段回路に悪影響を及ぼすことなく完全にセンスアンプ回
路をスタンバイ状態にすることができる。
る。したがって、上記３通りの電流経路（４）、（Ｂ）
および（Ｃ）は完全にしゃ断され、無駄な′賀力消費は
なくなる。また、この場合、メモリからいかなる信号２
５が入力されても、同回路は動作不可能となるものであ
る。さらに、出力信号２６はＰＭＯＳトランジスタ２９
とＮＭＯＳトランジスタ３０が非導通となるためにフロ
ーティング状態になるが、その出力段にＮＭＯＳトラン
ジスタ３３を付加することにより、このＮＭＯＳトラン
ジスタ３３はスタンバイ時に導通となるので、その出力
信号２６が１−Ｌ」レベルに固定されることになり１次
段回路に悪影響を及ぼすことなく完全にセンスアンプ回
路をスタンバイ状態にすることができる。
〔発明の効果」
以上のように本発明によるときは、センスアンプ回路に
おいてスタンバイ時の電流経路が完全にしゃ断されるの
で、無駄な′電力消費がなくなり、低消費′成力化が実
現できる。また、スタンバイ時に出力信号が７０−ティ
ング状態とならず一定の電位レベルに固定されるので、
安定動作が可能になる等、実用上の効果は大である。
おいてスタンバイ時の電流経路が完全にしゃ断されるの
で、無駄な′電力消費がなくなり、低消費′成力化が実
現できる。また、スタンバイ時に出力信号が７０−ティ
ング状態とならず一定の電位レベルに固定されるので、
安定動作が可能になる等、実用上の効果は大である。
第１図は本発明の一実施例によるセンスアンプ回路を示
す回路図、第２図は従来の半導体記憶装置におけるスタ
ンバイ機構を示す機能ブロック図、第３図、第４図は従
来のスタンバイ機能を説明するために用いた入力回路お
よび出力回路の具体ψ」ｔそれぞれ示す回路図、第５図
は従来のセンスアンプ回路の一例を示す回路図である。 １・・・・入力回路、２・・・・内部回路、３・・・・
出力回路、４・・・・スタンバイ回路、５・・・・外部
人力信号、６・・・・スタンバイ１６号、γ・・・・入
力回路の出力１６号、８，９゜１５．１６，１７，１８
，１９，２γ、２８．２９・・・・Ｐナヤイ・ル’ＵＭ
Ｏ８（ＰＭＯＳ） トランジスタ、１０．１１．２０
，２１．２２，２３，２４，３０，３１゜３２．３３・
・・・Ｎチャネル型Ｍｏｓ（ＮＭｏｓノトランジスタ、
１２・・・・内部１β号、１３・・・・スタンバイ信号
６の反転信号、１４・・・・出力回路の出力信号、２５
・・・・メモリからの入力イｇ号、２６・・・・センス
アンプ回路の出力信号。
す回路図、第２図は従来の半導体記憶装置におけるスタ
ンバイ機構を示す機能ブロック図、第３図、第４図は従
来のスタンバイ機能を説明するために用いた入力回路お
よび出力回路の具体ψ」ｔそれぞれ示す回路図、第５図
は従来のセンスアンプ回路の一例を示す回路図である。 １・・・・入力回路、２・・・・内部回路、３・・・・
出力回路、４・・・・スタンバイ回路、５・・・・外部
人力信号、６・・・・スタンバイ１６号、γ・・・・入
力回路の出力１６号、８，９゜１５．１６，１７，１８
，１９，２γ、２８．２９・・・・Ｐナヤイ・ル’ＵＭ
Ｏ８（ＰＭＯＳ） トランジスタ、１０．１１．２０
，２１．２２，２３，２４，３０，３１゜３２．３３・
・・・Ｎチャネル型Ｍｏｓ（ＮＭｏｓノトランジスタ、
１２・・・・内部１β号、１３・・・・スタンバイ信号
６の反転信号、１４・・・・出力回路の出力信号、２５
・・・・メモリからの入力イｇ号、２６・・・・センス
アンプ回路の出力信号。
Claims (1)
- 情報を記憶するメモリ部と、そのメモリの記憶内容を
読み出すためのＣＭＯＳ型センスアンプ回路と、スタン
バイ時に装置を動作待ちの状態にする機能とを備えた半
導体記憶装置において、上記センスアンプ回路は、ＰＭ
ＯＳトランジスタのドレインとＮＭＯＳトランジスタの
ドレインを直列に接続して、その共通のドレインを出力
とする複数段のＣＭＯＳ回路からなり、これらＣＭＯＳ
回路のＰＭＯＳトランジスタのソースを電源にそれぞれ
接続するとともに、それらＰＭＯＳトランジスタのゲー
トをスタンバイ信号に対し共通に接続し、上記初段のＣ
ＭＯＳ回路のＰＭＯＳトランジスタとＮＭＯＳトランジ
スタとの共通のドレインをそれ以降のＣＭＯＳ回路のＮ
ＭＯＳトランジスタのゲートにそれぞれ接続して、上記
初段のＣＭＯＳ回路のＮＭＯＳトランジスタのソースを
グランドに接続してそのＮＭＯＳトランジスタのゲート
および初段以降のＣＭＯＳ回路のＮＭＯＳトランジスタ
のソースを共通にして上記メモリの記憶状態により変化
する入力信号に接続した構成となし、上記終段のＣＭＯ
Ｓ回路の出力段に、そのＰＭＯＳトランジスタとＮＭＯ
Ｓトランジスタとの共通のドレインにドレインを接続し
、かつソースをグランドに、ゲートを上記スタンバイ信
号にそれぞれ接続したＮＭＯＳトランジスタを構成して
なることを特徴とする半導体記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61013074A JPS62170093A (ja) | 1986-01-22 | 1986-01-22 | 半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61013074A JPS62170093A (ja) | 1986-01-22 | 1986-01-22 | 半導体記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS62170093A true JPS62170093A (ja) | 1987-07-27 |
Family
ID=11823003
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61013074A Pending JPS62170093A (ja) | 1986-01-22 | 1986-01-22 | 半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS62170093A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02151947A (ja) * | 1988-12-02 | 1990-06-11 | Nec Ic Microcomput Syst Ltd | マイクロコンピュータシステム |
| US9871527B2 (en) | 2015-09-25 | 2018-01-16 | International Business Machines Corporation | Phase locked loop with sense amplifier circuitry |
-
1986
- 1986-01-22 JP JP61013074A patent/JPS62170093A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02151947A (ja) * | 1988-12-02 | 1990-06-11 | Nec Ic Microcomput Syst Ltd | マイクロコンピュータシステム |
| US9871527B2 (en) | 2015-09-25 | 2018-01-16 | International Business Machines Corporation | Phase locked loop with sense amplifier circuitry |
| US9882552B2 (en) | 2015-09-25 | 2018-01-30 | International Business Machines Corporation | Low power amplifier |
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