KR930000969B1

KR930000969B1 - 상보 전계 효과 트랜지스터 구비형 디지탈 집적 회로

Info

Publication number: KR930000969B1
Application number: KR1019840008226A
Authority: KR
Inventors: 크리티엔 마테우스 길로메스 펜닝스 레오나르두스
Original assignee: 엔. 브이. 필립스 글로아이람펜파브리켄; 아이. 엠. 레르너
Priority date: 1983-12-22
Filing date: 1984-12-21
Publication date: 1993-02-11
Also published as: IE843251L; CA1221142A; IE56576B1; EP0149275A1; US4667303A; DE3477328D1; JPH0556048B2; JPS60157331A; KR850005060A; EP0149275B1; NL8304400A

Abstract

내용 없음.

Description

상보 전계 효과 트랜지스터 구비형 디지탈 집적 회로

제1도는 종래 기술에 따른 회로도.

제2a도 및 제2b도는 동일한 종류의 회로를 나타내지만, 특히, 제2b도는 부하 캐패시턴스, 확산 및 배선(wiring)캐패시턴스가 지적된 회로도.

제3도는 본 발명에 따른 회로도.

제4도는 본 발명에 따른 회로의 한 실시예를 도시한 회로도.

제5도는 본 발명에 따른 회로의 양호한 한 실시예를 도시한 회로도.

제6도는 본 발명에 따른 회로의 캐스케이트 장치를 개략적으로 도시한 도면.

제7a도 및 제7b도는 제6도에 도시된 캐스케이드 장치의 시간 선도를 도시한 도면.

* 도면의 주요부분에 대한 부호의 설명

10 : AND 게이트 20 : 전가산기

20S : 합산부 20C : 반송부

본 발명은 절연 게이트 전계 효과 트랜지스터를 구비하는 디지탈 집적 회로에 관한 것으로 여기서, 제1전도 형태의 제1 및 제 2트랜지스터는 한편으로 제1공급 접속점에 접속되고, 다른 한편으로는 제1및 제2접속부에 각각 접속되며, 제1및 제2트랜지스터의 게이트 전극은 각각 제2 및 제1접합부에 각각 접속되는 반면에, 제2공급 접속점과 제1및 제2접합부 사이에 제2전도 형태의 직렬 및 병렬 접속된 트랜지스터의 제1및 제2회로망이 각각 접속되는데, 상기 트랜지스터의 게이트 전극이 상보형 게이트 신호를 수신하여, 서로 상보되는 신호 레벨이 제1접속부와 제2접속부에서 각각 발생된다.

전문에 있어서, 용어 ″상보 신호″는 그 상보가 (게이트-,출력) 신호 ″1″(하이) 또는 ″0″(로우)로써 나타내는 순간에 ″0″(로우) 또는 ″1″(하이)의 포지티브 레벨(positive level)을 가정할 수 있는 각각의(게이트-,출력)신호를 포함한다. 이러한 회로는 1980년 7월 25일 공보된 일본 공개 공보 제 55-97734호에 이미 공지되어 있다. 제1 혹은, 제2형태의 트랜지스터는 대부분을 P-MOS 혹은, N-MOS 트랜지스터이다. P-MOS 트랜지스터의 수를 제한하므로써, 회로에 필요한 반도체 기관 표면 영역이 또한 제한 유지될 수가 있다. 동일한 전류/전압 동작을 위해, P-MOS 트랜지스터는, N-MOS 트랜지스터가 3배 이상 큰 β값을 갖고 있기 때문에, 그 N-MOS 트랜지스터 보다 3배나 더 큰 표면 영역이 필요하다.

원리상에 있어서, 그 회로는 게이트회로, 산술회로(특히, 전가산기), 디코더 회로등과 같은 논리 회로에서 어느것이라도 될수가 있다.

본 발명은 종래 기술에 따른 회로보다 실제 더 높은 절환 속도를 갖고 있는 전술한 디지탈 집적 회로를 제공하는데 그 목적이 있다.

본 발명에 따른 디지탈 집적 회로는 제1및 제2트랜지스터가 제2전도 형태의 제3 및 제4트랜지스터를 각각 통해 제1및 제2접합부에 각각 접속되고, 게이트 전극은 서로 접속되며, 기준 전압원에 접속되는 반면에, 제1과 제3트랜지스터 사이와 제2과 제4트랜지스터 사이의 접합부는 신호가 서로 상보되는 제1과 제2출력 접합부가 각각 구성되는 것을 특징으로 한다.

논리 회로망이 접속된 접합부와 출력 접합부 사이에, 게이트 전극이 기준 전압을 수신하는 분리 트랜지스터를 사용하여, 단지 출력 접합부는 ″1″(하이)에서 ″0″(로우) (예를들어, 5V에서 0V에서 0V까지)의 완전논리 스위프(sweep)를 실행하는 것이 필요하고, 역으로, 제2전도 형태의 트랜지스터의 논리 회로망이 접속된 접합부는 상당히 보다 작은 전압 스위프(예를들어, 기준 전압이 3.5V이고, 분리 트랜지스터의 임계전압이 1V일때, 전압 스위프는 5V대신에 2.5V이다)를 실행하는 것이 필요하다. 결국, 제1전도 형태의 트랜지스터의 게이트 전극은 -5V와 OV사이 대신에 -5V와 -2.5V 사이에서 변화하는 게이트 전압을 수산할 것이다.

차단 트랜지스터(P-MOS)의 게이트 전극에서 보다 낮은 게이트 전압(-5V 대신에 -2.5V) 때문에, 차단 트랜지스터는 가볍게 도통된다. 그래서, 그 트랜지스터는 전하가 충전되는 접합부를 효과적으로 제공할 것이다. 더우기, 분리 트랜지스터(제3 혹은, 제4트랜지스터)는 고임퍼던스를 갖고 있어서, 전체적으로 전도하는 P-MOS 트랜지스터는 그와 접속된 회로망을 통해 방전되어야 하는 접합부를 재충전시키는데 방해된다. 상술된 3가지 효과 때문에, 그 회로는 실제 고속으로 절환될수가 있다.

제1도는 AND 게이트(10)의 형태로 디지탈 상보 회로를 도시한 도면으로, 그 AND 게이트는 한 공급 전압 단자(DD)와 제 1접합부(1 및 2)사이에 각각 접속된 제1전도형(P-MOS)의 두 교차 결합된 전계효과 트랜지스터 (P1 및 P2)를 구비한다. 그회로(10)는 제2전도형(N-MOS)의 전계 효과 트랜지스터 (N1,N2,N3,N4)의 제1및 제2논리회로망(I 및 Ⅱ)을 더 구비한다. 제1및 제2회로망(I 및 Ⅱ)은 각각의 제1및 제2접합부(1 및 2)와 제2공급단자(SS)사이에 접속된다. 제1공급단자(DD)는 공급 전압(V_DD)(예를들어, 5V)를 수신하고, 제2공급 전압단자(SS)는 공급전압(V_SS)(예를들어 0V)을 수신한다. 트랜지스턴(N1,N2,N3 및 N4)의 절연 게이트 전극은 게이트 신호(A,B,

및

)를 각각 수신하고, 게이트 신호(

와

)는 게이트 신호(A 와 B)의 상보(논리 반전된)신호가 되는데, 만일, 신호(A 와 B)가 논리적으로 ″1″(하이)일때, 신호(

와

)는 논리적으로 ″0″(로우)이 된다. 논리값(″1″ 및 ″0″)의 전압 레벨은 예를들어 5V 및 0V이다.

게이트 신호(A 및 B)가 둘다 논리적으로 ″1″이라고 가정(이때, 게이트 신호(

및

)는 논리적으로 ″0″이다)해보자. 그 트랜지스터(N1 과 N2)는 전도되며, 결국 접합부(1)는 트랜지스터(N1 과 N2)사이의 접합부(3)와 마찬가지로 논리 ″0″ 레벨을 갖는다. 접합부(2)는, 트랜지스터(N3 와 N4)가 차단 상태에 있고, 트랜지스터(P2)가 전도 상태(접합부(1)는 논리적으로 ″0″이다)에 있기 때문에 논리 ″1″레벨을 갖는다. 그 트랜지스터(P1)는 접합부(2)가 논리 ″1″ 레벨을 갖기 때문에 차단된다.

게이트 신호(B)가 논리 ″1″에서부터 논리 ″0″(

는 ″0″에서 ″1″ 까지) 까지 통과할때, 트랜지스터(N2)는 차단되고, 트랜지스터(N4)는 전도 상태로 될 것이다. 그 접합부(1)는 플로팅(floating)전위 논리 ″0″를 갖을 것이고, 접합부(2)는 트랜지스터(N4)가 전도 상태로 되기 때문에 논리 레벨 ″1″로부터 감소하는 전위를 갖을 것이다. 접합부(2)에서의 전위가 트랜지스터(P1)의 임계 전압 이하로 떨어지는 순간에, 트랜지스터(P1)는 전도 상태로 될 것이다. 그 결과로, 전하가 접합부(1)에 공급되어서, 트랜지스터(P2)는 소전류로 전도될 것이다. 그것은 접합부(2)가 상당히 높은 속도로 방전되고, 접합부(1)는, 트랜지스터(P2)가 완전히 차단되고, 트랜지스터(P1)가 완전히 전도되는 상태로 될때까지, 상당히 높은 속도로 충전되는 것등의 결과를 낳게 된다. 접합부(1)는 ″하이″ 레벨(논리 ″1″)을 갖고, 접합부(2)는 ″로우″레벨(논리 ″0″)을 갖는다. 논리 C-MOS 트랜지스터 회로의 절환 속도는 수나노초(nanosec onds)이다. 절환속도는 회로내 존재하는 확산 및 배선 캐패시턴스와 또한 출력신호(Q 및 Q) [출력 접합부(2 및 1)에서]에 의해 제어되는 회로(10)에 접속된 다음 회로의 트랜지스터의 부하 캐패시턴스에 의해 제한된다. 상보형 작용 논리 회로망(I와 Ⅱ)의 복잡성이 증가(트랜지스터 수의 증가)되기 때문에, 상기 캐패시턴스의 수와 어떤 캐패시턴스(예를들어, 접합부)의 값이 또한 증가되리라는 것은 분명하다. 그래서, 절환 속도는 실제로 제한된다.

제2a도는 합산부(20S)와 ″반송″부(20C)를 구비하는 전가산기(20)를 보여준다, 합산부(20S) 및 반송부(20C)는 각각 회로(10)(반전된

신호를 공급하는 AND 게이트와 동일한 방법으로 본질적으로 구성되어, 제1전도형(P-MOS 트랜지스터)의 두 교차-결합 트랜지스터(P1,P2,P3 및 P4)와 트랜지스터 (P1 내지 P4)에 접속된 제2전도형(N-MOS 트랜지스터)의 트랜지스터의 회로망(IS,IC,ⅡS,ⅡC)은 구비한다. 부회로(

및

)는 두 공급 전압 단자(DD 와 SS)사이에 접속된다. 회로망 (IS,IC,ⅡS 및 ⅡC)의 트랜지스터의 게이트 전극에 입력신호(A,

,B,

및 D,

)가 공급되는데, 이들 신호중 입력 신호(A 및 B)는 가산될 두 이진수의 두 유니트(0 혹은,1)이고, D는 예를들어, 이전의 전가산기의 반송 신호(0 혹은 1)이다. 합산부(

)는 두 출력 접합부(IS 및 2S)에서 반전된 합성 신호(

)와 합성 신호(S)를 형성하는데, 그들 신호는 집적 회로 장치내의 다음 회로 혹은, 집적 회로 장치의 출력 잔자로 반송될 수가 있다. 부회로(20C)는 접합부(IC 및 2C)에서 반전된 반송신호(

)와 반송 신호(C)를 형성한다. 두 신호(C 및

)는 다음의 전가산기에 반송될 수 있는데 A와 B위에 있는 유니트는 부가되고, 적어도 두신호(C 혹은

)중 하나는 집적 회로 장치의 출력 단자에 반송될 수 있다.

제2b도는 부하, 확산 및 배선 캐패시턴스가 지적된 제2a도의 회로(

)의 반송부(

)를 다시 보여준다. 제2b도에서 사용된 참고번호 및 심볼은 제2a도에서 사용된 참조번호 및 심볼에 상응한다. 접합부(1C 및 2C)는 3개의 부분으로 세분화되며, 도면에서 경사진 사선(M)에 의해 심복상 분리된다. 제1부분(1L 및 2L)은 논리 회로망(IC와 IIC)에 속한다. 제2부분(1i 및 2i)은 합산부(

)와 반송부(

)를 구비하는 다음 전가산기 회로의 입력에 속한다. 나머지 제3부분(1P 및 2P)은 관력된 배선 캐패시턴스 (C1 과 C2)에 P-MOS 트랜지스터(P)의 확산 캐패시턴스(PC1 및 PC2)가 배치된 접합부(IC ALC IC2)의 부분이다. 제1부분(1L및 2L)에 있어서, 확산 캐패시턴스에 관련된 접합부에 대한 첨자와 더불어 기준 심볼이 제공되어 있는데, NC_2L은 접합 부분(2L)에 접속된 모든 소스/드레인 영역의 기관에 대한 전체 N⁺확산 캐왜시턴스를 나타낸다. 더우기, 참조번호(C_2L)는 관련 배선으로 인하여 접합부(2L)의 기생 캐패시턴스를 표시한다. 논리 회로망내의 N-MOS 트런지스터에는 첨자 번호와 더불어 기준 심볼(N)이 제공되어 있다 두 트랜지스터(예를들면, N8와 N80) 사이에 형성된 접합부는 동일한 첨부 번호를 갖으며, 동일한 참조부호(예를들어, NC_8L)에 의해 위에서 지적된 바와 유사한 방법으로표시된 기생 캐패시턴스(확산 캐패시턴스)를 나타낸다.

제2부분(1i 및 2i)내 존재하는 부하 캐패시턴스(Ci1 및 Ci2)는 특히, 반송부(

)에 의해 제어되도록 트랜지스터(N 16 내지 N23)의 게이트 전극에 의해 구성된다. 이들 캐패시턴스(Ci1 및 Ci2)는 필수적이고, 그들의 수치는 제어되는 몇몇의 트랜지스터(N16 내지 N23)에 의해 결정된다.

도면에 도시된 상기 배선, 확산 및 부하 캐패시턴스는, 동작에 있어서 회로를 느리게 하는, P-MOS 랜지스터(P)중 하나 혹은 소수의 N-MOS 트랜지스터를 통해 계속적으로 충전 혹은, 방전되어야 한다.

제3도는 본 발명에 따른 회로(40)을 보여준다. 그 회로(40)는 합산부(40S)와 반송부(40C)를 구비하는 전가산기 회로이다. 제3도내에서 도시된 회로는 제1전도형 (P-MOS 트랜지스터)의 각각의 트랜지스터(P1,P2,P3,P4)와 논리 회로망(IS,ⅡS 및 IC,ⅡC)사이에 게이트 전극이 기준 전위 (Vref)에서 유지되는 제2전도형(N-MOS)의 분리 트랜지스터 (N1, N2 및 N3, N4)가 배열되어 제1도에 도시된 회로(

)에 상응한다. 그 트랜지스터(P1,P2,P3,P4)의 게이트 전극은 접합부(1S,2S) 및 접합부(1C,2C)에 접속되어 있고, 트랜지스터(P1,P2,P3 및 P4)와 분리 트랜지스터(N1,N2 및 N3,N4)사이의 접속부는 출력 접곡부(SU1, SU2 및 CUI,CU2)를 각각 구성하는 것을 주목한다.

특히, 출력접합부(CU1,CU2)로부터, 다음단의 가산기 회로는 이제 제어된다 (제2b도 참조). 전술된 바와같이, 제2및 제3부분(1i,2i 및 1P,2P)이 제1부분(1L 및 2L)으로 부터 분리되는 것이 성취된다. 만일, 절환 동작이 부회로(40S 및 40C)에서 일어난다면, 부분(1i,2i 및 0P,2P)은 전체 전압 스위프(

V_DD내지 V_SS혹은, 그의 역으로)를 수행하는 반면에, 부접합부(1L 및 2L)의 기생 용량성 부하는 Vref-V_SS-V_TH의 정도의 전압 스위프에서만 수행된다. 여기서 V_TH는 N-MOS 트랜지스터 (N1,N2,N3, N4)의 임계 전압을 표시한다. 만일, V_DD[단지(DD)에서의 공급전압]가 5V라면, 여기서 V_SS, Vref 및 V_TH는 0V, 3.5V 및 1V를 각각 갖는데 부접하부(1L 및 2L) (1S 및 2S와 마찬가지로)는 2.5V혹은, 0V가 될 것이다. 분리 트랜지스터(N1,N2,N3,N4)를 사용하여, 접합부(1S,2S,1C 및 2C)에서의 전압 스위프를 감소시키고, 분리 트랜지스터 (N1 혹은 N2,N3 혹은 N4)가 고임피던스를 형성하므로서 재방전도되는 것으로부터 접합부(1S 혹은 2S,1C 혹은 2C)를 전도 P-MOS 트랜지스터 (P1 및 P2,P3 혹은 P4)가 보호하고, 차단 P-MOS 트랜지스터(P2 혹은 P1,P3 흑은 P4)가 차단 상태(게이트 전극에서의 전압이 -5V 대신 -2.5V인 상태)에 전적으로 있지 않기 때문에, 후자가 사실상 ″준비″(ready) 상태로 되어, 분리 트랜지스터 (N2 혹은 N1,M4 혹은 N3)를 통해 충전될 접합부(S2 혹은 S1,C2 혹은 C1)를 충전시킬 수 있다. 상술된 3가지 효과는 단일 수단(measure)[분리 트랜지스터 (N1,N2,N3,N4)를 삽입]을 취하므로서 얻어진다.

그 트랜지스터(P1,P2,P3,P4)는 -5V와 0V사이 대신에 -4.8V와 -2.5V 사이에 있는 전압에 의해 제어됨을 주목한다. 결국, 0V 대신-2.5V의 게이트 전압을 수신하게될, 차단되어야 하는 트랜지스트(P)는 전적으로 차단되지 않을 것이며, 그로인하여 일부 소모(plissipation)이 일어날 것이다. 그러나 동일한 트랜지스터(P)를 통해, 충전될 접합부(1S 혹은 2S 혹은1C 혹은 2C)중 제1부분이 보다 빠르게 충전될 것이다. 기준 전압(Vref)의 값을 선정하므로써, 정적인 소모가 더 크거나 작게 선정될 수 었고, 절환 속도는 후자경우에 있어서 보다 낮게된다. 다시말해서, 필요에 따라서, 정적인 소모의 제한은 절환 속도를 변화시킬 수가 있다. 회로가 off으로 스위치될 수가 있어, 기준 전압(Vref)이 -5V 까지 증가될때 소모가 더 이상 일어나지 않는다는 점을 주목한다.

본 발명에 따른 회로(

)의 유사한 실시예에 있어서, 그 회로(

)는 집적 회로 장치(제2b도 참조)의 제1부분이고, 출력 접합부(1P,2P)는 회로의 다른 부분(30S, 30C)의 입력 접합부(1i,2i)에 접속되고, 회로(

)의 제1, 제2, 제3 및 제4트랜지스터 (P3,P4,N3 및 N4)는 입력 접합부(1i,2i)에 바로 배열되고, 그 결과 접합부(1P,2P)와 접합부(1i,2i)사이에 접속부의 배선 캐패시턴스(C1,C2)은 보다 작은 캐패시턴스가 충전되거나 방전될 필요가 있기 때문에 절환 속도에 따른 포지티브 영향을 갖는, 최소(제2b도 참조)로 제한된다. 그들 캐패시턴스 양단에 5V의 전압 스위프가 존재하고, 이들 캐패시턴스가 제3 혹은 제4트랜지스터(N3, N4) 및 제1혹은 제2회로망(IC, IIC)을 통해 방전되어야 한다는 점을 주목한다.

그 논리 회로망(IC,IIC)은 제1, 제2, 제3 및 제4트랜지스터(P3, P4, N3, N4)로부터 실제 거리에 (적당한 간격이 그들에 이용될 수 있는 집적회로의 내측 영역에 배열될 수 있다.

제1및 제2접점(1S,2S 및 1C,2C)과 논리 회로망(IS,IIS 및 IC,IIC)사이에 접속부의 배선 캐패시턴스(C1L, C2L)는 상당히 중요히 못한 부분으로써의 역할을 한다. 제1위치에서, 그들 캐패시턴스(C1L,C2L)양단의 전압 스위프는 약 절반값(5V에서 2.5V까지)으로 감소되고, 그들 배선 캐패시턴스(C1L,C2L)는 논리 회로망을 통해서만 방전되기 때문에 보다 빠르게 방전될 수가 있다. 특히, 제3 및 제4트랜지스터(N3,N4)[다시말해서, 제1및 제2접합부(C1S,2S 및 1C,2C)각각의 사이]와 제 1및 제2논리 회로망(IS,IIS 및 IC,IIC)사이의 각각의 접속부가 금속(알루미늄 트랙)(다결정 실리콘 대신에)으로 형성된다면, 접속부 자체는 낮은 오음성 저항성의 유발때문에 기생(배선)애패시턴스의 방전을 방해하지 못할 것이다.

합산부(30S)내에서 그리고 반송부(30C)내에서 트랜지스터(N16 내지 N23)양단의 전압 스위프가 약 2.5V(5V 대신에) 뿐이고, 그 게이트 전극에서의 전압 스위프는 5V이기 때문에, 밀러 (Miller)효과는 제어될 N-MOS 트랜지스터(N16 내지 N23)의 오버랩 캐패시턴스로하여 보다 작게될 것이다. 더우기, 좀더 짧은 패럴 길이는, 트랜지스터(N16 내지 N23) 양단에 n의 2.5V가 인가될 수 있기 때문에, 트랜지스터(N16 내지 N23)에 충분한다. 물론, 전문 내용은 논리회로(IS,IIS,IC 및 IIC)내의 모든 N-MOS 트랜지스터에 적용한다.

제2a도에 도시된 회로의 절환 속도를 증가시키기 위해, 논리 회로망(IS 및 IIS)내의 트랜지스터 수를 최소로 제한시킬 수 있다. 제4도에 도시된 회로처럼, 본 발명에 따른 분리 트랜지스너(N1 및 N2)가 또한 이용된다. 제1도에서 사용된 논리 회로망(IS 및 IIS)내의 24 N-MOS 트랜지스터 대신에, 제4도에 도시된 회로내에서는 12 N-MOS 트랜지스터만 요구된다. 트랜지스터의 수의 감소는 절환 속도에 따라 포지티브 효과를 가지면서 유리한 배선 및 즉산 캐패시턴스의 감소를 유도한다. 제4도에 있어서 제2a도와 부분은 동일한 참조 번호가 사용됨을 주목한다.

합산부(40S)의 논리 회로망(IS 와 IIS)을 트랜지스터(TT11 재지 TT 13,TT21.... TT41 내지 TT43)의 직결 장치를 각각 구비한다. 제1회로망IS)의 제1또는 제2브랜치(T1,T2)내의 제2트랜지스터(TT12, TT22)와 더불어 제1트랜지스터 (TT32,TT42)의 접합부(K1,K2)는 회로망(IIS)의 제1또는 제2브랜치(T3,T4)내의 제2트랜지스터(TT32,TT42)와 더불어 제1트랜지스터(TT31,TT41)의 접합부(K3, K4)에 접속된다. 제1또는 제 2회로망(IS,IIS)의 제2브랜치의 제P1트랜지스터(TT11, TT21,TT31,TT41)는 제1 또는 제2접합부(IS,2S)에 접속된다.

논리 회로망(IS,IIS 및 IIC)내의 트랜지스터의 수의 감소는 더우기 제5도에 보여준다. 제4도에 있어서, 합산부(50S) 및 반송부(SOC) 트랜지스터의 두 회로망(IS, IIS 및 IIC)이 쌍으로 배열되고, 공급접속점(SS)에 접속되며, 그들 전극에서 동일한 게이트 신호를 수신하기 때문에, 트랜지스터의 각각의 쌍은 단칠 트랜지스터에 의해 교체된다. 그것은 합산부(50S)에 있어서 브랜치(T1 및 T4)가 제4도의 브랜치(T1 및 T4)와 동일하게 되어있고, 브랜치(T2 및 T3)가 두 트랜지스터(TT21,TT22,TT31 및 TT32)만을 구비하는 것등의 결과를 얻는데 여기서, 제2트랜지스터(TT22,TT32)는 제1및 제4브랜치(T1,T4)내의 제2및 제3트랜지스터(TT12,TT13,TT42,TT43)사이의 접합부(K5,K6)에 접속된다 반송부(50C)에 있어서, 논리 회로(IC,IIC)내의 브랜치에서 직렬로 접속된 두 트랜지스터 사이의 두 접합부는 서로 접속되는데, 그 결과, 동일한 게이트 신호를 수신하는 두 브랜치내의 두 트랜지스터중 하나는 없어도 될 수 있다.

그 결과, 합산부(50S)에 있어서, 논리 회로망(IS와 IIS)내의 트랜지스터 수가 10으로 감소되고, 반송부(50C)에 있어서, 논리 회로망(IS와 IIC)내의 트랜지스터 수가 10으로 감소되는 장점을 얻는다. 그 감소의 부수적인 장점은, 전가산기의 부하 캐패시턴스는 반송 신호(C 및

)[예를들어, 다음 단어 대한 입력신호(D 및 D)]에 의해서 제어될 트랜지스터의 수가 4대신에 단지 3이기 때문에 이전회로에 대해 감소되는 것이다.

제6도 4개의 전가산기(FA)의 캐스케이드 장치를 나타내는데, 분리 트랜지스터의 사용에 의해 얻어진 절환 속도의 이득이 입증된다. 모든 ″A″ 입력은 게이트 신호″0″를 수신한다. 합산 출력 ″S″(″

″)가 다음의 전기가산기의 ″B″(″B″)입력에 접속된다. 반송출력 ″C″(″

″) [합산 출력 (S4)과 마찬가지로]은 부하 캐패시턴스(C2i)에 상응하는 캐패시턴스(C_B)를 통해 접지에 접속된다.

제7a도 및 제7b도는 제 4도에 도시된 종류의 각각의 전가산기 회로에서 분리 트랜지스터((N1,N2,N3,N4)가 생략된 경우(A)와, 제4도에 도시된 종류의 회로가 캐스케이드로 접속된 경우(B)에서, 이들 두 경우가 제6도에 캐스케이드 장치에 나타난 것처럼 신호의 시간-전압 다이어그램을 도시한 도면이다. 제7a도 및 제7b도에 있어서, 쌍으로 표시된 다이어그램은 입력 신호(IN)와 합산 신호(S1,S2,S3 및 S4)를 나타내고 반송신호(C1,C2,C3,C4)와 같은 시찬 함수로서 그들 반전치(

,

) 및 그들 반전치(

,

)를 나타낸다. 분리 트랜지스터(N1,N2,N3,N4)의 부재일때 절환 시간은 2.6나노초이고, 분리 트랜지스터(N1,N2,N3,N4)의 이용과 함께, 임계 전압 V_TM=1V 및 기준 전압 V_ref=3.5V을 이용할때 평균 절환 시간은 제7b도에서 평가될 수 있는 것처럼 1.6나노초가 될 것이다.

이미 지적된 바와같이, 절환 속도가 더 증가되고, 논리 회로망내세 쇼트-채널 트랜지스터는 논리 회로망 양단간의 전압 강하가 감소되는 사실 때문에 사용될 수 있다.

Claims

제1전도 형태의 제1및 제2트랜지스터(P1,P2)가 한편으로 제 1공급 접속점(D D)에 접속되고, 다른 한편으로는 제1및 제 2접합부(1S,2S)에 각각 접속되고, 제 1및 제 2트랜지스터 (P1,P2)의 게이트 전극이 제2(2S) 및 제1(1S) 접합부에 각각 접속되는 반면에, 제2전도 형태의 직렬 및 병렬 접속된 트랜지스터의 제1 및 제2회로망(IS, IIS)이 제2공급 접속점과 제1 및 제2접합부 사이에, 접속되어 있는데, 상기 제 2전도형태의 게이트 전극이 상보 게이트 신호를 수신하여, 서로 상보되는 신호 레벨이 제1 및 제2접합부 각각에서 형성되도록하는 절연된 게이트 전계효과 트랜지스터를 구비하는 디지탈 집적 회로에 있어서, 상기 제1 및 제2트랜지스터는 제2전도 형태의 제 3및 제 4트랜지스터 (N1,N2)를 각각 거쳐 제1및 제2접합부에 각각 접속되며, 상기 게이트 전극은 서로 접속되어, 기준 전압원(V_REF)에 접속되는 반면에, 제1 및 제3트랜지스터 사이의 접합부와 제2 및 제4트랜지스터 사이의 접합부는 신호(
,S)가 서로 상보되도록 형성되는 제 1및 제2출력 접합부(SU1,SU2)를 형성하는 것을 특징으로 하는 디지탈 집접 회로.
제1항에 있어서, 상기 기준 전압원의 기준 전압은 최소한 두 전압 레벨로 조정될 수 있는 것을 특징으로 하는 디지탈 집적 회로.
제1항 또는 제2항에 있어서, 제1 및 제2접합부(1S,2S)각각에 접속된 합산부 회로내의 제1 및 제2논리 회로망(IS,IIS)은 3개의 직렬-접속된 트랜지스터(TT₁₁…, TT₄₃)의 병렬 브랜치(T1,T2,T3,T4)를 각각 구비하고, 제1회로망의 제1(T1) 및 제2(T2) 브랜지내의 제1트랜지스터(TT₁₁, TT₂₁)와 제2트랜지스터(T₁₂, T₂₂) 사이의 접합부(K1, K2)는 제2회로망(ⅡS)의 제3(T3) 및 제4(T4) 브랜치내의 제1트랜지스터(TT₃₁, TT₄₁)와 제2트랜지스터(TT₃₂, TT₄₂)사이의 접합(K3,K4)에 접속되고, 제1 및 제2회로망의 제1트랜지스터는 각각 제1(1S) 및 제2(2S) 접합부에 접속되며, 제1 및 제4브랜치의 제1트랜지스터(TT₁₁, TT₄₁)와 제2 및 제3브랜치의 제 1트랜지스터(TT₂₁, TT₃₁)에 상보되는 게이트 신호(C,D)를 수신하고, 상기 게이트 신호는 제1 및 제2브랜치의 제2트랜지스터에 그리고 제2 및 제3브랜치내 제2트랜지스터에 공급되고, 더우기 상보형 게이트 신호는 제1 및 제2브랜치내 제3트랜지스터에 그리고 제3 및 제4브랜치내 제3트랜지스터에 공급되는 것을 특징으로 하는 디지탈 집적 회로.
제1항 또는 2항에 있어서, 제1 및 제2접합부에 연결된 제1 및 제2논리 회로망 각각이 두 직렬 연결된 트랜지스터의 두 병렬 브랜치와 두 브랜치와 직렬로 연결된 제5트랜지스터를 구비하고, 제1 및 제2회로망의 제5트랜지스터가 상보형 신호에 의해 제어되고, 제1회로망내와 제1 및 제2브랜치내 제1과 제2트랜지스터 사이의 접합부가 제2회로망내의 제3브랜치 및 제4브랜치내의 제1과 제2트랜지스터 사이의 접합부에 연결되고, 제1 및 제2회로망의 제1트랜지스터는 제1 및 제2접합부 각각에 연결되며 제2 및 제3브랜치의 제1트랜지스터에 상보적인 게이트 신호를 수신하고, 게이트 신호는 제1 및 제4브랜치의 제2트랜지스터에 그치고 제2 및 제3브랜치내 제2트랜지스터에 공급되는 것을 특징으로 하는 디지탈 집적 회로.
제1항 또는 2항에 있어서, 제1 및 제2접합부에 연결된 제1 및 제2논리 회로망 각각은 제1 및 제2제어 트랜지스터의 직렬 배열의 두 평행 브랜치를 구비하고, 회로망에 대한 게이트 신호는 상보적이고, 제1 및 제2게이트 신호는 제1브랜치내 제어 트랜지스터에 공급될 수가 있고 제1 및 제3게이트 신호는 제2브랜치내 제어 트랜지스터에 공급될 수 있고, 제5트랜지스터는 제2브랜치내 게이트 트랜지스터에 병렬로 연결되고, 상기 게이트 트랜지스터가 제1게이트 신호를 수신하고, 상기 제5제어 트랜지스터가 제2게이트 신호를 수신하는 것을 특징으로 하는 디지탈 집적 회로.
제1항 또는 2항에 있어서, 상기 회로는 집적회로 배열의 제1부분이고, 회로의 출력 접합부가 회로배열의 다른 부분의 입력 접합부에 접속되고, 회로 배열의 제1, 제2, 제3 및 제4트랜지스터는 제3과 제4트랜지스터 사이의 접속점과 다른 부분의 입력 접합부에 즉각 형성되고, 제1 및 제2논리 회로망 각각은 금속으로 만들어지는 젓을 특징으로 하는 디지탈 집적회로.