KR20060079369A - 트랜치 소스 구조를 갖는 수평형 디모스 트랜지스터 - Google Patents

트랜치 소스 구조를 갖는 수평형 디모스 트랜지스터 Download PDF

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Abstract

본 발명의 트랜치 소스 구조를 갖는 수평형 디모스(LDMOS) 트랜지스터는, 트랜치를 갖는 제1 도전형의 반도체 기판과, 반도체 기판의 상부 일정영역에서 트랜치를 둘러싸도록 배치되는 제2 도전형의 바디 영역과, 바디 영역 내에서 트랜치의 측벽에 인접하도록 배치되는 제1 도전형의 소스 영역과, 반도체 기판의 상부 일정영역에서 바디 영역과 상호 이격되도록 배치되는 제1 도전형의 확장된 드레인 영역과, 확장된 드레인 영역 상부에 배치되는 제1 도전형의 드레인 영역과, 그리고 바디 영역내의 채널 형성 영역 위에 배치되는 게이트스택을 포함한다.
수평형 디모스, LDMOS 트랜지스터, 트랜치, 바디 영역, 기생, 문턱전압

Description

트랜치 소스 구조를 갖는 수평형 디모스 트랜지스터{Lateral DMOS transistor having trench source structure}
도 1은 종래의 수평형 디모스 트랜지스터를 설명하기 위하여 나타내 보인 단면도이다.
도 2는 본 발명에 따른 트랜치 소스 구조를 갖는 수평형 디모스 트랜지스터를 나타내 보인 단면도이다.
본 발명은 반도체 소자에 관한 것으로서, 보다 상세하게는 트랜치 소스 구조를 갖는 수평형 디모스(LDMOS; Lateral Double Diffused Metal Oxide Semiconductor) 트랜지스터에 관한 것이다.
도 1은 종래의 수평형 디모스 트랜지스터를 설명하기 위하여 나타내 보인 단면도이다.
도 1을 참조하면, 소자분리막(110)에 의해 활성 영역이 한정되는 n-형 반도체 기판(100) 위에 p형 바디 영역(120)과 n-형 확장된 드레인 영역(130)이 상호 일 정 간격 이격되도록 배치된다. p형 바디 영역(120)의 상부에는 n+형 소스 영역(140)이 배치된다. p형 바디 영역(120)의 상부 영역중 n+형 소스 영역(140)에 인접하고 게이트 절연막(160) 및 게이트 도전막(170)과 중첩되는 부분은 채널 영역(121)이다. n-형 확장된 드레인 영역(130)의 상부에는 n+형 드레인 영역(150)이 배치된다.
상기 채널 영역(121) 위에는 게이트 절연막(160)과 게이트 도전막(170)이 순차적으로 적층되고, 게이트 도전막(170)의 측벽에는 게이트 스페이서막(180)이 형성된다. 비록 도면에 상세하게 나타내지는 않았지만, 게이트 스페이서막(180)을 형성하기 전에 1차 이온 주입 공정을 수행하고, 게이트 스페이서막(180)을 형성한 후에 2차 이온 주입 공정을 수행하여 2중 확산(double diffuse)시킴으로써 디모스 트랜지스터 구조가 만들어진다. n+형 소스 영역(140) 및 n+형 드레인 영역(150)은 통상의 배선을 통해 각각 소스 전극(S) 및 드레인 전극(D)과 전기적으로 연결된다.
그런데 이와 같은 종래의 수평형 디모스 트랜지스터는, p형 바디 영역(120)의 저항으로 인하여 기생 트랜지스터가 동작하는 문제를 갖는다. 이를 방지하기 위해서는 p형 바디 영역(120)의 불순물 농도를 증가시킴으로써, p형 바디 영역(120)에서의 저항을 감소시켜 전압강하를 억제하여야 한다. 그러나 p형 바디 영역(120)에서의 불순물 농도를 증가시키면 소자의 문턱전압(threshold voltage)이 높아져서 소자의 동작 특성이 열악해진다는 문제가 발생한다.
본 발명이 이루고자 하는 기술적 과제는 소자의 문턱전압을 증가시키지 않고 p형 바디 영역에서의 저항을 감소시킬 수 있는 트랜치 소스 구조의 수평형 디모스 트랜지스터를 제공하는 것이다.
상기 기술적 과제를 달성하기 위하여, 본 발명에 따른 트랜치 소스 구조를 갖는 수평형 디모스 트랜지스터는,
트랜치를 갖는 제1 도전형의 반도체 기판;
상기 반도체 기판의 상부 일정영역에서 상기 트랜치를 둘러싸도록 배치되는 제2 도전형의 바디 영역;
상기 바디 영역 내에서 상기 트랜치의 측벽에 인접하도록 배치되는 제1 도전형의 소스 영역;
상기 반도체 기판의 상부 일정영역에서 상기 바디 영역과 상호 이격되도록 배치되는 제1 도전형의 확장된 드레인 영역;
상기 확장된 드레인 영역 상부에 배치되는 제1 도전형의 드레인 영역; 및
상기 바디 영역내의 채널 형성 영역 위에 배치되는 게이트스택을 포함하는 것을 특징으로 한다.
상기 제2 도전형의 바디 영역의 접합 깊이는 상기 트랜치의 깊이에 해당하는 만큼 더 깊은 것이 바람직하다.
본 발명에 있어서, 상기 트랜치를 관통하여 상기 소스 영역에 전기적으로 연결되는 소스 전극 및 상기 드레인 영역에 전기적으로 연결되는 드레인 전극을 더 구비하는 것이 바람직하다.
본 발명에 있어서, 상기 제1 도전형은 n형이고 상기 제2 도전형은 p형일 수 있다.
이하 첨부 도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하기로 한다. 그러나, 본 발명의 실시예들은 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 아래에서 상술하는 실시예들로 인해 한정되어지는 것으로 해석되어져서는 안된다.
도 2는 본 발명에 따른 트랜치 소스 구조를 갖는 수평형 디모스 트랜지스터를 나타내 보인 단면도이다.
도 2를 참조하면, 소자분리막(210)에 의해 활성 영역이 한정되는 n-형 반도체 기판(200) 위에 p형 바디 영역(220)과 n-형 확장된 드레인 영역(230)이 상호 일정 간격 이격되도록 배치된다. 이때 상기 n-형 반도체 기판(200)은 트랜치(300)를 구비하며, p형 바디 영역(220)은 트랜치(300)를 둘러싸도록 배치된다. 따라서 p형 바디 영역(220)의 접합깊이는 종래의 경우와 비교하여 트랜치(300)의 깊이만큼 더 깊어진다.
p형 바디 영역(220) 내에는 n+형 소스 영역(240)이 배치된다. n+형 소스 영역(240)은 트랜치(300)의 측벽에 인접하도록 배치되며, 일부는 트랜치(300)의 하부면 일부와 인접될 수도 있다. 이와 같은 구조에 의해 n+형 소스 영역(240)의 하부면 과 p형 바디 영역(220)이 접하는 길이가 짧아지고, 그에 따라 저항감소에 의해 캐리어의 이동에 따른 전압강하량이 작아져서 기생 트랜지스터의 턴온을 억제시킨다.
p형 바디 영역(220)의 상부 영역중 n+형 소스 영역(240)에 인접하고 게이트 절연막(260) 및 게이트 도전막(270)과 중첩되는 부분은 채널 영역(221)이다. n-형 확장된 드레인 영역(230)의 상부에는 n+형 드레인 영역(250)이 배치된다.
상기 채널 영역(221) 위에는 게이트 절연막(260)과 게이트 도전막(270)이 순차적으로 적층되는 게이트스택이 배치되고, 게이트 도전막(270)의 측벽에는 게이트 스페이서막(280)이 형성된다. 비록 도면에 상세하게 나타내지는 않았지만, 게이트 스페이서막(280)을 형성하기 전에 1차 이온 주입 공정을 수행하고, 게이트 스페이서막(280)을 형성한 후에 2차 이온 주입 공정을 수행하여 2중 확산(double diffuse)시킴으로써 디모스 트랜지스터 구조가 만들어진다. n+형 소스 영역(240) 및 n+형 드레인 영역(250)은 통상의 배선을 통해 각각 소스 전극(S) 및 드레인 전극(D)과 전기적으로 연결된다. 이 경우 n+형 소스 영역(240)과 소스 전극(S)을 전기적으로 연결시키는 배선은 트랜치(300)를 매립하는 절연막(미도시)을 관통하도록 만들어진다.
지금까지 설명한 바와 같이, 본 발명에 따른 수평형 디모스 트랜지스터에 의하면, 기판에 트랜치를 형성하고, 트랜치 하부에 바디 영역을 배치하며, 바디 영역 내에서 트랜치의 측벽에 소스 영역을 형성함으로써 바디 영역의 접합 깊이가 트랜치 깊이만큼 깊어진다. 따라서, 바디 영역에서의 불순물 농도를 증가시키지 않고도 바디 영역내의 저항을 감소시킬 수 있다. 결과적으로 문턱전압을 증가시키지 않고서도 기생 트랜지스터의 턴온을 억제하여 소자의 안정성을 향상시킬 수 있다는 이점이 제공된다.
이상 본 발명을 바람직한 실시예를 들어 상세하게 설명하였으나, 본 발명은 상기 실시예에 한정되지 않으며, 본 발명의 기술적 사상 내에서 당 분야에서 통상의 지식을 가진 자에 의하여 여러 가지 변형이 가능함은 당연하다.

Claims (4)

  1. 트랜치를 갖는 제1 도전형의 반도체 기판;
    상기 반도체 기판의 상부 일정영역에서 상기 트랜치를 둘러싸도록 배치되는 제2 도전형의 바디 영역;
    상기 바디 영역 내에서 상기 트랜치의 측벽에 인접하도록 배치되는 제1 도전형의 소스 영역;
    상기 반도체 기판의 상부 일정영역에서 상기 바디 영역과 상호 이격되도록 배치되는 제1 도전형의 확장된 드레인 영역;
    상기 확장된 드레인 영역 상부에 배치되는 제1 도전형의 드레인 영역; 및
    상기 바디 영역내의 채널 형성 영역 위에 배치되는 게이트스택을 포함하는 것을 특징으로 하는 트랜치 소스 구조를 갖는 수평형 디모스 트랜지스터.
  2. 제 1항에 있어서,
    상기 제2 도전형의 바디 영역의 접합 깊이는 상기 트랜치의 깊이에 해당하는 만큼 더 깊은 것을 특징으로 하는 트랜치 소스 구조를 갖는 수평형 디모스 트랜지스터.
  3. 제 1항에 있어서,
    상기 트랜치를 관통하여 상기 소스 영역에 전기적으로 연결되는 소스 전극 및 상기 드레인 영역에 전기적으로 연결되는 드레인 전극을 더 구비하는 것을 특징으로 하는 트랜치 소스 구조를 갖는 수평형 디모스 트랜지스터.
  4. 제 1항에 있어서,
    상기 제1 도전형은 n형이고, 상기 제2 도전형은 p형인 것을 특징으로 하는 트랜치 소스 구조를 갖는 수평형 디모스 트랜지스터.
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