CN112002755B - 一种ldmos器件结构及其制备方法和性能 - Google Patents
一种ldmos器件结构及其制备方法和性能 Download PDFInfo
- Publication number
- CN112002755B CN112002755B CN202010841155.3A CN202010841155A CN112002755B CN 112002755 B CN112002755 B CN 112002755B CN 202010841155 A CN202010841155 A CN 202010841155A CN 112002755 B CN112002755 B CN 112002755B
- Authority
- CN
- China
- Prior art keywords
- ptop
- region
- strip
- layer
- ldmos
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Active
Links
- 238000002360 preparation method Methods 0.000 title abstract description 7
- 238000000034 method Methods 0.000 claims abstract description 31
- 230000008569 process Effects 0.000 claims abstract description 11
- 102100035767 Adrenocortical dysplasia protein homolog Human genes 0.000 claims description 101
- 101000929940 Homo sapiens Adrenocortical dysplasia protein homolog Proteins 0.000 claims description 101
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 claims description 85
- 230000015556 catabolic process Effects 0.000 claims description 69
- 235000012239 silicon dioxide Nutrition 0.000 claims description 42
- 239000000377 silicon dioxide Substances 0.000 claims description 42
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims description 28
- 229910052710 silicon Inorganic materials 0.000 claims description 28
- 239000010703 silicon Substances 0.000 claims description 28
- 239000000758 substrate Substances 0.000 claims description 26
- 238000000151 deposition Methods 0.000 claims description 9
- 238000005530 etching Methods 0.000 claims description 9
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims description 9
- 229920005591 polysilicon Polymers 0.000 claims description 9
- 239000008186 active pharmaceutical agent Substances 0.000 claims description 5
- 238000002347 injection Methods 0.000 claims description 4
- 239000007924 injection Substances 0.000 claims description 4
- CSDREXVUYHZDNP-UHFFFAOYSA-N alumanylidynesilicon Chemical compound [Al].[Si] CSDREXVUYHZDNP-UHFFFAOYSA-N 0.000 claims description 3
- 238000000137 annealing Methods 0.000 claims description 3
- 229910052681 coesite Inorganic materials 0.000 claims description 3
- 229910052906 cristobalite Inorganic materials 0.000 claims description 3
- 230000008021 deposition Effects 0.000 claims description 3
- 238000005468 ion implantation Methods 0.000 claims description 3
- 229910052751 metal Inorganic materials 0.000 claims description 3
- 239000002184 metal Substances 0.000 claims description 3
- 238000001259 photo etching Methods 0.000 claims description 3
- 238000000926 separation method Methods 0.000 claims description 3
- 238000000992 sputter etching Methods 0.000 claims description 3
- 229910052682 stishovite Inorganic materials 0.000 claims description 3
- 229910052905 tridymite Inorganic materials 0.000 claims description 3
- 238000004519 manufacturing process Methods 0.000 claims 1
- 230000005684 electric field Effects 0.000 abstract description 17
- 238000004088 simulation Methods 0.000 abstract description 17
- 238000009826 distribution Methods 0.000 abstract description 9
- 230000007547 defect Effects 0.000 abstract description 3
- 239000000463 material Substances 0.000 description 13
- -1 phosphorus ions Chemical class 0.000 description 12
- 230000000694 effects Effects 0.000 description 11
- 229910052796 boron Inorganic materials 0.000 description 6
- 229910052698 phosphorus Inorganic materials 0.000 description 6
- 239000011574 phosphorus Substances 0.000 description 6
- 230000009286 beneficial effect Effects 0.000 description 4
- 238000010586 diagram Methods 0.000 description 3
- 238000002955 isolation Methods 0.000 description 3
- 238000005457 optimization Methods 0.000 description 3
- 230000008859 change Effects 0.000 description 2
- 230000008094 contradictory effect Effects 0.000 description 2
- 230000008030 elimination Effects 0.000 description 2
- 238000003379 elimination reaction Methods 0.000 description 2
- 238000010438 heat treatment Methods 0.000 description 2
- 150000002500 ions Chemical class 0.000 description 2
- 239000004065 semiconductor Substances 0.000 description 2
- LIVNPJMFVYWSIS-UHFFFAOYSA-N silicon monoxide Chemical compound [Si-]#[O+] LIVNPJMFVYWSIS-UHFFFAOYSA-N 0.000 description 2
- 101000825161 Homo sapiens Transcription factor Spi-C Proteins 0.000 description 1
- 102100022285 Transcription factor Spi-C Human genes 0.000 description 1
- 239000000969 carrier Substances 0.000 description 1
- 239000002131 composite material Substances 0.000 description 1
- 230000008878 coupling Effects 0.000 description 1
- 238000010168 coupling process Methods 0.000 description 1
- 238000005859 coupling reaction Methods 0.000 description 1
- 238000009792 diffusion process Methods 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 230000006872 improvement Effects 0.000 description 1
- 239000012212 insulator Substances 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 229910044991 metal oxide Inorganic materials 0.000 description 1
- 150000004706 metal oxides Chemical class 0.000 description 1
- 238000005215 recombination Methods 0.000 description 1
- 230000006798 recombination Effects 0.000 description 1
- 229910052814 silicon oxide Inorganic materials 0.000 description 1
- 239000000243 solution Substances 0.000 description 1
- 230000005641 tunneling Effects 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/66674—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
- H01L29/66681—Lateral DMOS transistors, i.e. LDMOS transistors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
- H01L29/0607—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration
- H01L29/0611—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/0684—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape, relative sizes or dispositions of the semiconductor regions or junctions between the regions
- H01L29/0692—Surface layout
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
- H01L29/7816—Lateral DMOS transistors, i.e. LDMOS transistors
- H01L29/7824—Lateral DMOS transistors, i.e. LDMOS transistors with a substrate comprising an insulating layer, e.g. SOI-LDMOS transistors
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Ceramic Engineering (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Manufacturing & Machinery (AREA)
- Insulated Gate Type Field-Effect Transistor (AREA)
- Thin Film Transistor (AREA)
Abstract
针对现有技术的不足，本发明提供一种LDMOS器件、制备工艺及性能，本发明所提供的器件利用表面的P型外延层以及渐变式的非等间距分布，对漂移区内的电场分布进行调制，显著提高器件的漂移区掺杂浓度。经仿真分析，与传统SOI‑LDMOS器件相比,MSPtop‑LDMOS器件的BV提高了70.8%、Ron降低了54.4%、品质因子提高了5.4倍。与此同时，该器件还具有工艺简单的特点。
Description
技术领域
本发明涉及半导体装置领域，具体为一种LDMOS器件结构及其制备方法和性能。特别的是，本申请基于P型外延层的新型结构，通过在N型漂移区上方引入P型外延层，得到一种间距依次递增的多级Ptop层LDMOS器件(MSPtop-LDMOS)，该器件利用表面的P型外延层以及渐变式的非等间距分布，对漂移区内的电场分布进行调制，显著提高器件的漂移区掺杂浓度。Ptop层的作用主要是用于辅助N型漂移层内掺杂浓度的耗尽，从而辅助N型漂移区掺杂浓度的耗尽，进而实现提高击穿电压的效果。本结构大大的减小了漂移区在器件表面的尺寸，节省了版图的面积，利于集成化，同时减低了器件的导通电阻。
背景技术
绝缘硅横向双扩散金属氧化物半导体(SOI-LDMOS)具有自隔离效果好、漏电低、速度快、可靠性高、消除衬底击穿、消除衬底辅助耗尽效应等优点的半导体器件。SOI-LDMOS器件广泛应用于智能功率集成电路(SPIC)和高压功率集成电路(HVIC)相关领域，由于这些领域的应用较为复杂与恶劣，就得对器件本身的性能、热管理及其可靠性要求较高。SOI器件散热能力较差，所以Ron要尽可能的小，而大功率SOI器件要求击穿电压尽可能的大。提升器件的击穿电压(BV)、降低导通电阻(Ron)，对于器件本身的性能有很大提升。而击穿电压和导通电阻两个关键参数之间是互为矛盾的关系，因此在SOI-LDMOS器件的设计中，优化两者之间的关系，非常重要。
针对传统结构的功率LDMOS器件，现有的解决方法是增加漂移区的长度，但漂移区长度的增加，会使得击穿电压BV和导通电阻Ron同步在增加，导致性能无法如期望的提升：击穿电压和导通状态下单位面积的阻值是衡量LDMOS优良与否的关键参数。然而在高压集成电路中，LDMOS要承受较高的击穿电压，则需要较长的漂移区长度，因此占用的芯片面积就会过大，导通电阻也随之增加。现有的模型和研究方法没有充分考虑对击穿电压和导通电阻两者同时进行优化，仅仅考虑优化其中一个性能参数的，另一个的性能参数并没有对其进行优化，则这样情况下器件的使用寿命和可靠性也就没有实质性提升。因此需要换一角度尝试解决前述问题。
发明内容
针对现有技术的不足，本发明提供一种LDMOS器件，使得本发明所提供的新结构/材质的LDMOS器件的击穿电压与导通电阻相比于传统的LDMOS器件得到最大的优化：大大地提高了击穿电压，同时一定程度上地减小了导通电阻。本发明的具体如下：
一种conv-LDMOS器件，含有硅衬底层1、二氧化硅埋氧层2和N型漂移区3，所述硅衬底层1、二氧化硅埋氧层2和N型漂移区3自下而上排列；其特征在于：在N型漂移区3上设有一个Ptop层条区域；在Ptop层条区域内设有1个以上的Ptop条。
进一步说，在二氧化硅埋氧层2的上方、N型漂移区3的一侧，设有P阱区5；在P阱区5的上方设有源端重掺杂P+区6、源端重掺杂N+区7、栅接触场板9；在源端重掺杂P+区6的上方设有源极8；在栅接触场板9的上方设有栅极10；
在二氧化硅埋氧层2的上方、N型漂移区3的另一侧，设有漏端重掺杂N+区4；在漏端重掺杂N+区4的上方设有漏极11。
进一步说，源极8的底面与源端重掺杂N+区7的顶面相接触；
栅接触场板9的底端分别与源端重掺杂N+区7的顶面、N型漂移区3的顶面相连接。
进一步说，在Ptop层条区域内设有1个Ptop条，记为单Ptop条120；设单Ptop条120的长度为LPtop，厚度为TPtop；长度LPtop的范围为0.01-60.00微米，厚度TPtop的范围为0.01-5.00微米。
进一步说，靠近N型漂移区3一侧的P阱区5的顶面向上突出，且该突出部分成矩形；该P阱区5的矩形突出段的宽度记为Lch；记P阱区5的厚度为TSi、二氧化硅埋氧层2的厚度为TBox、硅衬底层1的厚度为TSub、记二氧化硅埋氧层2的宽度记为LDrift；则：
二氧化硅埋氧层2的长度LDrift为0-60微米、P阱区5的矩形突出段的宽度Lch为0.01-10.00微米、单Ptop条120的长度LPtop0.01-20.00微米、单Ptop条120的厚度TPtop为0.01-5.00微米、P阱区5的厚度TSi为0.01-5.00微米、二氧化硅埋氧层2的厚度TBox为0.01-12.00微米、硅衬底层1的厚度TSub的关系为0.01-72.00微米。
进一步说，在Ptop层条区域内设有4个Ptop条，依次记为第一Ptop条121、第二Ptop条122、第三Ptop条123和第四Ptop条124；
令第一Ptop条121与第二Ptop条122之间的间距为△L1；
第二Ptop条122与第三Ptop条123之间的间距为△L2；
第三Ptop条123与第四Ptop条124之间的间距为△L3；
△L1、△L2、△L3的三者关系：Ptop层之间的间隔△Ln＝a+(n-1)*0.6*b；a取0.5～2.0微米，b取0.2～2.0；n为间隔数；当a＝1，b＝1，n＝1时，即第1个间隔△L1为1微米，当a＝1，b＝1，n＝2时，即第2个间隔△L2为1.6微米，后面的以0.6微米递增，即可得到MSPtop-LDMOS器件。
进一步说，第一Ptop条121、第二Ptop条122、第三Ptop条123和第四Ptop条124的厚度相等，均记为厚度TPtop；
靠近N型漂移区3一侧的P阱区5的顶面向上突出，且该突出部分成矩形；该P阱区5的矩形突出段的宽度记为Lch；
记二氧化硅埋氧层2的宽度记为LDrift、P阱区5的厚度为TSi、二氧化硅埋氧层2的厚度为TBox、硅衬底层1的厚度为TSub；
二氧化硅埋氧层2的宽度LDrift为0-60微米；P阱区5的矩形突出段的宽度Lch为0-10微米；间距△L1、间距△L2、间距△L3：Ptop层之间的间隔△Ln＝1+(n-1)*0.6微米，即首个间隔△L1为1微米，后面的以0.6微米递增；厚度TPtop为0-5微米、P阱区5的厚度TSi为0-5微米、二氧化硅埋氧层2的厚度TBox为0-12微米、硅衬底层1的厚度TSub的关系为0-72微米.
进一步说，硅衬底层1的材质为Si离子；二氧化硅埋氧层2的材质为二氧化硅介质；N型漂移区3的材质为磷离子，掺杂浓度为1016cm-3；漏端重掺杂N+区4的材质为磷离子，掺杂浓度为1020cm-3；P阱区5的材质为硼离子，掺杂浓度为1017cm-3；源端重掺杂P+区6的材质为硼离子，掺杂浓度为1017cm-3；源端重掺杂N+区7的材质为磷离子，掺杂浓度为1017cm-3；源极8的材质为多晶硅；栅接触场板9的材质为二氧化硅；栅极10的材质为多晶硅；漏极11的材质为多晶硅；Ptop条的材质为硼离子，掺杂浓度为1016cm-3。
所述LDMOS器件的制备方法，按如下步骤进行：
第一步在SiO2埋氧层的上下方分别外延N-和P-的掺杂硅，得到SOI衬底；
第二步在第一步SOI衬底上方外延P-的掺杂硅，引入P型外延层；
第三步在第二步P型外延层上通过离子刻蚀，形成变间距的多级Ptop层；
第四步在第三步的基础上，通过离子注入形成P-well；
第五步在进行P-well区的光刻、注入和退火，然后进行多晶硅淀积和刻蚀，同时形成栅接触和顶场板；
第六步在第五步的基础上进行源漏注入，形成源漏区；再淀积氧化层、刻蚀接触孔、淀积和刻蚀硅铝，形成金属连线；最后进行钝化，完成整个工艺流程。本发明所述的LDMOS器件的性能，本器件的参数性能如下：
在栅源电压VGS＝8V,漂移区掺杂浓度Ndrift＝2.1*1016cm-3时，本器件的性能较Conv-LDMOS击穿电压性能提升35.2％-70.8％；
在栅源电压VGS＝0V，漏电流IDS＝1mA，漂移区掺杂浓度Ndrift＝2.1*1016cm-3时，本器件较Conv-LDMOS导通电阻性能提升1.2％-54.4％；
在漂移区掺杂浓度Ndrift＝2.1*1016cm-3时，本器件的品质因素FOM参数性能提升0.1-5.4倍。
进一步说，本器件的关键参数如下：
| 关键参数 | 物理意义 | 取值 |
| TSi | 硅层厚度 | 1μm |
| Lch | 沟道长度 | 1μm |
| LDrift | 漂移区长度 | 30μm |
| TOX | 栅氧化层厚度(SiO2) | 50nm |
| TBox | 隔离氧化层厚度 | 4μm |
| Ndrift | 漂移区掺杂浓度 | 1016cm-3 |
| PWell | P阱掺杂浓度 | 1017cm-3 |
| NSD | 源、漏掺杂浓度 | 1020cm-3 |
本发明技术方案带来的有益效果
针对现有技术的不足，本发明提供一种LDMOS器件、制备工艺及性能，本发明所提供的器件利用表面的P型外延层以及渐变式的非等间距分布，对漂移区内的电场分布进行调制，显著提高器件的漂移区掺杂浓度。经仿真分析，与传统SOI-LDMOS器件相比,本发明所提出的器件的BV提高了70.8％、Ron降低了54.4％、品质因子提高了5.4倍。与此同时，该器件还具有工艺简单的特点。本发明带来的技术在很大程度上优化了LDMOS器件之间击穿电压与导通电阻之间的矛盾，与传统的LDMOS器件相比，击穿电压大幅度提升，导通电阻相对减少。
本发明通过辅助耗尽作用提高漂移区的掺杂浓度来降低器件的导通电阻。
在图1所示的结构下(记为Ptop-LDMOS器件)，性能提升：Ptop-LDMOS器件的击穿电压BV较Conv-LDMOS器件得到提高，击穿电压BV相比Conv-LDMOS器件提高了35.2％；Ptop-LDMOS器件的导通电阻Ron较Conv-LDMOS器件没有显著降低。
在图2所示的结构下(记为MSPtop-LDMOS器件)，性能提升：MSPtop-LDMOS器件的击穿电压较Conv-LDMOS器件提高了70.8％、导通电阻降低了54.4％。
优选的方案是，由本发明所构成的MSPtop-LDMOS器件(图2所示的结构)的性能较Ptop-LDMOS器件(图1所示的结构)的性能提升更显著：
MSPtop-LDMOS器件的击穿电压较Conv-LDMOS器件提高了70.8％、导通电阻降低了54.4％、FOM值提高了5.4倍。改进后的MSPtop-LDMOS器件优化了BV与Ron两者的关系，使得MSPtop-LDMOS器件在性能、热管理及可靠性等指标方面得到大幅提升，有利于在智能功率集成电路和高压功率集成电路上的推广。
附图说明
图1本发明的结构示意图。
图2本发明的另一种形式的结构示意图。
图3为本发明工艺流程图。
图4所示为Conv-LDMOS器件、Ptop-LDMOS器件以及MSPtop-LDMOS器件的击穿特性曲线。
图5所示为Conv-LDMOS、Ptop-LDMOS以及MSPtop-LDMOS三种器件在击穿时等电势线的分布情况。
图6所示为Conv-LDMOS器件、Ptop-LDMOS器件与MSPtop-LDMOS器件的IDS-VDS曲线。
图7所示是三种器件在漂移区表面的电场强度与坐标X之间的关系示意图。
图8为三种器件的BV与Ron与漂移区掺杂浓度的关系曲线。
图9为FOM值与漂移区的掺杂浓度的关系曲线。
图10所示为优化后的MSPtop-LDMOS器件与Conv-LDMOS器件两者的击穿特性曲线。
图11所示为优化后的MSPtop-LDMOS器件与Conv-LDMOS器件两者的输出特性曲线。
具体实施方式
现结合附图，详细说明本发明的技术特点。
参见图1和2，一种conv-LDMOS器件，含有硅衬底层1、二氧化硅埋氧层2和N型漂移区3，所述硅衬底层1、二氧化硅埋氧层2和N型漂移区3自下而上排列；其特征在于：在N型漂移区3上设有一个Ptop层条区域；在Ptop层条区域内设有1个以上的Ptop条。
进一步说，在二氧化硅埋氧层2的上方、N型漂移区3的一侧，设有P阱区5；在P阱区5的上方设有源端重掺杂P+区6、源端重掺杂N+区7、栅接触场板9；在源端重掺杂P+区6的上方设有源极8；在栅接触场板9的上方设有栅极10；
在二氧化硅埋氧层2的上方、N型漂移区3的另一侧，设有漏端重掺杂N+区4；在漏端重掺杂N+区4的上方设有漏极11。
进一步说，源极8的底面与源端重掺杂N+区7的顶面相接触；
栅接触场板9的底端分别与源端重掺杂N+区7的顶面、N型漂移区3的顶面相连接。
参见图1，进一步说，在Ptop层条区域内设有1个Ptop条，记为单Ptop条120；设单Ptop条120的长度为LPtop，厚度为TPtop；长度LPtop的范围为0.01-60.00微米，厚度TPtop的范围为0.01-5.00微米。
进一步说，靠近N型漂移区3一侧的P阱区5的顶面向上突出，且该突出部分成矩形；该P阱区5的矩形突出段的宽度记为Lch；记P阱区5的厚度为TSi、二氧化硅埋氧层2的厚度为TBox、硅衬底层1的厚度为TSub、记二氧化硅埋氧层2的宽度记为LDrift；则：
二氧化硅埋氧层2的长度LDrift为0-60微米、P阱区5的矩形突出段的宽度Lch为0.01-10.00微米、单Ptop条120的长度LPtop0.01-20.00微米、单Ptop条120的厚度TPtop为0.01-5.00微米、P阱区5的厚度TSi为0.01-5.00微米、二氧化硅埋氧层2的厚度TBox为0.01-12.00微米、硅衬底层1的厚度TSub的关系为0.01-72.00微米。
参见图2，进一步说，在Ptop层条区域内设有4个Ptop条，依次记为第一Ptop条121、第二Ptop条122、第三Ptop条123和第四Ptop条124；
令第一Ptop条121与第二Ptop条122之间的间距为△L1；
第二Ptop条122与第三Ptop条123之间的间距为△L2；
第三Ptop条123与第四Ptop条124之间的间距为△L3；
△L1、△L2、△L3的三者关系：Ptop层之间的间隔△Ln＝a+(n-1)*0.6*b；a取0.5～2.0微米，b取0.2～2.0；n为间隔数；当a＝1，b＝1，n＝1时，即第1个间隔△L1为1微米，当a＝1，b＝1，n＝2时，即第2个间隔△L2为1.6微米，后面的以0.6微米递增，即可得到MSPtop-LDMOS器件。
进一步说，第一Ptop条121、第二Ptop条122、第三Ptop条123和第四Ptop条124的厚度相等，均记为厚度TPtop；
靠近N型漂移区3一侧的P阱区5的顶面向上突出，且该突出部分成矩形；该P阱区5的矩形突出段的宽度记为Lch；
记二氧化硅埋氧层2的宽度记为LDrift、P阱区5的厚度为TSi、二氧化硅埋氧层2的厚度为TBox、硅衬底层1的厚度为TSub；
二氧化硅埋氧层2的宽度LDrift为0-60微米；P阱区5的矩形突出段的宽度Lch为0-10微米；间距△L1、间距△L2、间距△L3：Ptop层之间的间隔△Ln＝1+(n-1)*0.6微米，即首个间隔△L1为1微米，后面的以0.6微米递增；厚度TPtop为0-5微米、P阱区5的厚度TSi为0-5微米、二氧化硅埋氧层2的厚度TBox为0-12微米、硅衬底层1的厚度TSub的关系为0-72微米.
进一步说，硅衬底层1的材质为Si离子；二氧化硅埋氧层2的材质为二氧化硅介质；N型漂移区3的材质为磷离子，掺杂浓度为1016cm-3；漏端重掺杂N+区4的材质为磷离子，掺杂浓度为1020cm-3；P阱区5的材质为硼离子，掺杂浓度为1017cm-3；源端重掺杂P+区6的材质为硼离子，掺杂浓度为1017cm-3；源端重掺杂N+区7的材质为磷离子，掺杂浓度为1017cm-3；源极8的材质为多晶硅；栅接触场板9的材质为二氧化硅；栅极10的材质为多晶硅；漏极11的材质为多晶硅；Ptop条的材质为硼离子，掺杂浓度为1016cm-3。
参见图3，本发明所述LDMOS器件的制备方法，按如下步骤进行：
第一步：在SiO2埋氧层的上下方分别外延N-和P-的掺杂硅，得到SOI衬底，如图3(a)；
第二步：在第一步SOI衬底上方外延P-的掺杂硅，引入P型外延层，如图3(b)；
第三步：在第二步P型外延层上通过离子刻蚀，形成变间距的多级Ptop层，如图3(c)；
第四步：在第三步的基础上，通过离子注入形成P-well，如图3(d)；
第五步：在进行P-well区的光刻、注入和退火，然后进行多晶硅淀积和刻蚀，同时形成栅接触和顶场板，如图3(e)；
第六步：在第五步的基础上进行源漏注入，形成源漏区；再淀积氧化层、刻蚀接触孔、淀积和刻蚀硅铝，形成金属连线；最后进行钝化，完成整个工艺流程。
进一步说，本发明所述的LDMOS器件的性能，本器件的参数性能如下：
| 关键参数 | 物理意义 | 取值 |
| TSi | 硅层厚度 | 1μm |
| Lch | 沟道长度 | 1μm |
| LDrift | 漂移区长度 | 30μm |
| TOX | 栅氧化层厚度(SiO2) | 50nm |
| TBox | 隔离氧化层厚度 | 4μm |
| Ndrift | 漂移区掺杂浓度 | 1016cm-3 |
| PWell | P阱掺杂浓度 | 1017cm-3 |
在栅源电压VGS＝8V,漂移区掺杂浓度Ndrift＝2.1*1016cm-3时，本器件的性能较Conv-LDMOS击穿电压性能提升35.2％-70.8％；
在栅源电压VGS＝0V，漏电流IDS＝1mA，漂移区掺杂浓度Ndrift＝2.1*1016cm-3时，本器件较Conv-LDMOS导通电阻性能提升1.2％-54.4％；
在漂移区掺杂浓度Ndrift＝2.1*1016cm-3时，本器件的品质因素FOM参数性能提升0.1-5.4倍。
器件的仿真及分析
使用Sentaurus TCAD软件本发明所提出的器件进行建模，建模完成后再对器件进行仿真分析，然后通过仿真结果计算出器件的击穿电压与导通电阻的数值，最后一步对比改进后的器件与传统SOI-LDMOS器件的性能参数是否得到提升。器件仿真的过程中采用了漂移扩散模型，由于考虑到功率器件发热量较大，存在自热效应，因此将器件温度进行耦合仿真。在仿真的迁移率模型中，使用了表面电场散射与速度饱和效应。在仿真产生复合模型中，使用了SRH、Auger复合以及隧穿效应。为了仿真出器件的击穿特性效果，仿真中使用了雪崩电离模型。
下文仿真中关于MSPtop-LDMOS器件，主要是将Ptop层通过多级逐渐递增的间隔进行隔开，每个Ptop区域的宽度为1微米，Ptop层之间的间隔△Ln＝1+(n-1)*0.6微米，即首个间隔为1微米，后面的以0.6微米递增而得到。
图4所示为Conv-LDMOS器件、Ptop-LDMOS器件以及MSPtop-LDMOS器件的击穿特性曲线，此时栅源电压VGS＝0V。通过图4中仿真的结果可以看出，Conv-LDMOS器件的击穿电压开始是从0缓慢增加到51.49V，随后器件的击穿电压达到稳定，几乎没有发生太大的变化。Ptop-LDMOS器件的击穿电压开始也是从0缓慢增加到51.49V后，器件的击穿电压数值快速从51.49V提高至69.66V。而MSPtop-LDMOS器件的击穿电压开始也是从0缓慢增加到51.49V后，随后器件的击穿电压快速从51.49V提高至74.03V。由图4对比发现，Ptop-LDMOS器件的击穿电压BV较Conv-LDMOS器件得到提高，击穿电压BV相比Conv-LDMOS器件提高了35.2％；MSPtop-LDMOS器件的击穿电压BV较Conv-LDMOS器件也得到提高，击穿电压BV相比Conv-LDMOS器件提高了43.78％。因此改进后的两种器件的击穿电压BV在性能上都得到了提升，改进后的MSPtop-LDMOS器件的击穿电压BV较改进后的Ptop-LDMOS器件提升幅度更大。
图5所示为Conv-LDMOS、Ptop-LDMOS以及MSPtop-LDMOS三种器件在击穿时等电势线的分布情况。从图5(a)中可以看出，对于Conv-LDMOS器件，由于Conv-LDMOS器件的漂移区浓度太高了，导致Conv-LDMOS器件中漂移区的耗尽不充分，进而空间内的等电势区宽度相对较窄，器件的源极与漏极电压施加在较窄的空间等电势区上，最终导致器件的击穿电压一直较低。从图5(b)中可以看出，在Ptop-LDMOS器件中，由于N型漂移区上方Ptop层的存在，使得Ptop-LDMOS器件中漂移区得到充分扩展，从而使Ptop-LDMOS器件中的漂移区全部耗尽，使得击穿电压得到进一步的增大。从图5(c)中可以看出，在MSPtop-LDMOS器件中，由于Ptop层区域的间距是依次递增的，使得漂移区内的等电势分布就更加均匀，削弱了漂移区内的电场强度，最终实现击穿电压的进一步增大。与此同时，由于MSPtop-LDMOS器件的Ptop层区域长度的减小，即漂移区的长度减小了，使得漂移区内的载流子受到的电场强度的散射得到降低，从而MSPtop-LDMOS器件在提高击穿电压BV的同时，降低导通电阻Ron。因此图5也验证了，Ptop层结构的Ptop-LDMOS器件以及Ptop层区间距依次递增的MSPtop-LDMOS器件，相比Conv-LDMOS器件，两种器件的击穿电压的确得到了提高。所以，改进后的两种器件结构击穿电压得到了改进，接下来研究改进后两种器件的导通电阻。由图5可知，由于Ptop层的存在，辅助N型漂移层内掺杂浓度的耗尽，从而辅助N型漂移区掺杂浓度的耗尽，进而实现提高击穿电压的效果，MSPtop-LDMOS器件的Ron降低。
图6所示为Conv-LDMOS器件、Ptop-LDMOS器件与MSPtop-LDMOS器件的IDS-VDS曲线，由图6可以算出Conv-LDMOS器件的Ron为53.18mΩ·cm2，Ptop-LDMOS器件的Ron为68.10mΩ·cm2，MSPtop-LDMOS器件的Ron为52.54mΩ·cm2Ω.cm2。这里相比Conv-LDMOS器件，MSPtop-LDMOS器件的Ron降低了，但Ptop-LDMOS器件的Ron却增加了，主要是由于Ptop层的存在，器件内的电子在漂移过程中经过漂移区时，会受到Ptop层与漂移区界面处电场的散射作用，因此对于Ptop-LDMOS器件，实际的Ron数值要比理论分析上的数值要略高一点。所以，为了进一步降低器件的Ron，需要减小Ptop层对漂移区内载流子漂移的影响。
图7所示是三种器件在漂移区表面的电场强度与坐标X之间的关系，从图7中的仿真结果可以看出，Conv-LDMOS器件的电场强度主要是集中在源端，并且电场强度很高。Ptop-LDMOS器件主要是通过Ptop层使得漂移区耗尽，从而提高器件的击穿电压。而MSPtop-LDMOS器件由于通过多个Ptop区，在漂移区中心引入多个电场峰值，不仅使源端电场强度降低，而且使漏端的电场强度也显著降低，进而也提高了器件的击穿电压，并且器件的击穿电压要比Ptop-LDMOS器件要高。由上文知，Conv-LDMOS器件的Ron为53.18mΩ·cm2，Ptop-LDMOS器件的Ron为68.10mΩ·cm2，MSPtop-LDMOS器件的Ron为52.54mΩ·cm2。虽然MSPtop-LDMOS器件的Ron值较Ptop-LDMOS器件得到降低，降低了22.8％，但是与Conv-LDMOS器件相比，导通电阻Ron的值却只降低了1.2％。因此对于MSPtop-LDMOS器件，击穿电压BV虽然提升了，但是导通电阻Ron没有得到明显降低。接下来的工作，还需要对MSPtop-LDMOS器件作进一步的优化，并通过仿真优化来计算并比较击穿电压BV与导通电阻Ron的数值变化。
由于器件漂移区的掺杂浓度影响击穿电压BV和导通电阻Ron的数值变化，上文中仿真没有充分考虑漂移区掺杂浓度的因数，因此下面通过优化MSPtop-LDMOS器件的漂移区掺杂浓度，分别提取BV、Ron和FOM值，通过仿真来分析BV和Ron。图8为三种器件的BV与Ron与漂移区掺杂浓度的关系曲线。从图8中(a)图可知，当漂移区的掺杂浓度逐渐增加时，Conv-LDMOS器件的击穿电压在逐渐减小，原因是Conv-LDMOS器件中漂移区的耗尽不充分，而Ptop-LDMOS器件和MSPtop-LDMOS器件随着漂移区掺杂浓度的增加，两种器件的击穿电压都分别是首先逐渐增大，然后达到某个最大值时，再逐渐减小。而且从图中可以看出MSPtop-LDMOS器件比Ptop-LDMOS器件的击穿电压要高一点，这里MSPtop-LDMOS器件的击穿电压高主要原因是MSPtop-LDMOS器件通过多个Ptop区，在漂移区中心引入多个电场峰值，不仅使源端电场降低，而且使漏端的电场显著降低，进而也提高了击穿电压。从图8中(b)图可知当漂移区掺杂浓度逐渐增加时，三种器件的导通电阻变化趋势都是在逐渐减小，但是相比Conv-LDMOS器件与Ptop-LDMOS器件，MSPtop-LDMOS器件的导通电阻值是最小的。因此通过优化MSPtop-LDMOS器件漂移区的掺杂浓度，提升击穿电压的同时，降低了导通电阻。下面通过仿真计算出最优的击穿电压与导通电阻折中关系，即品质因子FOM优值。
图9为FOM值与漂移区的掺杂浓度的关系曲线，由图8和图9可知，当仿真中漂移区掺杂浓度NDrift＝2.1×1016cm-3时，此时MSPtop-LDMOS器件中击穿电压与导通电阻之间的折中关系达到最优，对应此时的MSPtop-LDMOS器件的击穿电压BV为88.0V、导通电阻Ron为24.2mΩ·cm2、FOM值为320W/cm2。与Conv-LDMOS器件相比，优化后的MSPtop-LDMOS器件的击穿电压BV提高了70.8％，导通电阻Ron降低了54.4％，FOM值提高了5.4倍。因此通过改进传统的SOI-LDMOS器件结构，期望改善器件击穿电压与导通电阻的折中关系，来实现提升器件的使用寿命及其可靠性性能，采用本发明所示结构的MSPtop-LDMOS器件实现了这样的结果。
下面通过仿真对比优化后的MSPtop-LDMOS器件与Conv-LDMOS器件的击穿特性与输出特性曲线关系。下图10所示为优化后的MSPtop-LDMOS器件与Conv-LDMOS器件两者的击穿特性曲线，下图11所示为优化后的MSPtop-LDMOS器件与Conv-LDMOS器件两者的输出特性曲线。图10中优化后的MSPtop-LDMOS器件击穿电压从0开始缓慢增加到72.4V，随后快速增加到88.0V，击穿电压得到较大提升。由图11可以看出，优化后的MSPtop-LDMOS器件，它的输出电流从0开始快速增加到最高值后趋于稳定，导通电阻也得到了显著降低。与上文中图4器件的击穿特性和图6输出特性曲线对比发现，优化后的MSPtop-LDMOS器件，无论是图10器件的击穿特性还是图11器件的输出特性，器件的整体性能比Conv-LDMOS器件得到大幅提升。
综上所述，为了缓解SOI-LDMOS器件击穿电压与导通电阻之间互为矛盾的关系，即需实现降低器件Ron的前提下提高BV，本发明提出了一种基于P外延层的MSPtop-LDMOS器件改进结构与优化。仿真结果表明，与传统SOI-LDMOS器件相比，MSPtop-LDMOS器件结构通过显著提高漂移区掺杂浓度提高器件的击穿电压，通过辅助耗尽作用提高漂移区的掺杂浓度来降低器件的导通电阻。MSPtop-LDMOS器件的击穿电压较Conv-LDMOS器件提高了70.8％、导通电阻降低了54.4％、FOM值提高了5.4倍。改进后的MSPtop-LDMOS器件优化了BV与Ron两者的关系，使得MSPtop-LDMOS器件在性能、热管理及可靠性等指标方面得到大幅提升，有利于在智能功率集成电路和高压功率集成电路上的推广。
Claims (5)
1.一种LDMOS器件，含有硅衬底层（1）、二氧化硅埋氧层（2）和N型漂移区（3），所述硅衬底层（1）、二氧化硅埋氧层（2）和N型漂移区（3）自下而上排列；其特征在于：在N型漂移区（3）上设有一个Ptop层条区域；在Ptop层条区域内从源极到漏极依次设有4个Ptop条，依次记为第一Ptop条（121）、第二Ptop条（122）、第三Ptop条（123）和第四Ptop条（124）；
令第一Ptop条（121）与第二Ptop条（122）之间的间距为△L1；
第二Ptop条（122）与第三Ptop条（123）之间的间距为△L2；
第三Ptop条（123）与第四Ptop条（124）之间的间距为△L3；
△L1、△L2、△L3的三者关系：Ptop层之间的间隔△Ln= a+(n-1) * 0.6*b；a取0.5~2.0微米，b取0.2~2.0；n为间隔数；
第一Ptop条（121）、第二Ptop条（122）、第三Ptop条（123）和第四Ptop条（124）的厚度相等，均记为厚度TPtop；
靠近N型漂移区（3）一侧的P阱区（5）的顶面向上突出，且该突出部分成矩形；该P阱区（5）的矩形突出段的宽度记为Lch；
记二氧化硅埋氧层（2）的宽度记为LDrift、P阱区（5）的厚度为TSi、二氧化硅埋氧层（2）的厚度为TBox、硅衬底层（1）的厚度为TSub；
二氧化硅埋氧层（2）的宽度LDrift为0-60微米；P阱区（5）的矩形突出段的宽度Lch为0-10微米；厚度TPtop为0-5微米、P阱区（5）的厚度TSi为0-5微米、二氧化硅埋氧层（2）的厚度TBox为0-12微米、硅衬底层（1）的厚度TSub的关系为0-72微米。
2.根据权利要求1所述的一种LDMOS器件，其特征在于，在二氧化硅埋氧层（2）的上方、N型漂移区（3）的一侧，设有P阱区（5）；在P阱区（5）的上方设有源端重掺杂P+区（6）、源端重掺杂N+区（7）、二氧化硅层（9）；在源端重掺杂P+区（6）的上方设有源极（8）；在二氧化硅层（9）的上方设有栅极（10）；
在二氧化硅埋氧层（2）的上方、N型漂移区（3）的另一侧，设有漏端重掺杂N+区（4）；在漏端重掺杂N+区（4）的上方设有漏极（11）。
3.根据权利要求2所述的一种LDMOS器件，其特征在于，源极（8）的底面与源端重掺杂N+区（7）的顶面相接触；
二氧化硅层（9）的底端分别与源端重掺杂N+区（7）的顶面、N型漂移区（3）的顶面相连接。
4.根据权利要求1至3所述任一一种LDMOS器件的制备方法，其特征在于，按如下步骤进行：
第一步在SiO2埋氧层的上下方分别外延N-和P-的掺杂硅，得到SOI衬底；
第二步在第一步SOI衬底上方外延P-的掺杂硅，引入P型外延层；
第三步在第二步P型外延层上通过离子刻蚀，形成变间距的多级Ptop层；
第四步在第三步的基础上，通过离子注入形成P-well；
第五步在进行P-well区的光刻、注入和退火，然后进行多晶硅淀积和刻蚀，同时形成栅接触和顶场板；
第六步在第五步的基础上进行源漏注入，形成源漏区；再淀积氧化层、刻蚀接触孔、淀积和刻蚀硅铝，形成金属连线；最后进行钝化，完成整个工艺流程。
5.根据权利要求1至3所述的任一一种LDMOS器件，其特征为，该器件的性能如下：
在栅源电压VGS=8V,漂移区掺杂浓度Ndrift=2.1*1016cm-3时，本器件的性能较Conv-LDMOS击穿电压性能提升35.2%-70.8%；
在栅源电压VGS=0V，漏电流IDS=1mA，漂移区掺杂浓度Ndrift=2.1*1016cm-3时，本器件较Conv-LDMOS导通电阻性能提升1.2%-54.4%；
在漂移区掺杂浓度Ndrift=2.1*1016cm-3时，本器件的品质因素FOM参数性能提升0.1-5.4倍。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN202010841155.3A CN112002755B (zh) | 2020-08-20 | 2020-08-20 | 一种ldmos器件结构及其制备方法和性能 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN202010841155.3A CN112002755B (zh) | 2020-08-20 | 2020-08-20 | 一种ldmos器件结构及其制备方法和性能 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| CN112002755A CN112002755A (zh) | 2020-11-27 |
| CN112002755B true CN112002755B (zh) | 2023-07-14 |
Family
ID=73472754
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN202010841155.3A Active CN112002755B (zh) | 2020-08-20 | 2020-08-20 | 一种ldmos器件结构及其制备方法和性能 |
Country Status (1)
| Country | Link |
|---|---|
| CN (1) | CN112002755B (zh) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN112635564A (zh) * | 2020-12-18 | 2021-04-09 | 西安电子科技大学 | 一种基于柔性衬底的soi基ldmos器件及其制作方法 |
| CN113394102A (zh) * | 2021-05-25 | 2021-09-14 | 上海华力集成电路制造有限公司 | Nmos器件制造方法和nmos器件 |
| CN113690233B (zh) * | 2021-09-22 | 2024-03-08 | 江苏吉莱微电子股份有限公司 | 一种可增强通流能力的单向esd保护器件及其制作方法 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN103137661A (zh) * | 2011-11-22 | 2013-06-05 | 现代自动车株式会社 | 横向双扩散金属氧化物半导体器件及其制造方法 |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20100064263A (ko) * | 2008-12-04 | 2010-06-14 | 주식회사 동부하이텍 | 반도체 소자 및 이의 제조 방법 |
-
2020
- 2020-08-20 CN CN202010841155.3A patent/CN112002755B/zh active Active
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN103137661A (zh) * | 2011-11-22 | 2013-06-05 | 现代自动车株式会社 | 横向双扩散金属氧化物半导体器件及其制造方法 |
Non-Patent Citations (1)
| Title |
|---|
| A Novel Double RESURF LDMOS with Multiple Rings in Non-uniform Drift Region;Jie Wu et al;《Proceedings. 7th International Conference on Solid-State and Integrated Circuits Technology, 2004.》;20050613;全文 * |
Also Published As
| Publication number | Publication date |
|---|---|
| CN112002755A (zh) | 2020-11-27 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| CN112002755B (zh) | 一种ldmos器件结构及其制备方法和性能 | |
| CN102270663B (zh) | 具有超结结构的平面型功率mosfet器件及其制造方法 | |
| CN113611750B (zh) | Soi横向匀场高压功率半导体器件及制造方法和应用 | |
| CN103579313A (zh) | 提高高压ldmos器件击穿电压的结构 | |
| KR100592749B1 (ko) | 실리콘과 실리콘 게르마늄 이종 구조를 가지는 고전압전계효과 트랜지스터 및 그 제조 방법 | |
| CN105070759A (zh) | Nldmos器件及其制造方法 | |
| CN111816707B (zh) | 消除体内曲率效应的等势降场器件及其制造方法 | |
| WO2014094362A1 (zh) | 使用高介电常数槽结构的低比导通电阻的横向功率器件及其制备方法 | |
| Wu et al. | Simulation-based study of hybrid fin/planar LDMOS design for FinFET-based system-on-chip technology | |
| CN114823872B (zh) | 一种全隔离衬底耐压功率半导体器件及其制造方法 | |
| CN107123684A (zh) | 一种具有宽带隙材料与硅材料复合垂直双扩散金属氧化物半导体场效应管 | |
| CN105679820A (zh) | Jfet及其制造方法 | |
| CN112164719A (zh) | 具有等势浮空槽的低阻器件及其制造方法 | |
| CN107785366A (zh) | 集成有结型场效应晶体管的器件及其制造方法 | |
| CN107785411A (zh) | 集成有结型场效应晶体管的器件及其制造方法 | |
| Wang et al. | Reducing the specific on-resistance for a trench-gate-integrated SOI LDMOS by using the double silicon drift layers | |
| CN106298943B (zh) | 一种具有体电场调制的横向双扩散金属氧化物半导体场效应管 | |
| CN105789270A (zh) | 一种具有变k介质侧边的vdmos器件 | |
| CN108511527A (zh) | 具有电荷补偿块的垂直双扩散金属氧化物半导体场效应管及其制作方法 | |
| CN202205755U (zh) | 具有超结结构的平面型功率mosfet器件 | |
| CN104253050A (zh) | 一种槽型横向mosfet器件的制造方法 | |
| Yao et al. | Double dielectrics enhancement on the LDMOS using high-k field dielectric and low-k buried dielectric | |
| CN104157690B (zh) | 一种带槽型结构的应变nldmos器件及其制作方法 | |
| CN104576732A (zh) | 一种寄生FinFET的横向双扩散半导体器件 | |
| CN101447432A (zh) | 双扩散场效应晶体管制造方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| PB01 | Publication | ||
| PB01 | Publication | ||
| SE01 | Entry into force of request for substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| GR01 | Patent grant | ||
| GR01 | Patent grant |