CN117059667A - 一种双沟道soi-ldmos晶体管 - Google Patents
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- 238000002955 isolation Methods 0.000 claims abstract description 20
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims abstract description 15
- 229910052710 silicon Inorganic materials 0.000 claims abstract description 15
- 239000010703 silicon Substances 0.000 claims abstract description 15
- 239000000758 substrate Substances 0.000 claims abstract description 12
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical compound [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 claims abstract description 6
- 229910052760 oxygen Inorganic materials 0.000 claims abstract description 6
- 239000001301 oxygen Substances 0.000 claims abstract description 6
- 230000015556 catabolic process Effects 0.000 claims description 22
- 238000000034 method Methods 0.000 claims description 20
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 claims description 8
- 239000000463 material Substances 0.000 claims description 7
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims description 4
- 229920005591 polysilicon Polymers 0.000 claims description 4
- 239000000377 silicon dioxide Substances 0.000 claims description 4
- 235000012239 silicon dioxide Nutrition 0.000 claims description 4
- 239000002210 silicon-based material Substances 0.000 claims description 3
- 230000009977 dual effect Effects 0.000 claims 9
- 239000000969 carrier Substances 0.000 abstract description 2
- 230000005684 electric field Effects 0.000 description 19
- 230000000694 effects Effects 0.000 description 9
- 230000007423 decrease Effects 0.000 description 5
- 238000010586 diagram Methods 0.000 description 5
- 230000003247 decreasing effect Effects 0.000 description 3
- 239000004065 semiconductor Substances 0.000 description 3
- 230000009286 beneficial effect Effects 0.000 description 2
- 230000008094 contradictory effect Effects 0.000 description 1
- 238000009792 diffusion process Methods 0.000 description 1
- 239000012212 insulator Substances 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 229910044991 metal oxide Inorganic materials 0.000 description 1
- 150000004706 metal oxides Chemical class 0.000 description 1
- 238000005457 optimization Methods 0.000 description 1
- 230000003071 parasitic effect Effects 0.000 description 1
- 230000005855 radiation Effects 0.000 description 1
- 238000004088 simulation Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
- H01L29/7816—Lateral DMOS transistors, i.e. LDMOS transistors
- H01L29/7824—Lateral DMOS transistors, i.e. LDMOS transistors with a substrate comprising an insulating layer, e.g. SOI-LDMOS transistors
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
- H01L29/0607—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration
- H01L29/0611—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices
- H01L29/0615—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices by the doping profile or the shape or the arrangement of the PN junction, or with supplementary regions, e.g. junction termination extension [JTE]
- H01L29/063—Reduced surface field [RESURF] pn-junction structures
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
- H01L29/0642—Isolation within the component, i.e. internal isolation
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/0684—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape, relative sizes or dispositions of the semiconductor regions or junctions between the regions
- H01L29/0692—Surface layout
- H01L29/0696—Surface layout of cellular field-effect devices, e.g. multicellular DMOS transistors or IGBTs
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- General Physics & Mathematics (AREA)
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Abstract
本发明公开了一种具有双沟道SOI‑LDMOS晶体管；该晶体管包括依次层叠设置的衬底层、埋氧层、硅膜层和器件顶层。所述的硅膜层包括源区、外P‑body区、内P‑body区、外漂移区、内漂移区、漏区和隔离区。内P‑body区和内漂移区并排设置在源区与漏区之间。外P‑body区和外漂移区并排设置在源区与漏区之间。所述的内P‑body区、内漂移区与外P‑body区、外漂移区通过隔离区分隔。本发明在源区与漏区之间设置通过隔离区隔开的两组P‑body区、漂移区，并配合埋入埋氧层内的第一栅电极和处于器件顶层的第二栅电极，在晶体管中引入双沟道，使得晶体管硅膜层容纳载流子的能力更强，电流增大，导通电阻减小。
Description
技术领域
本发明属于半导体高压功率集成电路用器件领域，具体为双沟道绝缘层上硅(Silicon-On-Insulator,SOI)横向双扩散金属氧化物半导体(Lateral Double-diffusedMetal-Oxide-Semiconductor,LDMOS)晶体管。
背景技术
横向双扩散金属氧化物半导体晶体管由于具有耐高压、大电流驱动能力和极低功耗等特点，被广泛应用于电源管理电路中。因此提高击穿电压和降低导通电阻成为了研究人员用以改善器件性能的两个重要发展方向。但由于击穿电压和导通电阻之间具有矛盾关系，即硅极限问题。因此研究人员发明了众多技术以解决此问题，例如超结技术，结终端技术，RESURF技术等等。
SOI-LDMOS由于其高压与低压单元之间以及有源层与衬底之间采用介质隔离而非PN结隔离。因此SOI-LDMOS具有寄生效应小，泄露电流低，集成度高以及无自锁效应等优点，在低功耗、高温、高速以及抗辐射等领域备受青睐。
发明内容
本发明的目的是为功率集成电路的发展提供一种具有高击穿电压、低导通电阻、高驱动能力的LDMOS晶体管。
本发明提供一种双沟道SOI-LDMOS晶体管，其包括依次层叠设置的衬底层、埋氧层、硅膜层和器件顶层。所述的硅膜层包括源区、外P-body区、内P-body区、外漂移区、内漂移区、漏区和隔离区。内P-body区和内漂移区并排设置在源区与漏区之间，并与埋氧层贴合。外P-body区和外漂移区并排设置在源区与漏区之间。所述的内P-body区、内漂移区与外P-body区、外漂移区通过隔离区分隔。
所述的埋氧层中设置有第一栅电极。所述的第一栅电极的一端与内P-body区朝向埋氧层的侧面对齐且间隔设置。第一栅电极的另一端引出至埋氧层以外。
所述的器件顶层包括源电极、第二栅电极、栅氧化层和漏电极；源电极、漏电极分别贴合在源区和漏区上。栅氧化层贴合在外P-body区上；第二栅电极贴合在栅氧化层上；第一栅电极与第二栅电极电连接。
作为优选，所述的外P-body区与外漂移区的相对侧面贴合；内P-body区与内漂移区的相对侧面贴合；外P-body区、隔离区和内P-body区远离漏区的侧面均与源区贴合；内P-body区、隔离区和内漂移区远离源区的侧面均与漏区贴合。在晶体管工作过程中，第一栅电极的横向段与内P-body区之间形成第一条沟道；第二栅电极与外P-body区之间形成第二条沟道。
作为优选，所述的内P-body区的长度大于外P-body区的长度。
作为优选，所述的内P-body区的长度为9.5μm；内P-body区与内漂移区的长度之和为20μm。
作为优选，所述外漂移区的掺杂浓度为0。内漂移区与外漂移区的掺杂浓度之和取使得击穿电压达到最大的值。
作为优选，所述的内P-body区、内漂移区、外P-body区和外漂移区均与隔离区贴合。
作为优选，第一栅电极采用多晶硅，且呈L形结构，包括连接在一起的横向段和纵向段。横向段埋设在埋氧层内。横向段远离纵向段的端部与内P-body区对齐；纵向段位于源区远离外P-body区的一侧，且与源区之间设有间隙。
作为优选，所述衬底层的长度为25μm，厚度为15.5μm，掺杂浓度为1×1014cm-3。埋氧层的厚度为1μm；硅膜层的厚度为2.5μm；源区的长度为2μm，厚度为2.5μm；栅氧化层的厚度为0.04μm；漏区的长度为2μm，厚度为2.5μm，源区和漏区的掺杂浓度均为1×1020cm-3；外P-body区、内P-body区、外漂移区和内漂移区的厚度均为1μm。外P-body区的长度为3μm，掺杂浓度为1×1017cm-3；内P-body区的掺杂浓度为1×1017cm-3；内漂移区的掺杂浓度为1.1×1016cm-3；第一栅电极与内P-body区的间距为0.05μm；
作为优选，所述衬底层的掺杂类型为P型，掺杂材料为硅材料。
作为优选，所述的埋氧层和栅氧化层均采用二氧化硅材料。
本发明具有的有益效果是：
1.本发明在源区与漏区之间设置通过隔离区隔开的两组P-body区、漂移区，并配合埋入埋氧层内的第一栅电极和处于器件顶层的第二栅电极，在晶体管中引入双沟道，使得高压LDMOS器件硅膜层容纳载流子的能力更强，电流增大，导通电阻减小。
2.本发明中内P-body区与内漂移区之间会产生额外的电场峰值对器件的表面电场进行调制，使得表面电场更加均匀平缓，改善了器件的RESURF效应，有助于提升器件横向击穿电压。
附图说明
图1为本发明的结构图；
图2为本发明与传统SOI-LDMOS结构的电场强度沿器件上表面横向位置变化的对比曲线图；
图3为本发明中两个通道(外P-body区2和外漂移区3形成第一个通道；、内P-body区5与内漂移区6形成第二个通道)上表面的电场强度沿器件横向位置变化的曲线图；
图4为本发明与传统SOI-LDMOS结构的表面电势沿器件横向位置变化的曲线图；
图5为本发明与传统SOI-LDMOS结构的电场强度沿漏区纵向位置变化的曲线图；
图6为本发明中改变外漂移区与内漂移区掺杂浓度对器件击穿电压的影响示意图；
图7为本发明中改变外漂移区与内漂移区掺杂浓度对器件导通电阻的影响示意图；
图8为本发明中改变内P-body区的长度与内漂移区掺杂浓度对器件击穿电压的影响示意图；
图9为本发明中改变内P-body区的长度与内漂移区掺杂浓度对器件导通电阻的影响示意图；
图10为本发明中改变内P-body区的长度对器件击穿电压和外漂移区与内漂移区掺杂浓度总和的影响示意图；
图11为本发明与传统SOI-LDMOS结构的器件击穿电压与导通电阻关系曲线的对比图。
具体实施方式
以下结合附图对本发明作进一步说明。
实施例1
如图1所示，一种双沟道SOI-LDMOS晶体管，包括依次层叠设置的衬底层9、埋氧层8、硅膜层和器件顶层。衬底层9设置在最底部，掺杂类型为P型，掺杂材料为硅材料；埋氧层8采用二氧化硅材料，其中一个边缘处设置有一个第一栅电极10。
硅膜层包括源区1、外P-body区2、内P-body区5、外漂移区3、内漂移区6、漏区4和隔离区7。源区1与漏区4间隔设置在埋氧层8上。内P-body区5和内漂移区6并排设置在埋氧层8上，且位于源区1与漏区4之间。内P-body区5、内漂移区6与外P-body区2、外漂移区3分别对齐，且通过隔离区7分隔。内P-body区5、内漂移区6、外P-body区2和外漂移区3均与隔离区7贴合。外P-body区2与外漂移区3的相对侧面贴合；内P-body区5与内漂移区6的相对侧面贴合；外P-body区2、隔离区7和内P-body区5远离漏区4的侧面均与源区1贴合；内P-body区5、隔离区7和内漂移区6远离源区1的侧面均与漏区4贴合。
第一栅电极10采用多晶硅，且呈L形结构，包括连接在一起的横向段和纵向段。横向段埋设在埋氧层8内。横向段远离纵向段的端部与内P-body区5对齐；横向段与源区1和内P-body区5之间设有间隙；纵向段位于源区1远离外P-body区2的一侧，且与源区1之间设有间隙。
器件顶层包括源电极11、第二栅电极12、栅氧化层13和漏电极14；源电极11、漏电极14分别贴合在硅膜层的源区1和漏区4上。栅氧化层13采用二氧化硅材料，且贴合在外P-body区2上；第二栅电极12贴合在栅氧化层13远离外P-body区2的一侧；第一栅电极10与第二栅电极12接共同电极。本发明具有控制区的沟槽SOI-LDMOS性能是通过Sentaurus TCAD软件模拟仿真获得，并且模拟仿真中衬底9和源电极11均接地。
第一栅电极10的横向段远离纵向段的端部，相对于内P-body区5远离外P-body区2的侧面，凸出0.01μm(即第一栅电极10的横向段的端部存在一段0.01μm长度的区域与内漂移区6对齐)。
在晶体管工作过程中，第一栅电极10的横向段与内P-body区5之间形成第一条沟道；第二栅电极12与外P-body区2之间形成第二条沟道。由此使得晶体管具有双沟道结构。
本实施例中，衬底层9的长度为25μm，厚度为15.5μm，掺杂浓度为1×1014cm-3；埋氧层8的厚度为1μm；硅膜层的厚度为2.5μm；源区的长度为2μm，厚度为2.5μm；栅氧化层13的厚度为0.04μm；漏区的长度为2μm，厚度为2.5μm，源区和漏区的掺杂浓度均为1×1020cm-3；外P-body区2的长度为3μm，厚度为1μm，掺杂浓度为1×1017cm-3；内P-body区5的长度为9.5μm，厚度为1μm，掺杂浓度为1×1017cm-3；外漂移区3的厚度为1μm，掺杂浓度为0cm-3，内漂移区6的厚度为1μm，掺杂浓度为1.1×1016cm-3；第一栅电极10与源区1和内P-body区5之间的间隙厚度为0.05μm；L形多晶硅的横向段宽度和纵向段宽度均为0.45μm。内P-body区5与内漂移区6的长度之和为20μm。
本实施例提供的双沟道SOI-LDMOS与传统SOI-LDMOS的上表面电场强度沿着横向位置变化的曲线对比图如图2所示，可明显看出，双沟道SOI-LDMOS将电场尖峰引入到了下P-body5和内漂移区6的交界处(即更靠近器件中间部分)；并且同时提高了漏区4与外漂移区3之间的电场尖峰；并且，相较于传统SOI-LDMOS的表面电场分布，本实施例提供的双沟道SOI-LDMOS的表面电场分布更加平缓均匀，有利于提高器件的击穿电压。
双沟道SOI-LDMOS的两个沟道上表面电场强度度沿着横向位置变化的曲线图如图3所示，可明显看出，器件表面也就是上方沟道(第二栅电极12与外P-body区2之间的沟道)表面产生的电场分布被下方沟道(第一栅电极10与内P-body区5之间形成的沟道)表面产生的电场影响着，并且下方沟道表面产生的电场对整个器件的表面电场分布起主要作用。
双沟道SOI-LDMOS与传统SOI-LDMOS的上表面电势沿着横向位置变化的曲线图如图4所示，可明显看出，双沟道SOI-LDMOS的表面电势在下P-body5和内漂移区6相交处开始急速上升，说明此器件的耐压主要依靠下方沟道。
双沟道SOI-LDMOS与传统SOI-LDMOS的上表面电场强度沿着漏极下方纵向位置变化的曲线图如图5所示，可明显看出，两者的漏极下方纵向电场分布基本形同，双沟道SOI-LDMOS相比与传统SOI-LDMOS提高了电场峰值，一定程度上提高器件的击穿电压。
经分析内P-body区5的长度Lpb2、外漂移区3掺杂浓度N-drift1、内漂移区6掺杂浓度N-drift2对晶体管效果的影响较大；故提供其取值优化过程如下：
如图6所示，随着N-drift1的减小，击穿电压的最大值随着N-drift2的增加而增加，直到N-drift1为0，并且通过观察计算可发现，每条曲线对应的最大击穿电压对应的N-drift1与N-drift2的和为一个定值，此定值会随着Lpb2的变化而变化，例如当Lpb2为11.5um时，两者之和可达10.7×1015cm-3，当两者之和超出这个定值，击穿电压便会急速下降，而导通电阻则是随着此定值的增大而减小，并且N-drift1越小越优，N-drift2越大越优，因此，内漂移区起主要导通作用，但需要依据击穿电压的变化情况综合考虑N-drift1与N-drift2的取值。
如图7所示，导通电阻随着N-drift1和N-drift2的增大而减小，通过观察计算可发现，虽然N-drift1和N-drift2的增大都能减小导通电阻，但是N-drift2越大，导通电阻减小的幅度越大。
综合图6和7可得，对于击穿电压而言，N-drift1与N-drift2的和需要为一个定值，而对于导通电阻而言，则需要N-drift2越大越优。因此，设定N-drift1的浓度为0。
如图8所示，击穿电压随着Lpb2的增加，呈现先增大后减小；并且通过对比可发现，Lpb2越长也就是内漂移区6的长度越小时，器件拥有着更好的稳定性，Lpb2越长，曲线越平缓。
如图9所示，由于Lpb2的增大，对应着内漂移区6的长度将会减小，也意味着导通时电流路径的变短，与之对应导通电阻将会降低。
如图10所示，随着Lpb2的增大，最大击穿电压呈现先增后减的趋势，最大击穿电压对应的N-drift1与N-drift2的和值也呈现先增后减的趋势
在此基础上，经综合考虑，取Lpb2＝9.5μm，N-drift1＝0，N-drift2＝1.1×1016cm-3。
本实施例中提供的双沟道SOI-LDMOS晶体管与传统SOI-LDMOS晶体管的击穿电压和导通电阻对比情况如图11所示；从图11中可以看出，与传统SOI-LDMOS晶体管相比，本实施例提供的双沟道SOI-LDMOS晶体管可以维持传统SOI-LDMOS晶体管的高击穿电压，可达110V，同时大大降低了晶体管的导通电阻，可低至18mΩ·cm2；故本实施例提供的双通道SOI-LDMOS可以得到更高的品质因数。
Claims (10)
1.一种双沟道SOI-LDMOS晶体管，包括依次层叠设置的衬底层(9)、埋氧层(8)、硅膜层和器件顶层；其特征在于：所述的硅膜层包括源区(1)、外P-body区(2)、内P-body区(5)、外漂移区(3)、内漂移区(6)、漏区(4)和隔离区(7)；内P-body区(5)和内漂移区(6)并排设置在源区(1)与漏区(4)之间，并与埋氧层(8)贴合；外P-body区(2)和外漂移区(3)并排设置在源区(1)与漏区(4)之间；所述的内P-body区(5)、内漂移区(6)与外P-body区(2)、外漂移区(3)通过隔离区(7)分隔；
所述的埋氧层(8)中设置有第一栅电极(10)；所述的第一栅电极(10)的一端与内P-body区(5)朝向埋氧层(8)的侧面对齐且间隔设置；第一栅电极(10)的另一端引出至埋氧层(8)以外；
所述的器件顶层包括源电极(11)、第二栅电极(12)、栅氧化层(13)和漏电极(14)；源电极(11)、漏电极(14)分别贴合在源区(1)和漏区(4)上；栅氧化层(13)贴合在外P-body区(2)上；第二栅电极(12)贴合在栅氧化层(13)上；第一栅电极(10)与第二栅电极(12)电连接。
2.根据权利要求1所述一种双沟道SOI-LDMOS晶体管，其特征在于：所述的外P-body区(2)与外漂移区(3)的相对侧面贴合；内P-body区(5)与内漂移区(6)的相对侧面贴合；外P-body区(2)、隔离区(7)和内P-body区(5)远离漏区(4)的侧面均与源区(1)贴合；内P-body区(5)、隔离区(7)和内漂移区(6)远离源区(1)的侧面均与漏区(4)贴合；在晶体管工作过程中，第一栅电极(10)的横向段与内P-body区(5)之间形成第一条沟道；第二栅电极(12)与外P-body区(2)之间形成第二条沟道。
3.根据权利要求1所述一种双沟道SOI-LDMOS晶体管，其特征在于：所述的内P-body区(5)的长度大于外P-body区(2)的长度。
4.根据权利要求1所述一种双沟道SOI-LDMOS晶体管，其特征在于：所述的内P-body区(5)的长度为9.5μm；内P-body区(5)与内漂移区(6)的长度之和为20μm。
5.根据权利要求1所述一种双沟道SOI-LDMOS晶体管，其特征在于：所述外漂移区(3)的掺杂浓度为0；内漂移区(6)与外漂移区(3)的掺杂浓度之和取使得击穿电压达到最大的值。
6.根据权利要求1所述一种双沟道SOI-LDMOS晶体管，其特征在于：所述的内P-body区(5)、内漂移区(6)、外P-body区(2)和外漂移区(3)均与隔离区(7)贴合。
7.根据权利要求1所述一种双沟道SOI-LDMOS晶体管，其特征在于：第一栅电极(10)采用多晶硅，且呈L形结构，包括连接在一起的横向段和纵向段；横向段埋设在埋氧层(8)内；横向段远离纵向段的端部与内P-body区(5)对齐；纵向段位于源区(1)远离外P-body区(2)的一侧，且与源区(1)之间设有间隙。
8.根据权利要求1所述一种双沟道SOI-LDMOS晶体管，其特征在于：所述衬底层(9)的长度为25μm，厚度为15.5μm，掺杂浓度为1×1014cm-3；埋氧层(8)的厚度为1μm；硅膜层的厚度为2.5μm；源区的长度为2μm，厚度为2.5μm；栅氧化层(13)的厚度为0.04μm；漏区的长度为2μm，厚度为2.5μm，源区和漏区的掺杂浓度均为1×1020cm-3；外P-body区(2)、内P-body区(5)、外漂移区(3)和内漂移区(6)的厚度均为1μm；外P-body区(2)的长度为3μm，掺杂浓度为1×1017cm-3；内P-body区(5)的掺杂浓度为1×1017cm-3；内漂移区(6)的掺杂浓度为1.1×1016cm-3；第一栅电极(10)与内P-body区(5)的间距为0.05μm。
9.根据权利要求1所述一种双沟道SOI-LDMOS晶体管，其特征在于：所述衬底层(9)的掺杂类型为P型，掺杂材料为硅材料。
10.根据权利要求1所述一种双沟道SOI-LDMOS晶体管，其特征在于：所述的埋氧层(8)和栅氧化层(13)均采用二氧化硅材料。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
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|---|---|---|---|
| CN202310984551.5A CN117059667A (zh) | 2023-08-07 | 2023-08-07 | 一种双沟道soi-ldmos晶体管 |
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|---|---|
| CN117059667A true CN117059667A (zh) | 2023-11-14 |
Family
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Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN202310984551.5A Pending CN117059667A (zh) | 2023-08-07 | 2023-08-07 | 一种双沟道soi-ldmos晶体管 |
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| CN (1) | CN117059667A (zh) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN118136678A (zh) * | 2024-05-07 | 2024-06-04 | 北京智芯微电子科技有限公司 | 双栅双沟道ldmos器件及制造方法 |
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2023
- 2023-08-07 CN CN202310984551.5A patent/CN117059667A/zh active Pending
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