DE68916156T2

DE68916156T2 - Verfahren zum Herstellen eines Transistors aus Polysilicium.

Info

Publication number: DE68916156T2
Application number: DE68916156T
Authority: DE
Inventors: Sudhir K Madan
Original assignee: Motorola Inc
Current assignee: Motorola Solutions Inc
Priority date: 1988-10-17
Filing date: 1989-10-05
Publication date: 1995-01-12
Anticipated expiration: 2009-10-06
Also published as: US4921813A; JPH02130872A; EP0364818A3; EP0364818A2; DE68916156D1; EP0364818B1

Description

Die Erfindung betrifft ein Verfahren zum Herstellen von MOS Transistorvorrichtungen und insbesondere betrifft sie ein Verfahren zwn Herstellen von MOS Transistoren, bei denen die Source und die Drain in Polysilizium ausgebildet sind.
Der Vorteil von Polysiliziumtransistoren für die Verwendung in einer statischen CMOS Speicherzelle mit wahlfreiem Zugriff (SRAM) ist seit einiger Zeit bekannt. Diese Art von Zelle hat im allgemeinen vier N-Kanal-Transistoren, die in dem Substrat gebildet sind, zusammen mit zwei P-Kanal-Transistoren, die in der zweiten Schicht aus Polysilizium ausgebildet sind. Die beiden P-Kanal-Transistoren wirken als bast anstelle der herkömmlich verwendeten Widerstandslast. Die P-Kanal-Transistoren verringern den Leistungsverbrauch, während die Zellenstabilität verbessert wird. Diese Vorteile können auch init in dem Substrat ausgebildeten P-Kanal-Lasten erhalten werden, wobei dann jedoch der Platzbedarf für die Zelle beträchtlich ansteigt. Das Vorhandensein der P-Kanal-Last in der zweiten Schicht aus Polysilizium führt zu einer Zelle, die nahezu die gleiche Größe hat wie eine Zelle, die Widerstandslasten verwendet. Trotz dieser großen Vorteile haben die Schwierigkeiten beim tatsächlichen Herstellen von solchen SRAM Zellen mit P Kanal Lasten zu der Zelle geführt, die Widerstandslasten verwendet, bei der es sich um die mit Abstand am meisten herkömmlich gefertigte Zelle handelt.
Eines der Probleme, das der Zelle mit P-Kanal-Last innewohnt, besteht darin, daß N-Typ Bereiche mit P-Typ Bereichen ohne die Ausbildung eines sperrenden PN-Übergangs verbunden werden müssen. Lösungen für dieses Problem werden in der US-A-4 581 623 und der US-A-4 656 731 gelehrt. Ein weiteres Problem ist die Unversehrtheit des Gate-Isolators zwischen der ersten und der zweiten Polysiliziumschicht. Das Gate des Polysiliziumstransistors wird in der ersten Schichten aus Polysilizium ausgebildet. Die Source, die Drain und der Kanal werden in der zweiten Schicht aus Polysilizium gebildet. Der Gate Isolator ist somit der Zwischenschichtisolator zwischen der ersten und der zweiten Polysiliziumschicht. Der Gate-Isolator muß dünn genug sein, so daß die Spannung an dem Gate genügend Einfluß auf den Kanal erzeugen kann, um den gewünschten Effekt zu schaffen. Je dünner der Gate-Isolator ist, um so wichtiger ist es jedoch, daß das isolierende Material durchwegs von hoher Vollständigkeit bzw. Unversehrtheit ist. Dies wird durch Wachsen eines Oxids bei relativ hoher Temperatur erzielt. Nachdem die erste Schicht aus Polysilizium abgelagert ist, jedoch bevor der Zwischenschichtisolator ausgebildet ist, werden die Sources und die Drains in dem Substrat gebildet. Der Zwischenschichtisolator wird dann ausgebildet, wobei jedoch die zum Bilden eines Gates mit hoher Unversehrtheit notwendigen hohen Temperatur in schädlicher Weise eine übermäßige Diffusion aus den Source- und Drainbereichen in dem Substrat, die bereits ausgebildet worden sind, verursachen wird, das Kurzkanaleffekte zur Folge hat. Somit wird als Kompromiß der Zwischenschichtisolator dicker gemacht, dafür aber bei niedrigerer Temperatur gewachsen oder abgelagert. Eine Temperung der ersten Polysiliziumschicht, die einen zusätzlichen Erhitzungsvorgang benötigt, wird zudem vorzugsweise ausgeführt, um die Korngröße zu vergrößern, um das Verhalten des Polysiliziumtransistors zu verbessern. Da der zusätzliche Erhitzungsvorgang ebenfalls die Diffusion der Source- und Drainbereiche in dem Substrat erhöht, muß auch bei der Temperung ein Kompromiß eingegangen werden. Die bei einer unterhalb der optimalen Temperatur ausgeführte Temperung führt zu einer Korngröße, die kleiner ist als man sie ohne die Temperaturbegrenzungen erhalten hätte können. Der dicke Zwischenschichtisolator und die kleine Korngröße führen zu einem Polysiliziumtransistor, der eine hohe Le Kage aufweist, wenn er nichtleitend sein soll, und der einen hohen Widerstand aufweist, wenn er leitend sein soll. Somit variierten mit den Veränderungen in dem Bearbeitungsverfahren das Verhalten der Transistoren mit einer P-Kanal-Last, die in der zweiten Schicht aus Polysilizium ausgebildet sind, derart weitgehend, daß der Verbesserung gegenüber der Widerstandslast nicht getraut werden konnte, und die erhöhte Prozeßkomplexität verringerte zudem die Ausbeute. Somit blieb die Zelle mit einer Widerstandslast das Mittel der Wahl für kommerziell brauchbare SRAM Produkte.
Dementsprechend ist es eine Aufgabe der vorliegenden Erfindung, ein verbessertes Verfahren zum Herstellen eines Polysiliziumtransistors zu schaffen.
Zum Lösen dieser und anderer Aufgaben der Erfindung wird gemäß einer Ausführungsform ein Verfahren zum Herstellen eines ersten Transistors und eines zweiten Transistors auf einem Halbleitersubstrat mit einem von einem Feldoxid umgebenen aktiven Bereich geschaffen. Ein erster Isolator wird über dem aktiven Bereich gebildet. Eine erste Polysiliziumschicht wird über der ersten Isolatorschicht und dem Feldoxid ausgebildet. Ein zweiter Isolator wird über der ersten Schicht aus Polysilizium gebildet. Eine zweite Polysiliziumschicht wird über der zweiten Isolatorschicht ausgebildet. Die zweite Polysiliziumschicht, die zweite Isolatorschicht und die erste Polysiliziumschicht werden selektiv geätzt, um einen selbstausgerichteten Streifen zu bilden, der einen nicht geätzten Bereich der ersten Polysiliziumschicht, einen nicht geätzten Bereich der zweiten Isolatorschicht und einen nicht geätzten Bereich der zweiten Polysiliziumschicht umfaßt. Das Ätzen beinhaltet ein Ätzen über dem aktiven Bereich, so daß der selbstausgerichtete Streifen einen Teilbereich über einem mittleren Teilbereich des aktiven Bereichs aufweist, so daß ein erster Teilbereich und ein zweiter Teilbereich des aktiven Bereichs durch den selbstausgerichteten Streifen getrennt, aber nicht abgedeckt sind. Eine Source des ersten Transistors wird in dem ersten Teilbereich des aktiven Bereichs ausgebildet. Eine Drain des ersten Transistors wird in dem zweiten Teilbereich des aktiven Breichs ausgebildet, was zur Bildung eines Kanals für den ersten Transistor zwischen dem ersten Teilbereich und zweiten Teilbereich des aktiven Bereichs führt. Eine Source und eine Drain des zweiten Transistors werden in zwei nicht aneinander angrenzenden Teilbereichen der zweiten Polysiliziumschicht gebildet. Die beiden nicht aneinander angrenzenden Teilbereiche sind in einem Teilbereich des nicht geätzten Teilbereichs der zweiten Polysiliziumschicht gelegen. Ein Kanal für den zweiten Transistor wird somit durch die beiden nicht aneinander angrenzenden Teilbereiche gebildet. Der erste Transistor umfaßt somit die in dem ersten aktiven Bereich gebildete Source und Drain und ein aus einem Teilbereich des nicht geätzten Teilbereichs der ersten Polysiliziumschicht gebildetes Gate, das über dem ersten aktiven Bereich liegt. Der zweite Transistor umfaßt die in dem nicht geätzten Teilbereich der zweiten Polysiliziumschicht gebildete Source und Drain und ein aus einem Teilbereich des nicht geätzten Teilbereichs der ersten Polysiliziumschicht gebildetes Cate, das sich unter dem durch den nicht geätzten Teilbereich der zweiten Polysiliziumschicht gebildeten Kanal befindet.
Es werden nun kurz die Zeichnungen beschrieben. Es zeigen:
Fig. 1 ein Schaltungsdiagramm einer herkömmlichen statischen CMOS Speicherzelle mit wahlfreiem Zugriff nach dem Stand der Technik;
Fig. 2A-2K Querschnitte eines Polysiliziumtransistors in unterschiedlichen Stadien der Verarbeitung gemäß einer bevorzugten Ausführungsform der Erfindung; und
Fig. 3 einen vereinfachten Entwurf eines gemäß der bevorzugten Ausfünrungsform des Verfahrens hergestellten Polysiliziumtransistors.
Es wird nun die Erfindung ausführlich beschrieben.
In der Fig. 1 ist ein herkömmliches Schaltungsdiagramm einer statischen Speicherzelle mit wahlfreiem Zugriff 10 gezeigt, die einen N-Kanal-Transistor 11, einen P-Kanal-Transistor 12, einen N-Kanal-Transistor 13, ein P-Kanal-Transistor 14, einen N-Kanal- Transistor 15 und einen N-Kanal-Transistor 16 umfaßt. Die Transistoren 15 und 16 arbeiten als Durchlass-(Pass) Transistoren, die die zweiseitige Natur von MOS Transistoren ausnützen, durch die die Drain- und Sourcefunktionen der ersten und zweiten Stromelektroden austauschbar sind. Bitleitungen 17 und 18 nach der Fig. 1 sind dazu da, um ein Datenbitsignal in wahrer oder komplementärer Form zu der Zelle hin- oder von dieser wegzuführen. Eine in der Fig. 1 gezeigte Wortleitung 19 ist dazu da, um ein Signal zu übertragen, das der Zelle 10 ermöglicht, das Datenbitsignal zu empfangen oder auszugeben.
Der Transistor 11 hat eine mit einem negativen feistungsversorgungsanschluß VSS verbundene Source, bei dem es sich typischerweise um Masse handelt, eine mit einem Knoten 21 verbundene Drain und ein mit einem Knoten 22 verbundenes Gate. Der Transistor 12 hat eine mit einem positiven Leistungsversorgungsanschluß VDD mit typischerweise 5 Volt verbundene Source, eine mit dem Knoten 21 verbundene Drain und ein mit dem Knoten 22 verbundenes Gate. Der Transistor 13 hat eine mit VSS verbundene Source, eine mit dem Knoten 22 verbundene Drain und ein mit dem Knoten 21 verbundenes Gate. Der Transistor 14 hat eine mit VDD verbundene Source, eine mit dem Konten 22 verbundene Drain und ein mit dem Knoten 21 verbundenes Gate. Der Transistor 15 hat eine erste mit dem Knoten 21 verbundene Stromelektrode, eine mit der Bitleitung 17 verbundene zweite Stromelektrode und eine mit der Wortleitung 19 verbundene Steuerelektrode. Der Transistor 16 hat eine mit dem Knoten 22 verbundene erste stromelektrode, eine mit der Bitleitung 18 verbundene zweite stromelektrode und eine mit der Wortleitung 19 verbundene steuerelektrode.
In den Fig. 2A-2K sind Querschnitte eines P-Kanal-Transistors und eines N-Kanal-Transistors gezeigt, die z.B. jeweils als die P-Kanal-Transistoren 12 oder 14 und die N-Kanal-Transistoren 11 oder 13 verwendet werden könnten. Der N-Kanal-Transistor ist in einem P-Siliziumsubstrat 30 ausgebildet, wie in den Fig. 2A-2K gezeigt ist. Von einem Feldoxid umgebene aktive Bereiche werden gebildet. Ein aktiver Bereich 31 ist als ein solcher aktiver Bereich in den Fig. 2A-2K gezeigt. Über dem aktiven Bereich 31 wird ein Gateoxid 32 gebildet. Über dem Gateoxid 32 wird eine Schicht aus erstem Polysilizium 33 gebildet. Die erste Polysiliziumschicht 33 wird N&spplus; dotiert, um eine hohe Leitfähigkeit aufzuweisen. Über der ersten Polysiliziumschicht 33 wird ein Zwischenschichtoxid 34 gebildet. Über dem Zwischenschichtoxid 34 wird eine Schicht aus zweitem Polysilizium 35 gebildet. Über einer zweiten Polysiliziumschicht 35 wird eine Oxid-Nitrit-Oxid-(ONO) Schicht gebildet, die eine Oxidschicht 37, eine Nitritschicht 38 und eine Oxidschicht 39 umfaßt. Der sich aus diesen Schritten ergebende Aufbau ist in der Figur 2A gezeigt. Das Gateoxid 32 wirkt als ein lsolator, um das Substrat 30 von der ersten Polysiliziumschicht 33 zu isolieren. Das Zwischenschichtoxid 34 wirkt als ein Isolator, um die erste Polysiliziumschicht 33 von der zweiten Polysiliziumschicht 35 zu isolieren.
Die ONO-Schicht 36 und die zweite Polysiliziumschicht 35 werden selektiv geätzt, um einen ungeätzten Teilbereich 41 des zweiten Polysiliziums und einen ungeätzten Teilbereich 42 des ONO zu bilden. Die sich durch dieses selektive Ätzen ergebende Struktur ist in er Fig. 2B gezeigt. Seitenwandbeabstandungen 43 und 44 werden an den Seiten der Teilbereiche 41 und 42 ausgebildet. Das Zwischenschichtoxid 34 wird unter Verwendung der Teilbereiche 41 und 42 und der Seitenwandbeabstandungen 43 und 44 als Maske geätzt, wodurch ein Zwischenschichtoxidteilbereich 45 verbleibt. Die sich nach diesem Schritt ergebende Struktur ist in der Fig. 2C gezeigt. Die erste Polysiliziumschicht 33 wird dann unter Verwendung der die Teilbereiche 41, 42 und 45 und die Seitenwandbeabstandungen 43 und 44 umfassenden Struktur als Maske geätzt, wodurch ein erster Polysiliziumteilbereich 46 verbleibt. Die sich ergebende Struktur ist in der Fig. 2D gezeigt. Zusätzlich zur Verwendung des nicht geätzten zweiten Polysiliziums und der zugeordneten Struktur als Maske kann eine zusätzliche Maske hinzugefügt werden, so daß andere Teilbereiche des ersten Polysiliziums nicht geätzt verbleiben zusätzlich zu denen unterhalb des nicht geätzten zweiten Polysiliziums. Die Teilbereiche des ersten Polysiliziums, die ungeätzt verbleiben, jedoch nicht unterhalb des zweiten Polysiliziums liegen, können zur Herstellung von Gate Verbindungen von anderen Schaltkreiselementen verwendet werden. Die zusätzliche Maske kann zu der Struktur nach der Fig. 2E vor der selektiven Entfernung des Zwischenschichtoxids 34 hinzugefügt werden.
Oxidteilbereiche 47 und 48 werden an Seitenwänden des ersten Polysiliziumteilbereichs 46 ausgebildet, wodurch die in der Fig. 2E gezeigte Struktur entsteht. Leicht dotierte N-Source/Drain-Bereiche werden dann implantiert, um die Bereiche 51 und 52 zu bilden, wobei dazwischen ein Kanalbereich 53 verbleibt. Die Seitenwandbeabstandungen 43 und 44 schützen den zweiten Polysiliziumteilbereich 41 davor, N-Typ-Dotierstoffe zu erhalten, die zum lmplantieren der Source-/Drain-Bereiche verwendet werden. Natürlich schützt auch der ONO-Teilbereich 42 den zweiten Polysiliziumteilbereich 41 vor diesem N-Typ-Tmplantat. Die sich nach dem Bilden von leicht dotierten Source-/Drain-Bereichen 51 und 52 ergebende Struktur ist in der Fig. 2F gezeigt.
Wie es beim Bilden für leicht dotierte Drainbereiche üblich ist, sind Seitenwandbeabstandungen ausgebildet, um die Maskierung zum Implantieren in die Source-/Drain-Bereiche zu schaffen, die zu dem Kanal versetzt sind, um die Leitfähigkeit der Source-/Drain-Bereiche zu erhöhen, was den Zwischenverbindungswiderstand erniedrigt. Die Seitenwandbeabstandungen 54 und 55 sind in der Figur 2G gezeigt. Nach dem Bilden der Seitenwandbeabstandungen 54 und 55 wird eine N-Typ-Implantation ausgeführt, was dazu führt, daß die leicht dotierten Bereichen 51 und 52 nach der Fig. 2 jeweils in Bereiche mit einem N&supmin; Teilbereich und einem N&spplus; Teilbereich umgewandelt werden. Die sich ergebende Struktur ist in der Fig. 2G gezeigt, die die Umwandlung des leicht dotierten Bereichs 51 in einen N+ Bereich 56 und einen verbleibenden N&supmin; Bereich 57 angrenzend an den Kanal 53 und die Umwandlung des leicht dotierten Bereichs 52 in einen N&spplus; Bereich 58 und einen verbleibenden N Bereich 59 angrenzend an den Kanal 53 zeigt. Der Aufbau mit leicht dotiertem Drain weist bekannte Vorteile auf, die jedoch auf Kosten einer erhöhten Prozeßkomplexität gehen. Anstatt des Ausbildens einer leicht dotierten Drainstruktur könnten die Bereiche 51 N&spplus; dotiert werden anstelle der leichten Dotierung. In diesem Fall wäre es nicht notwendig, die Seitenwandbeabstandungen 54 und 55 nach der Fig. 2G auszubilden. In beiden Fällen wird eine selbstausgerichtete Struktur über dem Kanal aus dem ersten Polysilizium über dem Gate-Isolator in dem aktiven Bereich, einem Zwischenschichtisolator über dem ersten Polysilizium und dem zweiten Polysilizium über dem Zwischenschichtisolator entwickelt, um eine Maske für die Bildung der Source und der Drain in dem Substrat auszubilden. Die zweite Schicht aus Polysilizium wird von der Dotierung während der Bildung der Source und der Drain in dem Substrat geschützt. Diese Struktur hat einen inhärenten Vorteil, der ermöglicht, daß die Bildung eines Zwischenschichtisolators vor der Bildung der Source und der Drain geschieht. Dies ist ein bedeutender Vorteil, weil die Bildung des Zwischenschichtisolators dann optimiert werden kann, ohne daß ein nachteiliger Einf luß einer solchen Optimierung auf die Source und die Drain zu befürchten ist. Wenn z.B. der beabsichtigte Zwischenschichtisolator ein Oxid ist, kann das Oxid bei verschiedenen Temperaturen gebildet werden. Die Unversehrtheit eines solchen Oxids ist jedoch wesentlich besser, wenn die Temperatur, bei der es gebildet wird, höher ist als die Temperaturen, bei denen die Source und die Drain sowohl nach unten als auch in den Kanal sich ausbreiten würden. Diese beiden Folgen sind nicht wünschenswert. Es gab somit einen Kompromiß zwischen der Unversehrtheit des Zwischenschichtoxids und der Tiefe der Source und der Drain. Die Lösung bestand darin, die Dicke des Zwischenschichtoxids bis dahin zu erhöhen, daß die benötigte Unversehrtheit erreicht wird. Dies ist jedoch für den Fall nicht wünschenswert, bei dem der Zwischenschichtisolator als ein Gate- Isolator wirkt, wenn die Source und die Drain eines Transitors in der zweiten Polysiliziumschicht gebildet werden sollen. ein weiterer Vorteil besteht darin, daß die zweite Schicht aus Polysilizium nicht scharfe Kanten der ersten Polysiliziumschicht überqueren muß. Typischerweise mußte in der Vergangenheit die zweite Polysiliziumschicht die erste Polysiliziumschicht an einer geätzten Kante aus Polysilizium überlappen. Das vorliegende Verfahren ermöglicht die Ausbildung eines Polysiliziumtransistors ohne die Notwendigkeit, daß die zweite Schicht aus Polysilizium eine scharfe Kante des geätzten ersten Polysiliziums überlappt.
Um die Bildung des P-Kanal-Transitors zu vollenden werden zusätzliche Verfahrensschritte ausgeführt. Obwohl nicht notwendig für die Bildung des P-Kanal-Transitors besteht ein weiterer Schritt darin, die hochdotierten Teilbereiche der Source- und der Drainbereiche mit Titansilizid zu bedecken. Das Titansilizid kann auch auf den nach dem Ätzen verbliebenen Teilbereichen des ersten Polysiliziums ausgebildet werden, die nicht durch das zweite Polysilizium bedeckt sind. Wie in der Fig. 2M gezeigt ist, wird der Isolator über den Bereichen 56 und 58 entfernt und, wie in der Fig. 21 gezeigt ist, werden die Teilbereiche 61 und 62 aus Titansilizid jeweils über den Bereichen 56 und 58 ausgebildet.
Diese Bildung von Titansilizid über der Source und der Drain ist dafür bekannt, den Widerstand zu verringern und das Verbinden der Elemente miteinander zu verbessern. Die Struktur nach der Fig. 2J zeigt einen P-Kanalbereich 63, der in dem zweiten Polysiliziumteilbereich 41 ausgebildet ist, der entweder die Source oder die Drain des in dem zweiten Polysilizium gebildeten P-Kanal-Transitors sein könnte. Der in Fig. 2J gezeigte Source-/Drain-Bereich 63 wird für eine P-Typ-Dotierung durch Entfernen des ONO über dem ausgewählten Bereich ausgewählt. Die Lage des Kanals wird daruch ausgewählt, daß der Teilbereich des ONO, der über der beabsichtigten Kanallage liegt, nicht entfernt wird. Die Struktur der Fig. 21, insbesondere des zweiten Polysiliziums 41, zeigt, wie der Kanal des P-Kanal-Transitors im Querschnitt nach der Bildung der Source und der Drain in dem zweiten Polysilizium gemäß dem Verfahren der bevorzugten Ausbildungsform der Erfindung aussieht. Durch das verbleibende ONO wird verhindert, daß die nachfolgende P-Typ-Tmplantierung den beabsichtigten Kanalteilbereich erreicht, während die freiliegenden Teilbereiche des zweiten Polysiliziums P-dotiert werden. Die N-Typ-Source/Drain werden von der P-Typ-Implantierung durch das Titansilizid geschützt. Wie in der Fig. 2J gezeigt ist, verhindern die Titansilizidbereiche 61 und 62, daß die P-Implantierung die N&spplus; Bereiche 56 und 58 erreicht. Andere Verfahren, die zum Schützen der N&spplus; Source-/Drain-Bereiche vor der P-Implanierung verwendet werden können, umfassen die Photolackanwendung und das Rückätzen und die Verwendung von aufschleuderbarem (spin-on) Glas. Es gibt Teilbereiche des ersten Polysiliziums, die nicht gezeigt sind, die der P-Typ-Dotierung ausgesetzt sind, wobei jedoch das erste Polysilizium stark N&spplus; dotiert ist, so daß die freiliegenden Teilbereiche des ersten Polysiliziums N&spplus; bleiben. Die freiliegenden Teilbereiche des ersten Polysiliziums sind einfach dazu da, um einen Kontakt für die in dem ersten Polysilizium ausgebildeten Gates herzustellen. Die Auswirkung der relativ leichten P-Typ-Dotierung ist somit unbedeutend. Zusätzlich wird auch Titansilizid auf den frei liegenden Teilbereichen des ersten Polysiliziums angewendet, was hilft, die P-Implantierung abzublocken.
Die Drain des P-Kanal-Transistors muß zudem mit der Drain des N-Kanal-Transistors verbunden werden können, wie es als Knoten 21 und 22 in der Fig. 1 gezeigt ist. Dies wird mit Titannitrit erzielt, was für diesen Zweck des Verbindens eines P-Typ-Bereichs mit einem N-Typ-Bereich ohne Bilden eines PN-Übergangs auf effektive Weise verwendet werden kann. In der Fig. 2K ist ein Teilbereich 64 aus Titannitrit gezeigt, der den Drainbereich 63 mit dem Drainbereich 58 über den Titansilizidteilbereich 62 verbindet. Wie in den Fig. 21 und 2J gezeigt ist, sind der Source-/Drain-Bereich 63 und der Kanalteilbereich des zweiten Polysiliziumteilbereichs 41 beide über dem aktiven Bereich 31. Dies ist nicht notwendig, um das Verfahren nach der bevorzugten Ausführungsform auszuführen. Die erste Polysiliziumschicht wird sich über den aktiven Bereich, in dem der N-Kanal-Transistor gebildet ist, hinauserstrecken, so daß einer oder mehrere oder Teilbereiche der Source, der Drain und des Kanals des P-Kanal-Transistors über dem Feldoxid oder einer Kombination aus Feldoxid und aktivem Bereich gebildet werden können. Auf ähnliche Weise kann das zum Herstellen der Verbindung zwischen den Drains des P- und des N-Kanal-Transistors verwendete Titannitrit sich auch über das Feldoxid erstrecken, um die gewünschten Verbindungen herzustellen. Das offenbarte Verfahren erlaubt, daß die in dem Substrat ausgebildete Source und Drain des Transitors nach der Bildung des Zwischenschichtoxydes ausgebildet werden kann. Die bevorzugte Ausführungsform der Erfindung umfaßt ein Vorsehen eines Verfahrensablaufs für ein leicht dotiertes Drain und für seitenwandbeabstandungen, um die zweite Schicht aus Polysilizium vor einer N-Dotierung zu schützen. Ein weiterer Verfahrensschritt der dazu verwendet werden könnte, das zweite polysilizium von der N-Typ-Implantation zu schützen, besteht darin, das zweite Polysilizium während des Ätzens des zweiten polysiliziums zu unterätzen, so daß das ONO über das ungeätzte zweite Polysilicium überhängen würde. Noch ein weiterer Verfahrensschritt könnte darin bestehen, das zweite Polysilizium nach dem Atzen des zweiten Polysiliziums zu oxidieren, und so ein Oxid an den Polysiliziumseiten zu wachsen, und die Polysiliziumgrenze unterhalb des ONO zu verschieben. Weiter könnten diese Verfahrensformen in Kombination miteinander verwendet werden.
Um den Polysiliziumtransistor zu optimieren, könnten die Kanalbereiche des Polysiliziumtransistors leicht N-Typ, P-Typ oder undotiert sein. Die Dosis für die nachfolgende P-Typ-Implantierung zum Bilden der Source und der Drain würde mitberücksichtigen, daß das zweite Polysilizium bereits leicht N-Typ oder P-Typ oder undotiert ist.
In der Fig. 3 ist ein vereinfachter Entwurf eines N-Kanal- Transitors und eines P-Kanal-Transistors gezeigt, die gemäß dem Verfahren der bevorzugten Ausführungsform der Erfindung hergestellt werden könnten. Der aktive Bereich 31 ist von einem Feldoxyd umgeben. Die zweite Polysiliziumschicht des selbstausgerichteten Streifens ist in einen Kanal 66, der den Teilbereich des zweiten Polysiliziumteilbereichs 41, über dem das ONO nicht entfernt wurde, darstellt, eine Drain 63 und eine Source 65 des P-Kanal-Transitors unterteilt. In dem aktiven Bereich 38 sind Bereiche 56 und 58 zum Kontaktieren der Source und der Drain des N-Kanal-Transistors gezeigt. Ein Titannitritteilbereich 64 ist gezeigt, der die Drain 63 des P-Kanal-Transistors und den Bereich 58 des N-Kanal-Transistors kontaktiert, um den Drain-zu-Drain-Kontakt des N- und P-Kanal-Transistors herzustellen. Der gezeigte selbstausgerichtete Streifen guert über den aktiven Bereich 31, um dabei wenigstens zwei Teilbereiche des aktiven Bereichs 31 unbedeckt zu lassen, so daß die Source und die Drain des N-Kanal-Transistors in dem aktiven Bereiche 31 nach der Bildung des selbstausgerichteten Streifens gebildet werden können. Wie aus der Fig. 3 hervorgeht, können die Source, die Drain und der Kanal des Polysiliziumtransistors entweder über dem Feldbereich oder dem aktiven Bereich oder beiden gelegen sein. Die Source und die Drain des Polysiliziumtransitors könnten vor der Substratsource, oder sogar bevor das erste Polysilizium geätzt wird, gebildet werden. Die Source und die Drain in dem zweiten Polysilizium könnten mittels einer Maske ebenfalls gebildet werden, bevor das zweite Polysilizium geätzt wird. Natürlich würde die Source und die Drain in dem nicht geätzten Teilbereich der zweiten Polysiliziumschicht liegen, sei es, daß die Source und die Drain dotiert werden, bevor oder nachdem das zweite Polysilizium geätzt wird. Eine weitere Möglichkeit besteht darin, daß das zweite Polysilizium nicht eine getrennte dotierte Source und Drain aufweist, sondern, daß das gesamte zweite Polysilizium P&supmin; sein könnte. Die Bildung der Source und der Drain in dem Polysiliziumtransistor würde durch Herstellen eines Kontakts an den Enden des jeweiligen Polysiliziumstreifens erfolgen. Auf ähnliche Weise könnte die Bildung der Source und der Drain in dem Substrat im Rahmen mit einer Verwendung einer Schottky-Barrieren Diode erzielt werden.
Das hier beschriebene Verfahren schafft somit einen Polysiliziumtransistor und einen Bulktransistor (einen Transistor, der seine Source und seine Drain in dem Substrat hat) mit einem Gate in dem ersten Polysilizium, das sowohl dem Polysiliziumtransistor und den Bulktransistor gemeinsam ist. Es ist somit ein Verfahren geschaffen, durch das eine SRAM Zelle unter Verwendung von Polysiliziumtransistoren hergestellt werden kann, mit denen das Zellendesign und die in einer SRAM-Zele steckenden Möglichkeiten realisierbar sind. Das Potential solcher SRAM Zellen war zwar bekannt, konnte jedoch bis jetzt nicht in einem erfolgreichen Herstellungsverfahren realisiert werden.

Claims

1. Ein Verfahren zum Herstellen eines ersten Transistors (11) und eines zweiten Transistors (12) auf einem Halbleitersubstrat (30) mit einem von einem Feldoxid umgebenen aktiven Bereich (31), das die folgenden Schritte umfaßt:

Bilden einer ersten Isolatorschicht (32) über dem aktiven Bereich (31);

Bilden einer ersten Polysiliziumschicht (33) über der ersten Isolatorschicht (32) und dem Feldoxid;

Bilden einer zweiten Isolatorschicht (34) über der ersten Schicht aus Polysilizium (33);

Bilden einer zweiten Polysiliziumschicht (35) über der zweiten Isolatorschicht (34);

selektives Ätzen der zweiten Polysiliziumschicht (35), der zweiten Isolatorschicht (34) und der ersten Polysiliziumschicht (33), um einen selbstausgerichteten Streifen zu bilden, der einen ungeätzten Teilbereich (46) der ersten Polysiliziumschicht (33), einen ungeätzten Teilbereich (45) der zweiten Isolatorschicht (34) und einen ungeätzten Teilbereich (41) der zweiten Polysiliziumschicht (35) umfaßt, wobei das Ätzen ein Ätzen über dem aktiven Bereich (31) einschließt, so daß der selbstausgerichtete Streifen einen Teilbereich über einem mittleren Teilbereich des aktiven Bereichs aufweist, so daß ein erster Teilbereich und ein zweiter Teilbereich des aktiven Bereichs durch den selbstausgerichteten Streifen getrennt, aber nicht von diesem abgedeckt sind;

in den ersten und zweiten Teilbereichen des aktiven Bereichs Bilden einer ersten Source (56,57) des ersten Transistors (11) in dem ersten Teilbereich und einer ersten Drain (59,58) des ersten Transistors (11) in dem zweiten Teilbereich, wodurch ein erster Kanal (53) des ersten Transistors (11) zwischen dem ersten Teilbereich und dem zweiten Teilbereich gebildet wird; und

Bilden einer zweiten Source (65) und einer zweiten Drain (63) des zweiten Transistors (12) in den zwei nicht angrenzenden Teilbereichen des nicht geätzten Bereichs (41) der zweiten Polysiliziumschicht (35), wodurch ein zweiter Kanal (66) des zweiten Transistors (12) dazwischen ausgebildet wird;

wodurch der erste Transistor (11) die in dem aktiven Bereich (31) ausgebildete erste Source (56,57) und die erste Drain (59,58) und ein aus einem Teilbereich des nicht geätzten Teilbereichs (46) der ersten Polysiliziumschicht (33), der über dem ersten Kanal (53) in dem aktiven Bereich (31) gelegen ist, gebildetes Gate umfaßt, und der zweite Transistor (12) die in dem nicht geätzten Teilbereich (41) der zweiten Polysiliziumschicht (35) gebildete zweite Source (65) und zweite Drain (63) und ein aus einem Teilbereich eines nicht geätzten Teilbereichs (46) der ersten Polysiliziumschicht (33), der unter dem in dem nicht geätzten Teilbereich (41) der zweiten Polysiliziumschicht (35) ausgebildeten zweiten Kanal (66) gelegen ist, gebildetes Gate umfaßt.

2. Das Verfahren nach Anspruch 1, das weiter den folgenden Schritt umfaßt:

Bilden eines Titannitritbereichs (64) über einem Teilbereich des zweiten Drains (63) des zweiten Transistors (12) und einem Teilbereich des ersten Drains (59,58) des ersten Transistors (11).

3. Das Verfahren nach Anspruch 1, das weiter den folgenden Schritt umfaßt:

Bilden von Titansilizid (61,62) auf Teilbereichen der ersten Source (56,57) und der ersten Drain (59,58).

4. Das Verfahren nach Anspruch 3, das weiter den folgenden Schritt umfaßt:

Bilden eines Titannitritbereichs (64) über einem Teilbereich der zweiten Drain (63) und einem Teilbereich des Titansilizids (64), das sich über dem ersten Drain (59,58) befindet.

5. Das Verfahren nach Anspruch 1, wobei die zweite Isolatorschicht (34) ein bei einer relativ hohen Temperatur gebildetes Oxid ist.

6. Das Verfahren nach Anspruch 5, wobei die erste Source (56,57) und die erste Drain (58,59) des ersten Transistors (11) N-Typ dotiert sind und die zweite Source (65) und die zweite Drain (63) des zweiten Transistors (12) P-Typ dotiert sind.