KR20210096698A - 3차원 동적 랜덤 액세스 메모리 어레이 - Google Patents

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Abstract

층상 기판 어셈블리의 다수의 디바이스 계층에 매립된 단일 트랜지스터, 단일 커패시터(1T1C) 셀을 포함하는 모놀리식으로 통합된 3차원(3D) DRAM 어레이 구조가 개시되어 있다. 일부 실시예에서, 기판 어셈블리를 통해 연장되는 수직 전기 전도성 데이터 라인 및 접지 필라는 트랜지스터 소스 및 접지 전압을 제공하고, 다수의 디바이스 레벨에서 수평 전기 전도성 액세스 라인은 트랜지스터 게이트 전압을 제공한다. 3D DRAM 어레이를 제조하기 위한 프로세스 흐름도 설명되어 있다.

Description

3차원 동적 랜덤 액세스 메모리 어레이
우선권 출원
본 출원은 2018년 12월 31일자로 출원된 미국 가출원 일련 번호 62/786,985에 대한 우선권의 이익을 주장하며, 이는 그 전체가 본 출원에 참조로 포함된다.
DRAM(dynamic random-access memory)은 현대 컴퓨터 및 그래픽 카드뿐만 아니라 휴대용 디바이스 및 비디오 게임 콘솔과 같은 기타 전자 디바이스의 메인 메모리로 일상적으로 사용되는 일종의 휘발성 반도체 메모리이다. DRAM은 각 데이터 비트를 집적 회로 내의 커패시터에 저장하고; 외부 메모리 리프레시 회로를 사용하여 커패시터의 데이터를 주기적으로 재기록 함으로써 커패시터의 전하 누설로 인해 발생할 수 있는 데이터 손실을 방지한다는 점에서 "동적"이다. 수십 년 동안 DRAM 비트 밀도는 급속도로 성장하여 끊임없이 증가하는 전자 디바이스의 메모리 용량에 기여했다. 그러나, 2개 차원에서의 DRAM 확장은 몇 세대 내에 로드맵의 종점에 가까워질 것으로 예상되며, DRAM 구조를 제3 차원으로 연장하려는 요구를 불러 일으킨다.
첨부 도면에서는 다양한 채우기 패턴과 해치 스타일을 사용하여 서로 다른 재료 층과 디바이스 컴포넌트 사이의 시각적 대비를 제공한다. 이러한 채우기 패턴 및 해치 스타일은 각각의 층 또는 디바이스 컴포넌트에 대한 재료 선택을 제한하기 위한 것이 아니며(그리고, 다양한 재료의 도시에 관한 관례를 벗어날 수 있음); 대신 적절한 재료가 본문 설명에 나열된다.
도 1은 다양한 실시예에 따른 예시적인 DRAM 디바이스의 개략도이다.
도 2는 다양한 실시예에 따른 3D RAM 어레이의 개략적인 평면도이다.
도 3은 다양한 실시예에 따른 3D DRAM 어레이의 개략적인 단면도이다.
도 4 내지 도 19a는 일 실시예에 따른 이중 게이트 트랜지스터를 갖는 메모리 셀의 3D 어레이를 형성하는 프로세스를 예시하며, 프로세스의 다양한 단계에서 발생하는 중간 구조를 보여주는 일련의 절결 사시도를 예시한다.
도 19b 내지 도 33은 도 4 내지 도 19a의 메모리 셀의 3D 어레이에 대한 전기적 연결을 형성하는 프로세스를 예시하며, 프로세스의 다양한 단계에서 발생하는 중간 구조를 보여주는 일련의 절결 사시도를 예시한다.
도 34는 도 4 내지 도 33의 프로세스에 의해 생성된 메모리 셀의 3D 어레이의 액세스 라인 쌍 및 관련 접촉 비아를 격리하여 도시한다.
도 35는 도 4 내지 도 33의 프로세스에 의해 생성된 메모리 셀의 이중 게이트 액세스 트랜지스터를 격리하여 도시한다.
도 36은 도 4 내지 도 33의 프로세스에 의해 생성된 메모리 셀의 저장 커패시터를 격리하여 도시한다.
도 37은 도 36의 저장 커패시터를 확대도로 도시한다.
도 38 내지 도 40은 일 실시예에 따른, 층상 기판 어셈블리 및 내부에 단일 게이트 트랜지스터가 형성된 메모리 셀의 3D 어레이를 예시한다.
도 41은 일부 실시예에 따른 기판 어셈블리에서 메모리 어레이 아래에 위치된 주변 회로부를 갖는 메모리 셀의 3D 어레이를 도시한다.
모놀리식 다층 구현의 3차원(3D) DRAM 어레이 구조와 이러한 구조를 생성하기 위한 프로세스 흐름이 본 출원에 설명되어 있다. 다양한 실시예에 따르면, DRAM 어레이는 3D 격자 배열로 층상 기판 어셈블리에 매립된 단일 트랜지스터, 단일 커패시터(1T1C) 셀을 포함한다. "기판 어셈블리"라는 용어는 베이스 레벨 기판 자체뿐만 아니라 기판 상에 또는 위에 형성된 추가 구조를 식별하기 위해 본 출원에 사용된다. 많은 예에서, 기판은 실리콘 기판과 같은 반도체 기판일 것이지만, 본 출원에 설명된 메모리 구조의 형성을 지지하기 위해 (예를 들어, 실리콘-온-인슐레이터 또는 본 기술 분야의 숙련자에게 알려진 다른 구성 같은) 기판의 대체 구성이 사용될 수 있다.
아래의 설명은 기판 어셈블리의 일부로서 메모리 어레이의 형성을 다루고, 따라서 메모리 어레이가 기판 위에 형성될 것이다. 본 출원에서 나중에 더 구체적으로 설명되는 바와 같이, 다른 구조가 기판 위에 그리고 메모리 어레이 아래에 형성될 수 있다. 일 예로서, 메모리 디바이스를 동작시키기 위한 주변 회로부는 부분적으로는 반도체 기판 내에 형성되고 부분적으로는 기판 위의 하나 이상의 재료 레벨에 형성된 디바이스로 형성될 수 있다. 이러한 주변 회로부는 본 기술 분야의 숙련자에게 잘 알려져 있고 예를 들어 어드레스 디코더(행 및 열 디코더), 프리-차지 회로, 감지 증폭기, 타이밍 및 제어 회로를 포함할 수 있으며, 메모리 어레이에 데이터를 저장하고 메모리 어레이에서 데이터를 판독하는 것을 비롯하여 메모리 어레이를 동작시키기 위해 사용될 수 있다. 다른 예에서, 이러한 주변 회로부는 메모리 어레이와 함께 형성될 수 있다. 이러한 주변 회로부(또는 메모리 어레이 외부의 다른 구조)가 기판 어셈블리에 형성될 수 있는 특정 형태는 현재 설명된 주제의 일부를 형성하지 않으므로 이 설명에서 구체적으로 다루지 않는다.
설명된 메모리 어레이에는 다수의 디바이스 계층이 포함되며 각 디바이스 계층은 다수의 개의 어레이화된 메모리 디바이스가 포함되고, 다수의 디바이스 계층의 수직으로 오프셋된 메모리 디바이스 사이에 연결이 제공된다. 묘사되어 있는 예에서 디바이스 계층은 유전체 분리 레벨에 의해 수직으로 분리된다. 묘사되어 있는 메모리 어레이의 예시적인 구성에서, 각 디바이스 계층은 2개의 전기 전도성 디바이스 레벨(이중 게이트 트랜지스터 실시예의 경우) 또는 인접한 단일 전기 전도성 디바이스 레벨(단일 게이트 트랜지스터 실시예의 경우) 사이에 "샌드위치식으로 배치된" 유전체 디바이스 레벨을 포함한다. 유전체 및 전도성 디바이스 레벨은 각각 유전체 또는 전도성 재료의 단일 층에 의해 각각 형성될 수 있거나; 또는 대안적으로, 각 레벨은 각각의 레벨의 특성을 협력적으로 형성하는 다수의 재료를 포함할 수 있다. 예를 들어, 유전체 디바이스 레벨은 각각 다수의 유전체 재료를 포함할 수 있으며(일부 예에서 이제 설명하지 않을 것이지만, 하나 이상의 층으로 존재할 수 있음) 및/또는 전도성 디바이스 레벨은 각각 하나 이상의 층으로 존재하는 다수의 전도성 재료를 포함할 수 있다. 유사하게, 유전체 분리 레벨은 각각 단일 유전체 재료 층 또는 다수의 적층 유전체 재료 층에 의해 형성될 수 있다. 설명의 용이함을 위해, 유전체 및 전도성 디바이스 레벨뿐만 아니라 유전체 분리 레벨도 이하에서 개별적인 각각의 층으로서 간단히 설명될 것이다. 설명된 "층"은 설명된 구조를 형성하고 설명된 기능을 제공하기 위해 하나 이상의 재료를 포함하는 레벨의 기본 표현으로서 제시된다는 것을 이해하여야 한다. 따라서, 달리 명시적으로 표시되지 않는 한, 재료 층에 대한 각 설명은 하나 이상의 재료로 형성된 레벨을 나타낸다.
3D RAM 어레이는 다양한 실시예에 따라, 트랜지스터 소스 및 접지 전압을 제공하기 위해 다수의 디바이스 계층을 통해 연장되는 수직 전기 전도성 데이터 라인 및 접지 필라, 및 트랜지스터 게이트 전압을 제공하기 위한 다층 기판 어셈블리 내의 다수의 디바이스 계층에서의 수평 전기 전도성 액세스 라인을 포함한다. 접지 전위에 대하여 메모리 어레이를 언급할 때 본 출원에 사용되는 용어 "접지 필라"은 일반적인 구현이 될 것이다. 그러나, 접지 전위의 필라에 대한 각 설명은 상이한 기준 전위의 필라로 대체될 수 있다. 본 출원에 사용될 때, 용어 "수평"은 기판 어셈블리 및 그 층의 평면 내부에 있거나 또는 그에 평행함을 의미하고, 용어 "수직"은 일반적으로 기판 어셈블리의 배향에 무관하게 기판 어셈블리 및 그 층의 평면에 법선/직교를 의미한다.
2차원(2D) DRAM 어레이가 제3 차원으로 적층되는 데크-바이-데크 구현과 비교하여 설명된 모놀리식 3D DRAM 어레이는 수직 필라와 작동 가능하게 관련된 수직 배치 디바이스 및 관련 제조 프로세스를 통해 비트 밀도가 더 비용 효율적으로 증가할 수 있게 한다. 또한, 개시된 3D DRAM 어레이는 어레이 아래에 주변 회로부를 배치하여 전체 디바이스 크기를 더욱 감소시킬 수 있다.
앞서 설명한 광범위한 개요는 특히 첨부 도면과 함께 읽을 때, 다양한 예시적인 실시예에 대한 다음의 상세한 설명으로부터 더 쉽게 이해될 것이다.
도 1은 다양한 실시예에 따른 예시적인 DRAM 디바이스(100)의 개략도를 제공한다. 디바이스는 행(104) 및 열(106)로 배열된 메모리 셀(102)의 어레이(난독화를 피하기 위해 도 1에서 하나만 도면 부호로 표시됨)를 포함한다. 단순함을 위해, 그리고 메모리 디바이스(100)의 기본 컴포넌트 및 기본 동작을 설명하는 데 충분하도록, 어레이는 2개 차원으로만 도시되어 있으며; 도 1에 이어지는 설명은 개시된 주제에 따라 어레이가 제3 차원으로 확장될 수 있는 방법을 다룰 것이다. 또한, 4개의 행(104) 및 열(106)만이 예시되어 있지만, 실제로 DRAM 디바이스는 행당 및/또는 열당 더 많은(예를 들어, 수십, 수백 또는 수천 개의) 메모리 셀(102)을 포함할 수 있음을 이해하여야 한다.
다양한 실시예에 따르면, 각각의 메모리 셀(102)은 단일 트랜지스터(110)(예를 들어, 전계 효과 트랜지스터(FET)) 및 단일 커패시터(112)를 포함하고; 따라서 이러한 셀은 일반적으로 1T1C 셀이라고도 지칭된다. 커패시터(112)의 한 판(본 출원에는 "노드 판"이라고도 지칭됨)은 트랜지스터(110)의 드레인 단자("D")에 연결되는 반면 커패시터(112)의 다른 판은 접지(114)에 연결된다. 1T1C 셀(102)의 어레이 내의 각각의 커패시터(112)는 1 비트의 데이터를 저장하는 역할을 하고, 각각의 트랜지스터(110)는 저장 커패시터(112)에 기록하거나 그로부터 판독하는 "액세스 디바이스"의 역할을 한다.
각 행(104) 내의 트랜지스터 게이트 단자 단자("G")는 각각의 액세스 라인(대안적으로, "워드 라인"이라 지칭됨)(116)(동일한 재료 또는 상이한 재료로 형성될 수 있음)의 일부이고, 각 열(106) 내의 트랜지스터 소스 단자("S")는 각각의 데이터 라인(대안적으로, "비트 라인"이라 지칭됨)(118)에 전기적으로 연결된다. 행 디코더(120)는 행 디코더(120)에 입력된 행 어드레스 신호(122)에 응답하여 개별 액세스 라인(116)을 선택적으로 구동할 수 있다. 주어진 액세스 라인(116)을 고전압으로 구동하면 각각의 행(104) 내의 액세스 트랜지스터(110)가 전도하게 하고, 그에 의해, 행(104) 내의 저장 커패시터(112)를 각각의 데이터 라인(118)에 연결하여 데이터 라인(118)과 저장 커패시터(112) 사이에 판독 또는 기록 동작에 필요 사이에서 전하가 전달될 수 있다. 판독 및 기록 동작 모두는 감지 증폭기 회로부(124)를 통해 수행될 수 있으며, 이는 선택된 행(104)의 메모리 셀(102)과 입력/출력 버퍼(126)(기록/판독 동작용) 또는 외부 입력/출력 데이터 버스(128) 사이에서 비트 값을 전달할 수 있다. 열 어드레스 신호(132)에 응답하는 열 디코더(130)는 선택된 행(104) 내의 메모리 셀(102) 중 어느 것이 판독되거나 기록되는 지를 선택할 수 있다. 대안적으로, 판독 동작을 위해, 행(104) 내의 저장 커패시터(112)는 동시에 판독되고 래치될 수 있으며, 열 디코더(130)는 그 후 출력 데이터 버스(128)에 연결할 래치 비트를 선택할 수 있다. 저장 커패시터의 판독은 저장된 정보를 파괴하므로 판독 동작은 커패시터 전하의 동시 재기록을 수반한다. 또한 판독/기록 동작 사이에 커패시터 전하가 반복적으로 리프레시되어 데이터 손실을 방지한다. 판독/재기록, 기록 및 리프레시 동작에 대한 세부 사항은 본 기술 분야의 숙련자에게 잘 알려져 있다.
메모리 디바이스(100)는 공급 전압(예를 들어, 트랜지스터(110)에 대한 소스 및 게이트 전압을 제공하기 위한) 및 신호(데이터, 어드레스 및 제어 신호를 포함)를 수신하기 위한 핀을 포함하는 패키지 내의 집적 회로로 구현될 수 있다. 일반적으로, 도 1은 메모리 셀(102) 및 관련 액세스 및 데이터 라인(116, 118)뿐만 아니라 주변 회로부의 많은 세부 사항을 생략하고, 기본적인 구조적 컴포넌트 및 동작 원리를 예시하기 위해 매우 단순화된 형태로 메모리 디바이스(100)를 묘사한다는 것을 이해하여야 한다. 예를 들어, 행 및 열 디코더(120, 130), 감지 증폭기 회로부(124) 및 버퍼(126)에 더하여, 메모리 디바이스(100)는 제어 신호(예를 들어, 외부 프로세서에 의해 제공됨)에 기초하여 메모리 동작을 제어하는 메모리 제어 유닛, 추가 입력/출력 회로 등과 같은 추가 주변 회로부를 포함할 수 있다. 이러한 주변 회로부의 세부 사항은 일반적으로 본 기술 분야의 숙련자에게 알려져 있으며 본 출원에 더 이상 설명되지 않는다. 대신, 다음의 설명은 다양한 실시예에 따른 메모리 셀(102)의 구조적 세부 사항 및 메모리 셀 어레이의 레이아웃에 초점을 둔다.
종래의 2D DRAM 어레이에서, 메모리 셀(102)의 행(104) 및 열(106)은 반도체 기판의 단일 수평 평면(즉, 층에 평행한 평면)을 따라, 예를 들어, 상호 직교 수평 액세스 및 데이터 라인(116, 118)을 갖는 직사각형 격자로 배열된다. 대조적으로, 본 출원에 설명된 바와 같은 3D DRAM 어레이에서, 메모리 셀(102)은 다중-계층 기판 어셈블리의 다수의 디바이스 계층에 대응하는 다수의 수직 적층 수평 평면을 둘러싸는 3D 격자로 배열되며, 각 디바이스 계층은 트랜지스터 게이트 단자가 수평 액세스 라인(116)에 의해 연결된 셀(102)의 다수의 평행한 행을 포함한다. (본 출원에 사용될 때 "디바이스 계층"은 재료의 다수의 층(또는 레벨)을 포함할 수 있지만, 메모리 셀의 단일 수평 계층의 메모리 디바이스의 컴포넌트를 형성한다.) 데이터 라인(118)은 모두 또는 적어도 다중-계층 구조의 수직 부분이 전체를 통해 수직으로 연장되고, 각각의 데이터 라인(118)은 다수의 디바이스 계층에서 관련된 메모리 셀(102)의 수직 열(106)의 트랜지스터 소스 단자에 연결된다. 유리하게, 메모리 셀의 이러한 3D 구성은 2D 어레이에 비교하여 비트 밀도를 더욱 증가시킬 수 있게 한다. 또한, 개시된 3D DRAM 디바이스는 어레이 메모리 셀 아래에 주변 회로부를 배치하여 전체 디바이스 크기를 더욱 감소시킬 수 있게 한다.
도 2는 수직 데이터 라인 필라(202)(데이터 라인(118)을 구현함) 및 관련 메모리 셀(204)(셀(102)에 대응함)의 예시적인 배열을 예시하고 있는, 다양한 실시예에 따른 3D DRAM 어레이(200)의 개략적인 평면도이다. (명확성을 위해 필라(202) 및 셀(204) 중 일부만이 도면 부호로 표시된다.) 도시되어 있는 바와 같이, 데이터 라인 필라(202)은 각각 제1 및 제2 수평 방향을 정의하는 격자 벡터(206, 208)에 의해 스패닝된 평행사변형 격자의 정점에 배열될 수 있다. 격자 벡터(206, 208)(및 대응하는 수평 방향)는 예각(209)(도시되어 있는 바와 같이, 수학적으로 음의(시계 방향) 방향으로 벡터(206)와 벡터(208) 사이의 각도를 측정) 또는 직각(후자는 직사각형 격자의 특별한 경우를 초래함)을 포함할 수 있다. 메모리 셀(204)은 데이터 라인 필라(202)을 적어도 부분적으로 둘러싸도록 형성될 수 있으며, 이는 도 3과 관련하여 아래에서 더 구체적으로 설명된다. 제1 수평 방향(격자 벡터(206)에 의해 정의됨)을 따라 연장하는 메모리 셀(204)의 행(210) 내에서, 메모리 셀(204)의 트랜지스터 게이트는 서로 전기적으로 결합되어 수평 액세스 라인을 형성한다. 일부 실시예에서, 인접한 메모리 셀(204) 사이의 전기적 연결은 예를 들어 임의의 인접한 데이터 라인 필라(202)의 쌍 사이의 중간에서 행(210)을 따라 배치된 수직 "더미 필라"(214)를 둘러싸는 트랜지스터 게이트와 구조적으로 유사한 전도성 링(212)에 의해 용이하게 된다. 3D RAM 어레이(200)는 또한 저장 커패시터의 한 판이 결합될 기준 전압에 결합된 "기준 필라"을 포함하고; 많은 예에서, 기준 전압은 접지 전위일 것이고, 따라서 기준 필라는 본 출원에서 "접지 필라"(216)으로도 지칭된다. 접지 필라(216)은 데이터 라인 필라(202) 및 접지 필라(216)이 제2 수평 방향으로 교번하도록 데이터 라인 필라의 인접한 행(210) 사이에 배치되는 제1 방향으로 연장하는 제2 세트의 행(218)을 따라 배열된다. 데이터 라인 필라(202)은 개별적으로 어드레스 가능할 수 있으며(앞서 설명된 바와 같이 열 어드레스 디코더를 사용하여), 선택된 디바이스 계층의 메모리 셀 중 임의의 하나가 액세스될 수 있게 한다. 수평 액세스 라인은 마찬가지로 개별적으로 어드레스 가능할 수 있거나, 주어진 디바이스 계층의 모든 행을 동시에 선택하기 위해 디바이스 계층별로 그룹화될 수 있다.
도 3은 데이터 라인 필라(202) 중 하나와 이웃 접지 필라(216) 중 하나를 통해 수직 및 제2 수평 방향에 평행한 절단면을 보여주는 다양한 실시예에 따른 3D DRAM 어레이(200)의 개략적인 단면도이다. 도면은 각각 전기 전도성 디바이스 층(304) 및 전기 절연 유전체 디바이스 층(306)을 포함하는 (일반적으로 2개 이상의 디바이스 계층의) 2개의 디바이스 계층(300, 302)을 예시한다. 유전체 디바이스 층(306)은 전도성 디바이스 층(304) 위에(도시되어 있는 바와 같이) 또는 아래에 배치될 수 있거나, 대안적으로 절연 유전체 디바이스 층(306)이 2개의 전도성 디바이스 층(304) 사이에 샌드위치식으로 배치될 수 있다. 접지 필라(216)은 전도성 디바이스 층(304)과 전기적으로 접촉한다(실제로 동일한 재료 및 형태 및 일체형 구조로 제조될 수 있음). 한편, 데이터 라인 필라(202)은 전도성 디바이스 층(304)과 전기적으로 절연된다.
각각의 유전체 디바이스 층(306)에서, 각각의 데이터 라인 필라(202)은 반도체 재료(예를 들어, 도핑되지 않은 폴리실리콘과 같은 광대역갭 재료)로 제조된 트랜지스터 채널(310)에 의해 적어도 부분적으로 둘러싸이고, 예를 들어 데이터 라인 필라(202) 주위에 내부 링을 형성한다. 차례로, 각각의 트랜지스터 채널(310)은 전기 전도성 재료로 제조되고 예를 들어 트랜지스터 채널(310) 주위에 외부 링을 형성하는 커패시터 노드 판(312)에 의해 적어도 부분적으로 둘러싸여 있다. 각각의 전도성 디바이스 층(304)에서, 각각의 데이터 라인 필라(202)은 전기 전도성 재료로 제조되고 예를 들어 데이터 라인 필라(202) 주위에 링을 형성하는 전기 전도성 트랜지스터 게이트(314)에 의해 적어도 부분적으로 둘러싸여 있다.
트랜지스터 채널(310), 커패시터 노드 판(312) 및 트랜지스터 게이트(314)는 모두 본 출원에서 다른 구조(예를 들어, 데이터 라인 필라(202)) 주위로 연장하거나 "둘러싸는" "링"인 것으로 설명된 구조의 예이다. 일부 예에서, 이러한 "링"은 둘러싸인 필라 주위로 360° 전체로 연장되는 연속 환형 구조일 수 있으며; 다른 예에서, 링은 둘러싸인 필라의 일부 주위에서만 연장되는 불연속 구조일 수 있으며; 또 다른 예에서, 링은 둘러싸인 필라의 적어도 일부 주위에서 집합적으로 연장되는 다수의 부분을 포함하는 불연속 구조일 수 있다. 본 설명의 목적을 위해, 이러한 모든 구성은 "링" 구조라 지칭된다. 추가로, 이러한 "링" 구조는 수평 평면에서 볼 때 원을 정의하는 내부 및/또는 외부 표면을 정의하는 수직 표면으로 편리하게 형성될 수 있지만; 그러나, 설명된 링 구조는 이러한 원형 표면에 의해 정의되는 것으로 제한되지 않으며, 본 출원에 설명되고 설명된 바와 같이 "링"의 내부 및/또는 외부 표면에 의해 다른 형상이 정의될 수 있다.
트랜지스터 게이트(314)는 그 위에 있는(및/또는 전도성 층이 유전체 층에 대해 위치하는 위치에 따라 그 아래에 있는) 트랜지스터 채널(310)과 수평으로 중첩되지만 전기적으로 절연되고, 주변의 전도성 디바이스 층(304) 뿐만 아니라 각각의 데이터 라인 필라(202)으로부터, 예를 들어, 예로서, 1 nm 내지 50 nm의 두께를 가질 수 있는 하나 이상의 유전체 층(316)에 의해 전기적으로 절연된다. 따라서, 이에 따른 메모리 셀의 트랜지스터는 트랜지스터 게이트(314)와 함께 트랜지스터 채널(310)에 의해 형성되고, 데이터 라인 필라(202) 및 커패시터 노드 판(312)은 각각 소스 및 드레인 단자로서 기능한다. 커패시터 노드 판(312)은 그 아래(및/또는 그 위)의 전도성 디바이스 층(304)과 수평으로 중첩하지만, 전도성 디바이스 층(304)으로부터 전기적으로 절연되고, 따라서, 예를 들어 마찬가지로 1 nm 내지 50 nm의 두께를 가질 수 있는 하나 이상의 유전체 층(318)에 의해 접지 필라(202)으로부터 전기적으로 절연된다. 집합적으로, 커패시터 노드 판(312), 인접한 전도성 디바이스 층(304)의 중첩 부분과 그 사이의 절연부는 메모리 셀의 저장 커패시터를 형성한다.
도 4 내지 도 19a는 프로세스의 다양한 단계로부터 발생하는 중간 구조를 보여주는 일련의 절결 사시도로 일 실시예에 따른 메모리 셀의 3D 어레이를 형성하는 프로세스를 예시한다.
도 4는 반도체 기판(404) 위에 형성된 층상 기판 어셈블리(400)를 도시한다(설명된 메모리 어레이 구조에 관련되지 않고 따라서 개별적으로 묘사되지 않은 다수의 재료 레벨이 그 위에 형성될 수 있음). 묘사되어 있는 예에서, 반도체 기판(404)은 식별된 도면을 참조하여 설명된 최하부 구조(예를 들어, 필라(202, 214, 216)의 하단 부분 같은) 주위로 연장되는 유전체 영역을 포함한다. 기판 어셈블리(400)는 또한 표준 층 퇴적 기술(예를 들어, 화학 기상 증착, 전기 화학적 퇴적, 분자 빔 에피택시, 스퍼터링 등 같은)을 사용하여 제조될 수 있는 다양한 재료 레벨의 주기적 스택 위에 형성된 상단 유전체 레벨(402)을 포함한다. 스택의 각 구간은 디바이스 계층을 형성한다. 도 4 내지 도 19a의 예에서, 각각의 디바이스 계층은 2개의 전기 전도성 디바이스 층(304) 사이에 샌드위치식으로 배치된 유전체 디바이스 층(306)을 포함하고, 집합적으로 3 층 디바이스 계층(410)을 형성하며; 그리고, 수직으로 인접한 디바이스 계층(410)을 분리하기 위해 상부 전도성 디바이스 층(304)의 상단에 배치된 별개의 유전체 레벨(412)을 포함한다. 도 3에 대해 설명된 바와 같이, 다른 예에서, 디바이스 계층은 단지 2개의 층/레벨(예를 들어, 유전체 디바이스 층(306) 및 단일 전도성 디바이스 층(304))을 포함할 수 있다. 도 4는 3개의 디바이스 계층(410)을 도시하지만, 이에 따른 3D 메모리 어레이는 더 많은 디바이스 계층(410), 예를 들어 수십 개의 디바이스 계층(410)으로 제조될 수 있다. 일부 실시예에서, 유전체 상단 및 하단 층(402, 404)은 예를 들어 이산화 실리콘(SiO2)과 같은 산화물로 제조된다. 전기 전도성 디바이스 층(304)은 예를 들어 도핑된 폴리실리콘으로 제조될 수 있고; 다른 재료 옵션에는 예를 들어 도핑된 실리콘 게르마늄(SiGe), 전도성 금속 산화물, 금속 및 금속 질화물이 포함된다. 유전체 디바이스 층(306)은 옥시카바이드(SiOC)를 포함할 수 있고, 디바이스 계층(410)을 분리하는 유전체 층(412)(본 출원에는 또한 "유전체 분리 층/레벨")은 실리콘 질화물(SiN)을 포함할 수 있지만; 그러나 다른 유전체 재료가 사용될 수 있다. 유전체 디바이스 층(306) 및 유전체 분리 층(412)은 일반적으로 하나 이상의 에칭제에 대해 높은 에칭 비율을 제공하는 상이한 재료로 제조되어, 둘 모두 에칭제에 노출시키면서 층 중 하나만 우선적으로 에칭할 수 있게 한다.
도 5는 접지 필라(216)을 위한 필라 트렌치(500)(본 출원에는 또한 "접지 필라 트렌치(500)")이 규칙적인 격자 배열로 패턴화(예를 들어, 포토리소그래피 방식으로)되고 기판 어셈블리(400) 내로 그리고 디바이스 계층(410)의 스택을 통해 에칭된 후의 구조를 도시한다.
도 6에서, 접지 필라 트렌치(500)는 접지 필라(216)의 행(218)을 형성하기 위해 폴리실리콘 또는 일부 다른 전기 전도성 재료(일반적으로, 전기 전도성 디바이스 층(304)에 사용된 것과 반드시 동일한 재료는 아님)로 채워져 있다. 접지 필라(216)은 유전체 재료(600)의 캡, 예를 들어 SiN 캡으로 폐쇄될 수 있다.
다음으로, 도 7에 도시되어 있는 바와 같이, 데이터 라인 필라(202) 및 더미 필라(214)을 위해 추가 필라 트렌치(700, 702)가 형성되고; 이하, 이러한 필라 트렌치는 "데이터 라인 필라 트렌치(700) 및 더미 필라 트렌치(702)"라고도 지칭된다. (구조적으로, 데이터 라인 필라 트렌치(700)와 더미 필라 트렌치(702)는 이 스테이지에서 구별할 수 없다.) 데이터 라인 필라 트렌치(700)와 더미 필라 트렌치(702)는 접지 필라(216)의 행(218) 사이의 중간에 행(210)으로 배열되고, 그 각각의 행(210, 218)을 따라(즉, 제1 수평 방향(206)으로) 접지 필라(216)의 2배 밀집도로 이격(즉, 공간적 빈도수가 2배)되어 있다.
도 8은 데이터 라인 및 더미 필라 트렌치(700, 702) 주위의 전기 전도성 디바이스 층(304)을 에칭 백하여 발생한 구조를 도시한다. 이러한 방식으로, 링형 공동(800)(최좌측 데이터 라인 필라 트렌치(700)에 대해서만 도면 부호로 표시됨)가 형성된다. 이 단계를 위해, 전기 전도성 디바이스 층(304)을 에칭하지만 다양한 유전체 층(306, 412, 402)을 크게 에칭하지 않는 에칭제가 사용된다. 도핑된 폴리실리콘 디바이스 층(304)의 경우, 적절한 에칭제는 예를 들어 Cl2, CF4, SF6, 또는 그 조합에 기초한 다양한 건식 화학물질 뿐만 아니라 TAMH와 같은 습식 화학물질을 포함한다. 공동(800)은 트랜지스터 게이트(314)가 후속적으로 형성될 수 있는 공간을 제공한다.
도 9는 기판 어셈블리(400)의 상단 표면을 덮을 뿐만 아니라 데이터 라인 및 더미 필라 트렌치(700, 702)와 주변 링형 공동(800)의 내부 표면을 라이닝하는, 고-K(또한 "HiK") 재료(즉, SiO2의 것보다 더 높은, 즉, 3.6을 초과하는 유전 상수를 갖는 재료)의 얇은 층(900) 형성 후의 구조를 도시한다. 이 얇은 층은 원자 층 증착(ALD) 프로세스에 의해 형성될 수 있다.
도 10에서, 예를 들어 티타늄 질화물/텅스텐(TiN/W) 조성과 같은 전기 전도성 재료(1000)가 기판 어셈블리 위에 퇴적되어 HiK 라이닝된 데이터 라인 및 더미 필라 트렌치(700, 702)와 공동(800)을 채운다. 이 재료(1000)는 3D RAM 어레이의 액세스 라인을 형성할 것이다.
도 11은 액세스 라인 재료(1000)가 데이터 라인 트렌치(700) 및 더미 필라 트렌치(702)를 재개방하기 위해 부분적으로 에칭 백된 후의 구조를 도시한다. 전도성 액세스 라인 재료(1000)의 링(1100)만이 필라 트렌치(700, 702)를 둘러싸는 전기 전도성 디바이스 층(304)(그러나 HiK 재료(900)에 의해 그로부터 절연됨)에 매립된 채로 남아있다. 이들 링(1100)은 주변 디바이스 층 재료로부터 전기적으로 절연되고, 따라서 접지 필라(216)으로부터 절연된다. 데이터 라인 필라 트렌치를 둘러싸는 링(1100)(더미 필라 트렌치를 둘러싸는 것이 아님)은 메모리 셀의 트랜지스터 게이트(314)를 형성할 것이다.
도 12는 전기 전도성 디바이스 층(304) 중 하나를 통해 수평으로 절단된 도 11의 구조를 더 예시한다. 이 절결도에서 알 수 있는 바와 같이, 액세스 라인 재료의 링(1100)은 제1 수평 방향(벡터(206)로 표시됨)으로 그 각각의 이웃과 전기적으로 연결되도록 크기 설정 및 이격되어, 제1 수평 방향을 따라 연장하는 일체형 전기 전도성 구조(1200)- 액세스 라인 -을 형성한다. 각각의 액세스 라인(1200) 내에서, 하나 걸러 하나씩의 링(1100)은 트랜지스터 게이트(314)를 형성할 것이며; 더미 필라(214)이 될 것을 둘러싸는 그 사이의 링(1100)은 단지 액세스 라인(1200) 내에서 트랜지스터 게이트(314)를 전기적으로 결합하는 역할을 한다. 도 12에서, 액세스 라인(1200)을 형성하는 링(1100)의 내부 표면은 예를 들어 SiN과 같은 전기 절연재의 얇은 링(1202)으로 밀봉되어 있다.
도 13은 모든 트렌치(700, 702)를 폐쇄하고 기판의 상단에 유전체 층을 형성하는 유전체 트렌치 필라(1300)의 퇴적 이후의 도 11의 구조를 도시한다. 트렌치 필라(1300)은 예를 들어 알루미늄 질화물(AlN)에 의해 형성될 수 있다. (상단 표면에 묘사된 작은 원은 명확성을 위해 하위 필라의 위치를 표시한다.)
도 14에서, 데이터 라인 필라 트렌치(700)는 (예를 들어, 포토리소그래피 패턴화 및 에칭에 의해) 다시 개방된 반면, 더미 필라 트렌치(702)는 밀봉된 상태로 남아 있어 더미 필라(214)을 형성한다(제1 수평 방향으로 데이터 라인 필라(216)이 될 것과 교대로 배열됨).
도 15는 유전체 디바이스 층(306) 중 하나를 통해 수평 절단이 이루어진 다른 절결도를 제공하며, 이는 디스크 형상 공동(1500)(또는 필라 트렌치(700)를 둘러싸는 링형 공동)을 형성하기 위해 개방된 데이터 라인 필라 트렌치(700) 주위의 유전체 디바이스 층(306)을 부분적으로 백 에칭하여 발생한 구조를 보여준다. 이러한 목적을 위해 사용되는 에칭제는 단지 유전체 디바이스 층(306)만을 에칭하고 디바이스 계층(410) 사이의 유전체 분리 층(412)은 에칭하지 않도록 선택된다. 알 수 있는 바와 같이, 특히 상단 절결 평면에서, 공동(1500)은 트랜지스터 게이트(314)보다 직경이 더 클 수 있어서, 전기 전도성 디바이스 층(304)의 트랜지스터 게이트(314)뿐만 아니라 트랜지스터 채널(310)을 둘러싸는 커패시터 노드 판(312)과 수평으로(즉, 위에서 아래로 볼 때) 중첩하는 트랜지스터 채널(310)을 형성하기 위한 공동(1500)의 공간을 허용한다. 일부 실시예에서, 유전체 디바이스 층(306)은 접지 필라(216)까지 완전히 에칭된다.
도 16에서, 데이터 라인 필라 트렌치(700)의 내부 표면과 주변 공동(1500)을 라이닝하기 위해 다른 HiK 층(1600)이 기판 어셈블리 위에 퇴적된다.
도 17은 커패시터 노드 판(312)에 이어 트랜지스터 채널(310)이 유전체 디바이스 층(306)의 HiK-라이닝된 공동(1500)에 형성된 후의 구조를 도시한다. 커패시터 노드 판(312)은 예를 들어 도핑된 폴리실리콘(또는 전도성 디바이스 층(304)을 위해 기판 어셈블리(400)에서 사용되는 것과 같은 다른 재료)로 제조될 수 있다. 커패시터 노드 판(312)은 데이터 라인 필라 트렌치(700)를 커패시터 재료(예를 들어, 도핑된 폴리실리콘)로 채운 다음 재료를 부분적으로 백 에칭하여 내경이 여전히 트렌치 직경보다 더 큰 커패시터 재료의 외부 링을 남김으로써 형성될 수 있다. 필라 트렌치(700) 및 공동(1500) 내의 나머지 공간은 그 후 트랜지스터 채널(310)에 적절한 재료, 일반적으로 예를 들어 도핑되지 않은 폴리실리콘과 같은 광대역갭 재료로 채워질 수 있다. 이 광대역갭 재료는 마찬가지로 에칭 백되어 필라 트렌치(700)를 개방하고 트랜지스터 채널(310)을 구성하는 광대역갭 재료의 내부 링(트렌치 직경으로부터 약간 오목함)을 형성한다.
도 18은 데이터 라인 필라(202)을 형성하기 위해 데이터 라인 필라 트렌치(700)가 도핑된 실리콘과 같은 전기 전도성 재료(1800)로 채워진 구조를 도시한다. 이 단계는 각각 트랜지스터와 커패시터를 포함하는 메모리 셀의 생성을 완료한다. 트랜지스터는 그 내부 표면(소스 단자에 대응)에서 데이터 라인 필라(202)과, 그리고, 그 외부 표면(드레인 단자에 대응)에서 주변 링형 커패시터 노드 판(312)과 접촉하는 링형 트랜지스터 채널(310)에 의해 형성되고, 이는 위와 아래의 전도성 디바이스 층(304)에 형성된 트랜지스터 게이트(314)에 의해 이중 게이트화된다. 커패시터는 커패시터 노드 판(312), 커패시터 노드 판(312)과 수평으로 중첩하는 그 위 및 그 아래의 전도성 디바이스 층(304)의 부분, 및 노드 판(312)을 전도성 디바이스 층(304)의 수평 중첩 부분으로부터 분리하는 HiK 재료(1600)에 의해 형성된다. 전도성 디바이스 층(304)의 중첩 부분은 접지 필라(216)과 전기적으로 연결되고(그리고, 디바이스 층(304) 및 접지 필라(216)에 대해 동일한 전도성 재료를 사용하는 실시예에서, 일체로 형성됨), 따라서 커패시터 접지 판을 효과적으로 형성한다는 점에 유의한다.
도 19a에서, 재료(1800)는 구조의 상단에서 다시 에칭 백되어 기판 어셈블리(400)의 유전체 상단 층(402)을 다시 노출시키고, 데이터 라인 필라(202)은 유전체 재료(1900), 예를 들어 SiOC로 캡핑된다.
도 19b 내지 도 33은 도 4 내지 도 19a의 메모리 셀의 3D 어레이에 대한 전기적 연결을 형성하는 프로세스를 예시하며, 역시 프로세스의 다양한 단계에서 발생하는 중간 구조를 보여주는 일련의 절결 사시도를 예시한다. 시작점은 도 19a의 구조이며, 이는 도 19b에서 수직 방향에 대해 약 90° 회전하여 도시됨으로써 이전에 시야에서 숨겨졌던 구조의 후면측을 노출시킨다. 데이터 라인 필라(202), 더미 필라(214) 및 접지 필라(216)의 규칙적인 배열은 기판 어셈블리(400)에 걸쳐 완전히 연장되지 않는다는 점에 유의한다. 오히려, 전체가 1904로 표시된 기판 어셈블리의 일부에서 더미 필라(214)만이 형성된다. (또한 더미 필라는 트랜지스터 게이트와 구조적으로 유사하거나 동일한 전도성 링으로 둘러싸여 있지만, 그러나, 단지 액세스 라인의 일부를 형성하는 역할을 한다는 점에 유의한다.)이 영역(이하 "접촉 영역"이라고도 지칭됨) 액세스 라인(1200)에 대한 전기적 연결을 설정하기 위해 사용될 수 있다. 일반적으로 전기적 연결을 형성하는 것은 기판 어셈블리에 계단 구조를 생성하여 다양한 디바이스 계층을 노출하는 것을 수반한다.
도 20은 데이터 라인, 더미 및 접지 필라(212, 214, 216)을 포함하는 어레이 부분 위에 유전체 상단 층(402)을 제자리에 남겨 두면서 유전체 상단 층(402)을 접촉 영역(1904)의 최상부 유전체 분리 층(412)까지 에칭함으로써 발생하는 상단 단차부(2000)를 도시한다. 에칭은 기판 어셈블리를 레지스트로 덮고 포토리소그래피에 의해 레지스트를 패턴화하여 접촉 영역(1904)에서 레지스트의 일부만을 제거함으로써 접촉 영역(1904)으로 국한될 수 있다.
도 21은 구조 위에 퇴적되고 더미 라인 필라(214)의 하나의 행(2102)(제2 수평 방향(208)으로)만을 노출하도록 트리밍된 레지스트(2100) 층을 도시한다. 도 22는 최상단 디바이스 계층(410)(최상단 유전체 디바이스 층(306) 및 그 인접한 전도성 디바이스 층(304)을 포함) 및 그 위에 분리 층(412)이 더미 라인 필라(214)의 노출된 행(2102)에서 에칭 제거된 후의 계단 구조를 도시한다.
도 23은 이제 더미 라인 필라(214)의 다음 행(2300)을 노출시키기 위해 추가로 트리밍된 레지스트(2100)를 도시한다. 도 24는 최상단 디바이스 계층(410) 및 관련 분리 층(412)이 제2 행(2300)에서 에칭제거되고 차순위-하부 디바이스 계층(410) 및 관련된 분리 층(412)이 제1 행(2102)에서 동시에 에칭 제거된 후의 계단 구조를 도시한다. 에칭 속도는 노출된 표면에 걸쳐 실질적으로 균일하므로 이전에 생성된 모든 단차부가 동일한 재료 두께만큼 에칭됨을 유의한다.
도 25는 레지스트(2100)의 제거 후의 계단 구조를 도시하고, 묘사되어 있는 예시적인 실시예에서 3개의 디바이스 계층(410)(각각 그 각각의 유전체 분리 층(412)에 의해 덮여 있음)에 대응하는 3개의 단차부(2500, 2502, 2000)를 드러낸다. 본 기술 분야의 숙련자가 이해할 수 있는 바와 같이, 레지스트를 트리밍하고 하나의 디바이스 계층을 에칭하는 프로세스는 일반적으로 임의의 주어진 3D 어레이에서 임의의 수의 디바이스 계층을 수용하기 위해 필요한 만큼 많은 횟수로 반복될 수 있다.
서로 다른 디바이스 계층(410)에서 액세스 라인에 접촉할 수 있는 계단 구조를 생성하고, 다음 단계에서, 동일한 전기 접점으로 이중 게이트 실시예의 각 디바이스 계층(410) 내에서 두 액세스 라인(1200) 모두를 접촉시키는 것을 용이하게 하기 위해, 구조가 추가로 수정된다.
계속해서 도 26에서, 계단 구조는 새로운 레지스트 층(2600)이 상단에 배치된 상태로 도시되어 있다. 도 27은 제1 수평 방향(206)에서 더미 라인 필라(214)의 하나 걸러 하나씩의 행의 쌍 사이에 슬릿(2700)을 형성하도록 패턴화된 레지스트(2600)를 도시한다. 도 28에서, 계단의 2개의 층(즉, 유전체 분리 층(412) 및 2개의 전도성 디바이스 층(304) 중 상부 층)이 슬릿(2700)의 영역에서 에칭된다. 그 결과, 단일 디바이스 계층(410)의 2개의 액세스 라인(1200)의 수직면은 상이한 수평 위치에서 노출된다(이들이 이전에 그러하였던 바와 같이 동일한 수직 평면에 놓이는 것과는 반대로). 예를 들어, 도 28은 제2 디바이스 계층의 2개의 액세스 라인(2800, 2802)을 도시한다. 도 29는 레지스트(2600)가 벗겨진 후 에칭된 구조(2900)를 도시한다.
나머지 단계는 액세스 라인(1200)에 전기 접점을 제공하는 수직 비아를 생성하는 역할을 한다. 도 30에서, 예를 들어 SiN의 유전체 에칭 정지 층(3000)이 전체 구조(2900) 위에 퇴적되었다. 도 31은 예를 들어 평탄화된 상단 표면을 형성하기 위해 화학 기계적 연마(CMP)를 사용하여 연마된 접촉 산화물(3100)로 채워진 계단 위의 영역을 도시한다. 도 32에서, 접촉 산화물(3100)은 접촉 영역(1904)에서 각각의 더미 라인 필라(214) 위의 접촉 비아를 위한 필라 트렌치(3200)를 개방하도록 패턴화되고 에칭된다. 도 33에서, 이러한 필라 트렌치(3200)는 금속 또는 다른 전도성 재료로 채워져 각각의 디바이스 계층(410)에서 액세스 라인(120)의 각 쌍에 대해 하나씩 접촉 비아(3300)를 형성한다. 적절한 주변 회로부를 이용하여, 이들 비아(3300), 따라서 메모리 셀의 각 행(210)은 개별적으로 어드레스될 수 있다.
도 34 내지 도 37은 다양한 컴포넌트와 컴포넌트의 조합을 격리하여 보여줌으로써 도 4 내지 도 33의 프로세스에 의해 생성된 3D RAM 어레이 구조를 추가로 예시한다.
도 34는 도 19b 내지 도 33에 도시되어 있는 바와 동일한 관점에서, 액세스 라인 쌍(1200) 및 관련 접촉 비아(3300)(각 디바이스 계층(410)의 메모리 셀의 각 행(210)에 있는 두 액세스 라인(1200) 모두에 대해 하나의 비아(3300))를 도시한다. 명확성을 위해 이 도면에서는 해칭이 생략되었다. 알 수 있는 바와 같이, 액세스 라인(1200)은 일체로 연결된 링으로 형성된다. 메모리 셀이 형성되는 어레이의 영역에서, 이들 링 중 하나 걸러 하나씩은 데이터 라인 필라(202)(도시되지 않음)을 둘러싸고 그 위치에서 각각의 트랜지스터에 대한 게이트(314)를 제공한다. 각 쌍의 액세스 라인(1200) 사이의 트랜지스터 채널(310)이 또한 도시되어 있다.
도 35는 도 4 내지 도 19a와 동일한 관점에서, 메모리 셀의 이중 게이트 액세스 트랜지스터를 도시한다. 각각의 액세스 트랜지스터는 링형 트랜지스터 채널(310) 및 채널(310) 위 및 아래의 링형 트랜지스터 게이트(314)에 의해 형성된다. 트랜지스터 채널(310) 및 게이트(314)가 형성되고 게이트(310)로부터 채널(310)을 전기적으로 절연하는 공동(800, 1500)을 라이닝하는 HiK 층(900, 1600)도 도시되어 있다.
도 36은 도 35와 동일한 관점에서 메모리 셀의 저장 커패시터를 도시한다. 각각의 저장 커패시터는 노드 판(312)을 형성하는 전도성 링, 노드 판(312) 위 및 아래의 전도성 디바이스 층(304)에 형성된 접지 판(3600), 및 노드 판(312)과 접지 판(3600) 사이의 HiK 재료(1600)의 전기 절연부를 포함한다. 또한 접지 판(3600)이 연장되는 접지 필라(216)이 도시되어 있다.
도 37은 접지 필라(216)과 일체로 형성된 이웃하는 전기 전도성 디바이스 층(304) 사이의 노드 판(312)(데이터 라인 필라(202)을 둘러싸고 있음)를 보여주는 저장 커패시터 구조의 확대도를 제공한다. 도 37에 교차 해치 및 점선 경계로 표시되어 있는 노드 판(312)과 수평으로 중첩하는 전도성 디바이스 층(304)의 부분은 접지 판(3600)을 형성하고 커패시터 구조의 유효 면적을 결정한다.
앞선 설명 및 첨부 도면은 이중 게이트 트랜지스터를 갖는 메모리 셀 어레이를 예시하며, 개시된 구조 및 관련 제조 프로세스는 도 38 내지 도 40에 예시되어 있는 바와 같이 단일 게이트 트랜지스터에 대해 간단하게 수정될 수 있다.
도 38은 유전체 분리 층(412)에 의해 분리된 3개의 디바이스 계층(3802)을 갖는 층상 기판 어셈블리(3800)를 도시하며, 여기서 각 디바이스 계층(3802)은 단지 2개(3개가 아님) 디바이스 층을 포함한다: 전기 전도성 디바이스 층(304) 및 그 위에 배치된 유전체 디바이스 층(306). (대안적으로, 유전체 디바이스 층(306)은 전도성 디바이스 층(304) 아래에 배치될 수 있다.)
메모리 셀의 어레이는 도 4 내지 도 19b에 도시되어 있는 것과 실질적으로 동일한 프로세스를 사용하여, 즉, 데이터 라인, 더미 및 접지 필라(202, 214, 216)을 형성하고, 유전체 디바이스 층(306)에 링형 트랜지스터 채널(310) 및 커패시터 판(312)을 생성하고, 전도성 디바이스 층(304)에 트랜지스터 게이트(314)를 형성함으로써, 이 기판 어셈블리(3800)에 형성될 수 있다. 그러나, 이 실시예에서, 각각의 트랜지스터는 각각의 트랜지스터 채널(310) 아래에 배치된 단지 하나의 게이트(314)를 가질 것이다. 도 39는 결과적인 디바이스 구조를 도시한다.
메모리 셀 어레이를 형성한 후, 다양한 디바이스 계층에서 액세스 라인에 대한 전기적 연결은 계단 구조를 생성한 다음 산화물 충전물을 퇴적하고 그 안에 금속 비아를 생성함으로써 설정될 수 있다. 계단 통합 프로세스는 이중 게이트 트랜지스터를 사용하는 실시예에 비교하여 상당히 단순화된다. 도 40은 전기적 연결을 갖는 디바이스 구조를 예시한다.
본 출원에서 앞서 설명된 바와 같이, 메모리는 일반적으로 메모리 셀의 어레이에 더하여, 도 1과 관련하여 설명된 바와 같이, 예를 들어 행 및 열 디코더(120, 130), 감지 증폭기 회로부(124), 버퍼(126), 메모리 제어 유닛, 입력/출력 회로 등을 포함할 수 있는 주변 회로부를 포함한다. 이러한 주변 회로부는 메모리 셀 어레이와 인접하여 그와 동일한 기판의 측면에, 또는 메모리 셀 어레이의 반대쪽의 기판의 후면측에 형성될 수 있다. 대안적으로, 도 41에 개념적으로 예시된 바와 같이, 주변 회로부(4100)는 일부 실시예에 따라 적어도 부분적으로 기판(4102) 내에 그리고 3D DRAM 어레이 아래에 형성될 수 있다. 예를 들어, 다양한 회로 컴포넌트는 반도체 기판 내에 형성된 하나 이상의 본체 및 기판 위에 형성된 하나 이상의 재료 또는 레벨로 형성된 다른 본체를 가질 수 있다. 비아(410) 및 다른 유사한 연결을 통해 필요에 따라 3D RAM 어레이의 데이터 라인, 액세스 라인 및 접지 접점을 주변 회로부에 연결하기 위해 메모리 어레이 내의 또는 그에 인접한 전기 노드(4108)와 주변 회로부의 각각의 전기 노드(4106) 사이에서 연결이 이루어질 수 있다.
본 출원에 설명된 방법 및 장치를 더 잘 설명하기 위해, 비제한적인 예시적인 실시예의 집합이 수치적으로 식별된 예로서 아래에 제시된다.
예 1은 3차원 DRAM 어레이이며, 이는 유전체 분리 레벨에 의해 서로 수직으로 분리된 다수의 디바이스 계층을 포함하는 기판 어셈블리로서, 각각의 디바이스 계층은 유전체 디바이스 레벨 및 유전체 디바이스 레벨에 수직으로 인접한 적어도 하나의 전도성 디바이스 레벨을 포함하는, 상기 기판 어셈블리; 디바이스 계층 및 유전체 분리 레벨의 적어도 일부를 통해 수직으로 연장되는 전기 전도성 데이터 라인 필라로서, 데이터 라인 필라는 다수의 제1 행을 따라 이격되는, 상기 전기 전도성 데이터 라인 필라; 디바이스 계층 및 유전체 분리 레벨의 적어도 일부를 통해 수직으로 연장되는 전기 전도성 접지 필라로서, 접지 필라는 다수의 제2 행을 따라 이격되고, 제1 및 제2 행은 모두 제1 수평 방향으로 연장하고 제2 수평 방향을 따라 서로 교대로 배열되는, 상기 전기 전도성 접지 필라; 및 디바이스 계층 내에 형성된 메모리 셀로서, 각각의 메모리 셀은 전도성 데이터 라인 필라 중 각각의 하나를 적어도 부분적으로 둘러싸고, 해당 데이터 라인 필라와 하나 이상의 접지 필라 사이에 전기적으로 연결된 트랜지스터 및 커패시터를 포함하는, 상기 메모리 셀을 포함하며, 메모리 셀은 제1 수평 방향으로 연장되는 메모리 셀의 행을 포함하고, 각 행 및 계층 내의 메모리 셀의 트랜지스터는 공통 액세스 라인을 공유한다.
예 2에서, 예 1의 주제에서, 각각의 메모리 셀은 각각의 디바이스 계층의 유전체 디바이스 레벨 내의 공동 내에 모두 형성된 트랜지스터 채널 및 커패시터 노드 판 및 각각의 디바이스 계층의 적어도 하나의 전도성 디바이스 레벨 내의 적어도 하나의 공동 내에 형성된 적어도 하나의 트랜지스터 게이트를 포함한다.
예 3에서, 예 2의 주제에서, 각각의 셀의 트랜지스터 채널은 각각의 전도성 데이터 라인 필라를 적어도 부분적으로 둘러싸는 반도체 링을 포함하고, 각 셀의 커패시터 노드 판은 각각의 반도체 링을 적어도 부분적으로 둘러싸는 전기 전도성 링을 포함하고, 반도체 링 및 전기 전도성 링은 모두 적어도 하나의 전도성 디바이스 레벨로부터 전기적으로 절연된다.
예 4에서, 예 3의 주제에서, 각각의 트랜지스터 게이트는 전도성 데이터 라인 필라를 둘러싸고 그로부터 전기적으로 절연되고 반도체 링 및 접지 필라로부터 전기적으로 절연되는 전기 전도성 링을 포함한다.
예 5에서, 예 2-4 중 하나 이상의 주제에서, 각각의 메모리 셀에 대한 커패시터 영역은 각각의 노드 판과 적어도 하나의 트랜지스터 게이트가 형성되는 적어도 하나의 공동을 둘러싸는 적어도 하나의 전도성 디바이스 레벨의 부분 사이의 수평 중첩 영역에 의해 정의된다.
예 6에서, 예 2-5 중 어느 하나 이상의 주제에서, 노드 판은 도핑된 폴리실리콘으로 제조된다.
예 7에서, 예 2 내지 6 중 어느 하나 이상의 주제에서, 선택적으로 유전체 디바이스 레벨 및 전도성 디바이스 레벨 내에 형성된 공동은 각각 3.6보다 더 큰 유전 상수를 갖는 재료로 라이닝된다.
예 8에서, 예 1-7 중 어느 하나 이상의 주제에서, 각각의 디바이스 계층은 2개의 전도성 디바이스 레벨 사이에 샌드위치식으로 배치된 유전체 디바이스 레벨을 포함하고, 메모리 셀은 이중 게이트를 포함한다.
예 9에서, 예 1-8 중 어느 하나 이상의 주제에서, 각각의 디바이스 계층은 유전체 디바이스 레벨에 인접한 하나의 전도성 디바이스 레벨만을 포함하고, 메모리 셀은 단일 게이트를 포함한다.
예 10에서, 예 1 내지 9 중 어느 하나 이상의 주제에서, 선택적으로 제1 행을 따라 전도성 데이터 라인 필라와 교대로 배열된 다수의 수직 더미 필라를 포함하며, 다수의 전도성 링은 액세스 라인의 각각의 부분을 형성하도록 더미 필라를 둘러싼다.
예 11에서, 예 1-10 중 어느 하나 이상의 주제에서, 데이터 라인 필라는 제1 및 제2 수평 방향을 따라 연장되는 격자 벡터에 의해 스패닝된 평행사변형 격자로 배열된다.
예 12에서, 예 11의 주제에서, 접지 필라는 상기 제2 수평 방향을 따라 격자 에지의 중심 지점에 배열된다.
예 13에서, 예 1 내지 12 중 어느 하나 이상의 주제에서, 전도성 디바이스 레벨, 접지 필라 및 데이터 라인 필라는 도핑된 폴리실리콘을 포함한다.
예 14에서, 예 1 내지 13 중 어느 하나 이상의 주제에서, 유전체 디바이스 레벨은 실리콘 옥시카바이드를 포함하고 격리 레벨은 실리콘 질화물을 포함한다.
예 15에서, 예 1-14 중 어느 하나 이상의 주제에서, 액세스 라인은 티타늄 질화물 및 텅스텐을 포함한다.
예 16은 유전체 디바이스 레벨 및 유전체 디바이스 레벨에 수직으로 인접한 적어도 하나의 전기 전도성 디바이스 레벨을 포함하는 기판 내에 형성된 메모리 셀로서, 메모리 셀은 유전체 및 전도성 디바이스 레벨을 통해 수직으로 연장되는 제1 전도성 필라와 전기적으로 접촉하는 유전체 디바이스 레벨 내에 형성된 반도체 링- 제1 전도성 필라는 소스 노드에 연결되는, 상기 메모리 셀, 및 제1 전도성 필라를 둘러싸는 적어도 하나의 전기 전도성 디바이스 레벨 내에 적어도 하나의 각각의 트랜지스터 게이트를 형성하는 적어도 하나의 전기 전도성 링으로서, 트랜지스터 게이트는 제1 전도성 필라 및 반도체 링으로부터 전기적으로 절연되고, 게이트 전압에 연결되는, 상기 적어도 하나의 전기 전도성 링을 포함하는 트랜지스터; 및 반도체 링을 적어도 부분적으로 둘러싸고 그와 전기적으로 접촉하는 유전체 디바이스 레벨 내에 커패시터 노드 판을 형성하는 전도성 링으로서, 커패시터 노드 판은 유전체 및 전도성 디바이스 레벨을 통해 연장되는 제2 전도성 필라로부터 전기적으로 절연되고, 제2 전도성 필라는 접지 노드에 연결되는, 상기 전도성 링 및 제2 전도성 필라에 전기적으로 연결되고 커패시터 노드 판과 수평으로 중첩되는 전도성 디바이스 레벨의 부분에 의해 형성된 접지 판을 포함하는 커패시터를 포함한다.
예 17에서, 예 16의 주제에서, 유전체 디바이스 레벨은 2개의 인접한 전도성 디바이스 레벨 사이에 배치되고, 트랜지스터는 전도성 디바이스 레벨에서 형성된 2개의 각각의 전기 전도성 링에 의해 이중 게이트화된다.
예 18에서, 예 16-17 중 어느 하나 이상의 주제에서, 반도체 링 및 커패시터 노드 판은 모두 제1 전도성 필라를 둘러싸는 제1 공동 내에 형성되고; 트랜지스터 게이트는 제1 전도성 필라를 둘러싸는 제2 공동에 형성되고, 제1 및 제2 공동은 이산화 실리콘의 유전 상수보다 더 큰 유전 상수를 갖는 재료로 라이닝된다.
예 19에서, 예 16-18 중 어느 하나 이상의 주제에서, 전도성 디바이스 레벨, 제1 및 제2 전도성 필라, 및 커패시터 노드 판은 도핑된 폴리실리콘으로 제조된다.
예 20에서, 예 16-19 중 어느 하나 이상의 주제에서, 적어도 하나의 트랜지스터 게이트는 티타늄 질화물 및 텅스텐으로 제조된다.
예 21은 DRAM 어레이를 형성하는 방법이며, 이는 기판 위에 다수의 디바이스 계층을 형성하는 단계로서, 다수의 디바이스 계층은 유전체 분리 레벨에 의해 서로 수직으로 분리되고, 각각의 디바이스 계층은 유전체 디바이스 레벨 및 적어도 하나의 전도성 디바이스 레벨을 포함하는, 다수의 디바이스 계층을 형성하는 단계; 디바이스 계층 및 유전체 분리 레벨의 적어도 일부를 통해 수직으로 연장되는 전기 전도성 데이터 라인 필라를 형성하는 단계로서, 데이터 라인 필라는 다수의 제1 행을 따라 이격되는, 상기 전기 전도성 데이터 라인 필라를 형성하는 단계; 디바이스 계층 및 유전체 분리 레벨의 적어도 일부를 통해 수직으로 연장되는 전기 전도성 접지 필라를 형성하는 단계로서, 접지 필라는 다수의 제2 행을 따라 이격되고, 제1 및 제2 행은 모두 제1 수평 방향으로 연장하고 제2 수평 방향을 따라 서로 교대로 배열되는, 상기 전기 전도성 접지 필라를 형성하는 단계; 및 디바이스 계층 내에 메모리 셀을 형성하는 단계로서, 메모리 셀은 전도성 데이터 라인 필라 중 각각의 하나를 적어도 부분적으로 둘러싸고, 데이터 라인 필라와 하나 이상의 접지 필라 사이에 결합된 트랜지스터 및 커패시터를 포함하는, 메모리 셀을 형성하는 단계를 포함하고, 메모리 셀은 제1 수평 방향으로 연장되는 메모리 셀의 행을 포함하고, 각 행 및 전도성 디바이스 레벨 내의 메모리 셀의 트랜지스터는 공통 액세스 라인을 공유한다.
예 22에서, 예 21의 주제에서, 메모리 셀을 형성하는 단계는 각각의 디바이스 계층의 유전체 디바이스 레벨 내의 공동 내에 트랜지스터 채널 및 커패시터 노드 판을 형성하는 단계; 및 각각의 디바이스 계층의 적어도 하나의 전도성 디바이스 레벨 내의 적어도 하나의 공동 내에 형성된 적어도 하나의 트랜지스터 게이트를 형성하는 단계를 포함한다.
예 23에서, 예 22의 주제에서, 메모리 셀을 형성하는 단계는 유전체 및 전도성 디바이스 레벨을 통해 수직으로 연장되는 제1 전도성 필라와 전기적으로 접촉하는 유전체 디바이스 레벨 내에 형성된 반도체 링을 형성하는 단계로서 제1 전도성 필라는 소스 노드에 연결되는, 상기 반도체 링을 형성하는 단계, 및 제1 전도성 필라를 둘러싸는 적어도 하나의 전기 전도성 디바이스 레벨 내에 적어도 하나의 각각의 트랜지스터 게이트를 형성하는 적어도 하나의 전기 전도성 링을 형성하는 단계로서, 트랜지스터 게이트는 제1 전도성 필라 및 반도체 링으로부터 전기적으로 절연되고, 게이트 전압에 연결되는, 적어도 하나의 전기 전도성 링을 형성하는 단계를 포함하고; 및 커패시터를 형성하는 단계는 반도체 링을 적어도 부분적으로 둘러싸고 그와 전기적으로 접촉하는 유전체 디바이스 레벨 내에 커패시터 노드 판을 형성하는 전도성 링을 형성하는 단계로서, 커패시터 노드 판은 유전체 및 전도성 디바이스 레벨을 통해 연장되는 제2 전도성 필라로부터 전기적으로 절연되고, 제2 전도성 필라는 접지 노드에 연결되는, 상기 전도성 링을 형성하는 단계 및 제2 전도성 필라에 전기적으로 연결되고 커패시터 노드 판과 수평으로 중첩되는 전도성 디바이스 레벨의 부분의 접지 판을 형성하는 단계를 포함한다.
예 24에서, 예 22-23 중 어느 하나 이상의 주제에서, 각각의 셀의 트랜지스터 채널을 형성하는 단계는 각각의 전도성 데이터 라인 필라를 적어도 부분적으로 둘러싸는 반도체 링을 형성하는 단계 및 각각의 반도체 링을 적어도 부분적으로 둘러싸는 전기 전도성 링을 포함하는 커패시터 노드 판을 형성하는 단계를 포함하고, 반도체 링 및 전기 전도성 링 모두는 적어도 하나의 전도성 디바이스 레벨로부터 전기적으로 절연된다.
예 25에서, 예 24의 주제에서, 각각의 트랜지스터 게이트는 전도성 데이터 라인 필라를 둘러싸고 그로부터 전기적으로 절연되고 반도체 링 및 접지 필라로부터 전기적으로 절연되는 전기 전도성 링을 포함한다.
예 26에서, 예 2-25 중 어느 하나 이상의 주제에서, 각각의 메모리 셀에 대한 커패시터 영역은 각각의 노드 판과 적어도 하나의 트랜지스터 게이트가 형성되는 적어도 하나의 공동을 둘러싸는 적어도 하나의 전도성 디바이스 레벨의 부분 사이의 수평 중첩 영역에 의해 정의된다.
예 27에서, 예 2-26 중 어느 하나 이상의 주제에서, 노드 판은 도핑된 폴리실리콘을 포함한다.
예 28에서, 예 2-27 중 어느 하나 이상의 주제에서, 유전체 디바이스 레벨 및 전도성 디바이스 레벨 내에 형성된 공동은 각각 3.6보다 더 큰 유전 상수를 갖는 재료로 라이닝된다.
예 29에서, 예 1-28 중 어느 하나 이상의 주제에서, 각각의 디바이스 계층은 2개의 전도성 디바이스 레벨 사이에 샌드위치식으로 배치된 유전체 디바이스 레벨을 포함하고, 메모리 셀을 형성하는 단계는 트랜지스터의 이중 게이트를 형성하는 단계를 포함한다.
예 30에서, 예 21-29 중 어느 하나 이상의 주제에서, 각각의 디바이스 계층은 유전체 디바이스 레벨에 인접한 하나의 전도성 디바이스 레벨만을 포함하고, 메모리 셀은 단일 게이트를 포함한다.
예 31에서, 예 21-30 중 어느 하나 이상의 주제는 선택적으로 제1 행을 따라 배열된 다수의 수직 더미 필라를 전도성 데이터 라인 필라와 교대로 형성하는 단계; 및 액세스 라인의 각각의 부분을 형성하기 위해 더미 필라를 둘러싸는 다수의 전도성 링을 형성하는 단계를 포함한다.
예 32에서, 예 21-31 중 어느 하나 이상의 주제에서, 데이터 라인 필라는 제1 및 제2 수평 방향을 따라 연장되는 격자 벡터에 의해 스패닝된 평행사변형 격자로 배열된다.
예 33에서, 예 21-32 중 어느 하나 이상의 주제에서, 접지 필라는 상기 제2 수평 방향을 따라 격자 에지의 중심 지점에 배열된다.
예 34에서, 예 21-33 중 어느 하나 이상의 주제에서, 전도성 디바이스 레벨, 접지 필라 및 데이터 라인 필라는 도핑된 폴리실리콘을 포함한다.
예 35에서, 예 1-34 중 어느 하나 이상의 주제에서, 유전체 디바이스 레벨은 실리콘 옥시카바이드를 포함하고 격리 레벨은 실리콘 질화물을 포함한다.
예 36에서, 예 1-35 중 어느 하나 이상의 주제에서, 액세스 라인은 티타늄 질화물 및 텅스텐을 포함한다.
예 37에서, 예 1-15의 예시적인 3차원 DRAM 어레이 중 어느 하나 이상은 예 21-36 중 임의의 방법을 통해 구성될 수 있다.
예 38에서, 예 1 내지 15의 예시적인 3차원 DRAM 어레이 중 어느 하나 이상은 예 16 내지 20 중 임의의 예에 따른 하나 이상의 메모리 셀을 포함할 수 있다.
예 39에서, 예 1 내지 20 중 임의의 예의 어느 하나 이상의 디바이스는 프로세서 및 다른 구조를 포함하는 시스템에 통합될 수 있다.
예 40에서, 본 출원에 설명된 임의의 추가 프로세스, 동작의 시퀀스 및 재료는 예 21 내지 36의 임의의 방법에서 이용될 수 있다.
예 41에서, 본 출원에 설명된 임의의 추가 프로세스, 동작의 시퀀스 및 재료는 실시예 1 내지 20 중 임의의 구조 또는 형태에 통합될 수 있다.
3D 메모리 어레이의 이전 예시는 다양한 실시예의 구조에 대한 일반적인 이해를 제공하기 위한 것이며 본 출원에 설명된 구조를 사용할 수 있는 디바이스의 모든 요소 및 특징에 대한 완전한 설명인 것은 아니다.
다양한 실시예의 3D 메모리 어레이 디바이스는 고속 컴퓨터, 통신 및 신호 처리 회로부, 메모리 모듈, 휴대용 메모리 저장 디바이스(예를 들어, 썸 드라이브), 단일 또는 다중 프로세서 모듈, 단일 또는 다수의 임베디드 프로세서, 다중 코어 프로세서, 데이터 스위치 및 다층, 다중-칩 모듈을 포함한 주문형 모듈에 사용되는 전자 회로부를 포함할 수 있거나 그에 포함될 수 있다. 이러한 장치는 텔레비전, 휴대 전화, 개인용 컴퓨터(예를 들어, 랩톱 컴퓨터, 데스크탑 컴퓨터, 핸드헬드 컴퓨터, 태블릿 컴퓨터 등), 워크스테이션, 라디오, 비디오 플레이어, 오디오 플레이어(예를 들어, MP3(Motion Picture Experts Group, Audio Layer 3) 플레이어), 차량, 의료 디바이스(예를 들어, 심장 모니터, 혈압 모니터 등), 셋톱 박스 등과 같은 다양한 전자 시스템 내의 서브-컴포넌트로서 추가로 포함될 수 있다.
이전의 설명 및 도면은 본 기술 분야의 숙련자가 본 발명의 실시예를 실시할 수 있게 하도록 본 발명의 일부 실시예를 예시한다. 다른 실시예는 구조적, 논리적, 전기적, 프로세스 및 다른 변경을 포함할 수 있다. 예는 단지 가능한 변형을 유형화할 뿐이다. 일부 실시예의 부분 및 특징은 다른 실시예의 것들에 포함되거나 그들을 대체할 수 있다. 상기 설명을 연구하고 이해하면 본 기술 분야의 숙련자는 많은 다른 실시예를 명백히 알 수 있을 것이다.
요약서는 독자가 기술적 개시의 특성 요지를 빠르게 확인할 수 있게 하는 요약서를 요구하는 37 C.F.R. §1.72(b)을 준수하도록 제공된다. 개시 요약은 청구범위나 의미를 해석하거나 제한하는 데 이용되지 않는다는 이해 하에 제출된 것이다.

Claims (24)

  1. 3차원 DRAM 어레이에 있어서,
    유전체 분리 레벨에 의해 서로 수직으로 분리된 다수의 디바이스 계층을 포함하는 기판 어셈블리로서, 각각의 상기 디바이스 계층은 유전체 디바이스 레벨 및 상기 유전체 디바이스 레벨에 수직으로 인접한 적어도 하나의 전도성 디바이스 레벨을 포함하는, 상기 기판 어셈블리;
    상기 디바이스 계층 및 상기 유전체 분리 레벨의 적어도 일부를 통해 수직으로 연장되는 전기 전도성 데이터 라인 필라로서, 상기 데이터 라인 필라는 다수의 제1 행을 따라 이격되는, 상기 전기 전도성 데이터 라인 필라;
    상기 디바이스 계층 및 상기 유전체 분리 레벨의 적어도 일부를 통해 수직으로 연장되는 전기 전도성 접지 필라로서, 상기 접지 필라는 다수의 제2 행을 따라 이격되고, 상기 제1 및 제2 행은 모두 제1 수평 방향으로 연장하고 제2 수평 방향을 따라 서로 교대로 배열되는, 상기 전기 전도성 접지 필라; 및
    상기 디바이스 계층 내에 형성된 메모리 셀로서, 각각의 상기 메모리 셀은 상기 전도성 데이터 라인 필라 중 각각의 하나를 적어도 부분적으로 둘러싸고, 해당 데이터 라인 필라와 하나 이상의 상기 접지 필라 사이에 전기적으로 연결된 트랜지스터 및 커패시터를 포함하는, 상기 메모리 셀을 포함하며,
    상기 메모리 셀은 상기 제1 수평 방향으로 연장되는 메모리 셀의 행을 포함하고, 각 행 및 계층 내의 상기 메모리 셀의 트랜지스터는 공통 액세스 라인을 공유하는, DRAM 어레이.
  2. 청구항 1에 있어서, 각각의 상기 메모리 셀은 상기 각각의 디바이스 계층의 상기 유전체 디바이스 레벨 내의 공동 내에 모두 형성된 트랜지스터 채널과 커패시터 노드 판 및 상기 각각의 디바이스 계층의 상기 적어도 하나의 전도성 디바이스 레벨 내의 적어도 하나의 공동 내에 형성된 적어도 하나의 트랜지스터 게이트를 포함하는, DRAM 어레이.
  3. 청구항 2에 있어서, 각각의 셀의 상기 트랜지스터 채널은 상기 각각의 전도성 데이터 라인 필라를 적어도 부분적으로 둘러싸는 반도체 링을 포함하고, 각 셀의 상기 커패시터 노드 판은 상기 각각의 반도체 링을 적어도 부분적으로 둘러싸는 전기 전도성 링을 포함하고, 상기 반도체 링 및 상기 전기 전도성 링은 모두 상기 적어도 하나의 전도성 디바이스 레벨로부터 전기적으로 절연되는, DRAM 어레이.
  4. 청구항 3에 있어서, 각각의 트랜지스터 게이트는 상기 전도성 데이터 라인 필라를 둘러싸고 그로부터 전기적으로 절연되며 상기 반도체 링 및 상기 접지 필라로부터 전기적으로 절연되는 전기 전도성 링을 포함하는, DRAM 어레이.
  5. 청구항 2에 있어서, 각각의 상기 메모리 셀에 대한 커패시터 영역은 상기 각각의 노드 판과 상기 적어도 하나의 트랜지스터 게이트가 형성되는 상기 적어도 하나의 공동을 둘러싸는 상기 적어도 하나의 전도성 디바이스 레벨의 부분 사이의 수평 중첩 영역에 의해 정의되는, DRAM 어레이.
  6. 청구항 2에 있어서, 상기 노드 판은 도핑된 폴리실리콘으로 제조되는, DRAM 어레이.
  7. 청구항 2에 있어서, 상기 유전체 디바이스 레벨 및 상기 전도성 디바이스 레벨 내에 형성된 상기 공동은 각각 3.6보다 더 큰 유전 상수를 갖는 재료로 라이닝되는, DRAM 어레이.
  8. 청구항 1에 있어서, 각각의 디바이스 계층은 2개의 전도성 디바이스 레벨 사이에 샌드위치식으로 배치된 상기 유전체 디바이스 레벨을 포함하고, 상기 메모리 셀은 이중 게이트를 포함하는, DRAM 어레이.
  9. 청구항 1에 있어서, 각각의 디바이스 계층은 상기 유전체 디바이스 레벨에 인접한 하나의 전도성 디바이스 레벨만을 포함하고, 상기 메모리 셀은 단일 게이트를 포함하는, DRAM 어레이.
  10. 청구항 1에 있어서, 상기 제1 행을 따라 상기 전도성 데이터 라인 필라와 교대로 배열된 다수의 수직 더미 필라를 더 포함하며, 다수의 전도성 링은 상기 액세스 라인의 각각의 부분을 형성하도록 상기 더미 필라를 둘러싸는, DRAM 어레이.
  11. 청구항 1에 있어서, 상기 전도성 디바이스 레벨, 상기 접지 필라 및 상기 데이터 라인 필라는 도핑된 폴리실리콘을 포함하는, DRAM 어레이.
  12. 청구항 1에 있어서, 상기 유전체 디바이스 레벨은 실리콘 옥시카바이드를 포함하고 격리 레벨은 실리콘 질화물을 포함하는, DRAM 어레이.
  13. 청구항 1에 있어서, 상기 액세스 라인은 티타늄 질화물 및 텅스텐을 포함하는, DRAM 어레이.
  14. DRAM 어레이를 형성하는 방법에 있어서,
    기판 위에 다수의 디바이스 계층을 형성하는 단계로서, 상기 다수의 디바이스 계층은 유전체 분리 레벨에 의해 서로 수직으로 분리되고, 각각의 상기 디바이스 계층은 유전체 디바이스 레벨 및 적어도 하나의 전도성 디바이스 레벨을 포함하는, 상기 다수의 디바이스 계층을 형성하는 단계;
    상기 디바이스 계층 및 상기 유전체 분리 레벨의 적어도 일부를 통해 수직으로 연장되는 전기 전도성 데이터 라인 필라를 형성하는 단계로서, 상기 데이터 라인 필라는 다수의 제1 행을 따라 이격되는, 상기 전기 전도성 데이터 라인 필라를 형성하는 단계;
    상기 디바이스 계층 및 상기 유전체 분리 레벨의 적어도 일부를 통해 수직으로 연장되는 전기 전도성 접지 필라를 형성하는 단계로서, 상기 접지 필라는 다수의 제2 행을 따라 이격되고, 상기 제1 및 제2 행은 모두 제1 수평 방향으로 연장하고 제2 수평 방향을 따라 서로 교대로 배열되는, 전기 전도성 접지 필라를 형성하는 단계; 및
    상기 디바이스 계층 내에 메모리 셀을 형성하는 단계로서, 상기 메모리 셀은 상기 전도성 데이터 라인 필라 중 각각의 하나를 적어도 부분적으로 둘러싸고, 데이터 라인 필라와 하나 이상의 접지 필라 사이에 결합된 트랜지스터 및 커패시터를 포함하는, 상기 메모리 셀을 형성하는 단계를 포함하며,
    상기 메모리 셀은 상기 제1 수평 방향으로 연장되는 메모리 셀의 행을 포함하고, 각 행 및 전도성 디바이스 레벨 내의 상기 메모리 셀의 트랜지스터는 공통 액세스 라인을 공유하는, 방법.
  15. 청구항 14에 있어서, 상기 메모리 셀을 형성하는 단계는,
    각각의 디바이스 계층의 상기 유전체 디바이스 레벨 내의 공동 내에 트랜지스터 채널 및 커패시터 노드 판을 형성하는 단계; 및
    상기 각각의 디바이스 계층의 상기 적어도 하나의 전도성 디바이스 레벨 내의 적어도 하나의 공동 내에 형성된 적어도 하나의 트랜지스터 게이트를 형성하는 단계를 포함하는, 방법.
  16. 청구항 15에 있어서, 상기 메모리 셀을 형성하는 단계는,
    상기 유전체 및 전도성 디바이스 레벨을 통해 수직으로 연장되는 제1 전도성 필라와 전기적으로 접촉하는 유전체 디바이스 레벨 내에 형성된 반도체 링을 형성하는 단계로서, 상기 제1 전도성 필라는 소스 노드에 연결되는, 상기 반도체 링을 형성하는 단계, 및
    상기 제1 전도성 필라를 둘러싸는 상기 적어도 하나의 전기 전도성 디바이스 레벨 내에 적어도 하나의 각각의 트랜지스터 게이트를 형성하는 적어도 하나의 전기 전도성 링을 형성하는 단계로서, 상기 트랜지스터 게이트는 상기 제1 전도성 필라 및 상기 반도체 링으로부터 전기적으로 절연되고, 게이트 전압에 연결되는, 상기 적어도 하나의 전기 전도성 링을 형성하는 단계를 포함하며;
    커패시터를 형성하는 단계는,
    상기 반도체 링을 적어도 부분적으로 둘러싸고 그와 전기적으로 접촉하는 상기 유전체 디바이스 레벨 내에 커패시터 노드 판을 형성하는 전도성 링을 형성하는 단계로서, 상기 커패시터 노드 판은 상기 유전체 및 전도성 디바이스 레벨을 통해 연장되는 제2 전도성 필라로부터 전기적으로 절연되고, 상기 제2 전도성 필라는 접지 노드에 연결되는, 상기 전도성 링을 형성하는 단계, 및
    상기 제2 전도성 필라에 전기적으로 연결되고 상기 커패시터 노드 판과 수평으로 중첩되는 상기 전도성 디바이스 레벨의 부분에 접지 판을 형성하는 단계를 포함하는, 방법.
  17. 청구항 15에 있어서, 각각의 셀의 트랜지스터 채널을 형성하는 단계는,
    상기 각각의 전도성 데이터 라인 필라를 적어도 부분적으로 둘러싸는 반도체 링을 형성하는 단계, 및
    상기 각각의 반도체 링을 적어도 부분적으로 둘러싸는 전기 전도성 링을 포함하는 커패시터 노드 판을 형성하는 단계로서, 상기 반도체 링 및 상기 전기 전도성 링 모두는 상기 적어도 하나의 전도성 디바이스 레벨로부터 전기적으로 절연되는, 상기 커패시터 노드 판을 형성하는 단계를 포함하는, 방법.
  18. 청구항 17에 있어서, 각각의 트랜지스터 게이트는 상기 전도성 데이터 라인 필라를 둘러싸고 그로부터 전기적으로 절연되며 상기 반도체 링 및 상기 접지 필라로부터 전기적으로 절연되는 전기 전도성 링을 포함하는, 방법.
  19. 청구항 15에 있어서, 각각의 상기 메모리 셀에 대한 커패시터 영역은 상기 각각의 노드 판과 상기 적어도 하나의 트랜지스터 게이트가 형성되는 상기 적어도 하나의 공동을 둘러싸는 상기 적어도 하나의 전도성 디바이스 레벨의 부분 사이의 수평 중첩 영역에 의해 정의되는, 방법.
  20. 청구항 15에 있어서, 상기 노드 판은 도핑된 폴리실리콘을 포함하는, 방법.
  21. 청구항 19에 있어서, 상기 유전체 디바이스 레벨 및 상기 전도성 디바이스 레벨 내에 형성된 상기 공동은 각각 3.6보다 더 큰 유전 상수를 갖는 재료로 라이닝되는, 방법.
  22. 청구항 15에 있어서, 각각의 디바이스 계층은 2개의 전도성 디바이스 레벨 사이에 샌드위치식으로 배치된 상기 유전체 디바이스 레벨을 포함하고, 상기 메모리 셀을 형성하는 단계는 상기 트랜지스터의 이중 게이트를 형성하는 단계를 포함하는, 방법.
  23. 청구항 15에 있어서, 각각의 디바이스 계층은 상기 유전체 디바이스 레벨에 인접한 하나의 전도성 디바이스 레벨만을 포함하고, 상기 메모리 셀은 단일 게이트를 포함하는, 방법.
  24. 청구항 15에 있어서,
    상기 제1 행을 따라 배열된 다수의 수직 더미 필라를 상기 전도성 데이터 라인 필라와 교대로 형성하는 단계; 및
    상기 액세스 라인의 각각의 부분을 형성하기 위해 상기 더미 필라를 둘러싸는 다수의 전도성 링을 형성하는 단계를 더 포함하는, 방법.
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Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2022030902A1 (ko) 2020-08-03 2022-02-10 주식회사 엘지에너지솔루션 다중 슬롯 다이 코터
KR20240098826A (ko) * 2022-12-21 2024-06-28 서울대학교산학협력단 수직 적층형 메모리 소자 및 그 제조 방법

Families Citing this family (26)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10056699B2 (en) * 2015-06-16 2018-08-21 The Mitre Cooperation Substrate-loaded frequency-scaled ultra-wide spectrum element
US10854993B2 (en) 2017-09-18 2020-12-01 The Mitre Corporation Low-profile, wideband electronically scanned array for geo-location, communications, and radar
US10886625B2 (en) 2018-08-28 2021-01-05 The Mitre Corporation Low-profile wideband antenna array configured to utilize efficient manufacturing processes
WO2020142368A1 (en) 2018-12-31 2020-07-09 Micron Technology, Inc. Three-dimensional dynamic random-access memory array
KR102712036B1 (ko) * 2019-04-30 2024-10-02 삼성전자주식회사 반도체 메모리 소자 및 이의 제조 방법
US11251186B2 (en) 2020-03-23 2022-02-15 Intel Corporation Compute near memory with backend memory
US11282572B2 (en) * 2020-06-15 2022-03-22 Taiwan Semiconductor Manufacturing Company Limited Multinary bit cells for memory devices and network applications and method of manufacturing the same
US11164872B1 (en) * 2020-07-30 2021-11-02 Micron Technology, Inc. Underbody contact to horizontal access devices for vertical three-dimensional (3D) memory
US11818877B2 (en) 2020-11-02 2023-11-14 Applied Materials, Inc. Three-dimensional dynamic random access memory (DRAM) and methods of forming the same
US11437097B2 (en) 2020-12-09 2022-09-06 Micron Technology, Inc. Voltage equalization for pillars of a memory array
KR20220090208A (ko) 2020-12-22 2022-06-29 삼성전자주식회사 반도체 메모리 소자
JP2022147872A (ja) 2021-03-23 2022-10-06 キオクシア株式会社 半導体記憶装置
CN115643749A (zh) * 2021-07-19 2023-01-24 长鑫存储技术有限公司 半导体结构的制造方法和半导体结构
US20230034578A1 (en) * 2021-07-29 2023-02-02 John Bennett 3d dram with laminar cells
TW202318635A (zh) * 2021-08-23 2023-05-01 美商應用材料股份有限公司 用於三維動態隨機存取記憶體的半導體隔離橋
US12137549B2 (en) 2021-08-30 2024-11-05 Micron Technology, Inc. Microelectronic devices comprising capacitor structures, and related electronic systems and methods
US20230081882A1 (en) * 2021-09-14 2023-03-16 Intel Corporation Stacked memory structure with dual-channel transistor
US20230101155A1 (en) * 2021-09-27 2023-03-30 Applied Materials, Inc. Three dimensional memory device and method of fabrication
US11764058B2 (en) 2021-09-28 2023-09-19 Applied Materials, Inc. Three-color 3D DRAM stack and methods of making
US11974422B2 (en) * 2021-11-04 2024-04-30 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor device
US20230180454A1 (en) * 2021-12-07 2023-06-08 John Bennett 3d dram with single crystal access transistors
CN114023703B (zh) * 2022-01-07 2022-04-26 长鑫存储技术有限公司 半导体器件的形成方法及半导体器件
TWI822415B (zh) * 2022-10-25 2023-11-11 旺宏電子股份有限公司 三維記憶體裝置及形成密封結構的方法
CN115719600B (zh) * 2022-11-16 2023-08-11 南京大学 存储单元、存储的方法、存储阵列、存储器及其制备方法
CN116322032A (zh) * 2022-12-27 2023-06-23 华中科技大学 一种基于环状电容的三维1s1c存储器及制备方法
CN118301940A (zh) * 2023-01-03 2024-07-05 华为技术有限公司 一种存储阵列、电子设备、存储器及其制造方法

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2017504217A (ja) * 2014-01-22 2017-02-02 マイクロン テクノロジー， インク． メモリセル及びサポート回路の縦ストリングを有する方法及び機器
US20170053932A1 (en) * 2015-08-20 2017-02-23 SK Hynix Inc. Semiconductor memory device
US20180061834A1 (en) * 2016-08-31 2018-03-01 Micron Technology, Inc. Memory Cells and Memory Arrays

Family Cites Families (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6281539B1 (en) * 2000-03-31 2001-08-28 International Business Machines Corporation Structure and process for 6F2 DT cell having vertical MOSFET and large storage capacitance
US6710391B2 (en) * 2002-06-26 2004-03-23 Texas Instruments Incorporated Integrated DRAM process/structure using contact pillars
US7247570B2 (en) 2004-08-19 2007-07-24 Micron Technology, Inc. Silicon pillars for vertical transistors
US7859050B2 (en) * 2007-01-22 2010-12-28 Micron Technology, Inc. Memory having a vertical access device
EP2460180B1 (en) * 2009-07-30 2020-02-19 QUALCOMM Incorporated System-in packages
KR101986145B1 (ko) * 2012-08-28 2019-06-05 에스케이하이닉스 주식회사 매립비트라인을 구비한 반도체장치 및 그 제조 방법
US9466614B2 (en) * 2014-05-29 2016-10-11 International Business Machines Corporation Vertically integrated memory cell
WO2016179113A1 (en) * 2015-05-07 2016-11-10 Finscale Inc. Super-thin channel transistor structure, fabrication, and applications
US11956952B2 (en) * 2015-08-23 2024-04-09 Monolithic 3D Inc. Semiconductor memory device and structure
WO2018044454A1 (en) * 2016-08-31 2018-03-08 Micron Technology, Inc. Memory cells and memory arrays
US10355002B2 (en) * 2016-08-31 2019-07-16 Micron Technology, Inc. Memory cells, methods of forming an array of two transistor-one capacitor memory cells, and methods used in fabricating integrated circuitry
US10256245B2 (en) * 2017-03-10 2019-04-09 Sandisk Technologies Llc Three-dimensional memory device with short-free source select gate contact via structure and method of making the same
WO2019046125A1 (en) * 2017-08-29 2019-03-07 Micron Technology, Inc. VOLATILE MEMORY DEVICE COMPRISING STACKED MEMORY CELLS
CN208142182U (zh) * 2018-05-17 2018-11-23 长鑫存储技术有限公司 柱状电容器阵列结构
WO2020142368A1 (en) 2018-12-31 2020-07-09 Micron Technology, Inc. Three-dimensional dynamic random-access memory array

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2017504217A (ja) * 2014-01-22 2017-02-02 マイクロン テクノロジー， インク． メモリセル及びサポート回路の縦ストリングを有する方法及び機器
US20170053932A1 (en) * 2015-08-20 2017-02-23 SK Hynix Inc. Semiconductor memory device
US20180061834A1 (en) * 2016-08-31 2018-03-01 Micron Technology, Inc. Memory Cells and Memory Arrays

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2022030902A1 (ko) 2020-08-03 2022-02-10 주식회사 엘지에너지솔루션 다중 슬롯 다이 코터
KR20240098826A (ko) * 2022-12-21 2024-06-28 서울대학교산학협력단 수직 적층형 메모리 소자 및 그 제조 방법

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