KR20240098826A - 수직 적층형 메모리 소자 및 그 제조 방법 - Google Patents
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Abstract
수직 적층형 메모리 소자 및 그 제조 방법에 관해 개시되어 있다. 개시된 수직 적층형 메모리 소자는 상부 메모리 셀을 포함하고, 상기 상부 메모리 셀은 수평 방향으로 연장되고 관통홀 영역을 갖는 워드 라인, 상기 관통홀 영역을 통과하도록 수직하게 배치된 수직형 비트 라인, 상기 관통홀 영역의 내측에서 상기 수직형 비트 라인을 둘러싸도록 배치된 것으로, 일단부가 상기 수직형 비트 라인에 연결되고 상기 워드 라인의 상면 보다 위쪽으로 연장된 형태를 갖는 채널층 패턴, 상기 워드 라인 보다 높은 높이에서 상기 채널층 패턴의 외주면을 둘러싸도록 배치된 전극 부재, 상기 워드 라인과 상기 채널층 패턴 사이에 배치되면서 상기 전극 부재를 감싸는 구조를 갖는 유전층 패턴 및 상기 워드 라인의 위쪽에서 상기 유전층 패턴과 접촉된 플레이트 전극을 포함할 수 있다.
Description
본 발명은 반도체/전자 소자 및 그 제조 방법에 관한 것으로서, 더욱 상세하게는 수직 적층형 메모리 소자 및 그 제조 방법에 관한 것이다.
반도체 소자의 성능 및 반도체 소자의 집적도를 증가시키는 것은 계속적으로 요구되고 있다. 반도체 소자의 단위 셀(unit cell)들을 2차원적으로, 즉, 평면적으로 배치하는 것으로는, 반도체 소자의 집적도를 증가시키는데 한계에 다다르고 있다. 이에, 반도체 소자의 단위 셀들을 3차원적으로 집적함으로써, 반도체 소자의 집적도를 크게 증가시키는 기술에 대한 시도들이 이루어지고 있다. 이와 관련해서, 낸드(NAND) 소자나 디램(DRAM) 소자와 같은 메모리(memory) 소자의 집적도를 증가시키려는 시도들이 다양한 형태로 시도되고 있다. 아울러, 메모리 소자의 성능 및 동작 특성을 개선하기 위한 연구 및 개발도 지속적으로 이루어지고 있다.
본 발명이 이루고자 하는 기술적 과제는 집적도를 높일 수 있고 우수한 성능을 구현할 수 있는 수직 적층형 메모리 소자 및 그 제조 방법을 제공하는데 있다.
본 발명이 해결하고자 하는 과제는 이상에서 언급한 과제에 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 당업자에게 이해될 수 있을 것이다.
본 발명의 일 실시예에 따르면, 절연 물질층 상에 순차로 적층된 제 1 상측 절연층, 제 1 상측 희생층, 제 2 상측 절연층, 제 2 상측 희생층 및 상측 버퍼층을 포함하는 상측 적층체를 형성하는 단계; 상기 상측 적층체를 관통하는 제 1 수직홀을 형성하는 단계; 상기 제 1 수직홀에 의해 노출된 상기 제 1 및 제 2 상측 희생층과 상기 제 1 및 제 2 상측 절연층의 일부를 제거하여 제 1 리세스부를 형성하는 단계; 상기 제 1 리세스부에 의해 노출된 상기 제 2 상측 희생층의 일부를 더 제거하여 제 2 리세스부을 형성하는 단계; 상기 제 1 및 제 2 리세스부의 표면을 포함한 상기 제 1 수직홀의 내측면에 유전 물질층을 형성하는 단계; 상기 제 2 리세스부에 형성된 상기 유전 물질층의 영역 상에 상기 제 2 리세스부를 매립하는 전극 부재를 형성하는 단계; 상기 제 1 수직홀의 내측면에 노출된 상기 유전 물질층 및 상기 전극 부재 상에 채널 물질층을 형성하는 단계; 상기 유전 물질층 및 상기 채널 물질층에서 상기 제 1 및 제 2 리세스부의 외측에 배치된 부분들을 제거하여 상기 유전 물질층으로부터 유전층 패턴을 형성하고 상기 채널 물질층으로부터 채널층 패턴을 형성하는 단계; 상기 채널층 패턴 및 상기 유전층 패턴을 덮고 상기 제 1 수직홀을 채우는 바디 절연층을 형성하는 단계; 상기 바디 절연층을 관통하면서 상기 채널층 패턴의 일단부를 노출시키는 제 2 수직홀을 형성하는 단계; 상기 제 2 수직홀을 채우는 수직형 비트 라인을 형성하는 단계; 상기 수직형 비트 라인과 이격하여 배치되는 것으로, 상기 상측 적층체를 관통하는 제 1 트렌치를 형성하는 단계; 상기 제 1 트렌치에 의해 노출된 상기 제 1 상측 희생층을 제거하여 제 3 리세스부를 형성하는 단계; 상기 제 3 리세스부를 채우는 워드 라인을 형성하는 단계; 상기 제 2 상측 희생층 및 상기 상측 버퍼층을 제거하여 상기 유전층 패턴의 일부를 노출시키는 단계; 및 상기 유전층 패턴의 노출된 부분에 접촉된 플레이트 전극을 형성하는 단계를 포함하는 수직 적층형 메모리 소자의 제조 방법이 제공된다.
상기 전극 부재를 형성하는 단계는 상기 유전 물질층 상에 상기 제 2 리세스부를 매립하는 전극 물질층을 형성하는 단계; 및 상기 전극 물질층에서 상기 제 2 리세스부에 배치된 부분을 제외한 나머지 부분을 습식 식각 방식으로 제거하는 단계를 포함할 수 있다.
상기 채널층 패턴의 제 1 영역은 상기 수직형 비트 라인에 연결될 수 있고, 상기 채널층 패턴의 제 2 영역은 상기 전극 부재에 연결될 수 있다.
상기 워드 라인, 상기 채널층 패턴, 상기 워드 라인과 상기 채널층 패턴 사이에 배치된 상기 유전층 패턴의 제 1 부분 및 상기 수직형 비트 라인의 적어도 일부는 상부 셀 트랜지스터를 구성할 수 있고, 상기 전극 부재, 상기 플레이트 전극 및 상기 전극 부재와 상기 플레이트 전극 사이에 배치된 상기 유전층 패턴의 제 2 부분은 상부 셀 커패시터를 구성할 수 있으며, 상기 상부 셀 트랜지스터 및 상기 상부 셀 커패시터는 상부 메모리 셀을 구성할 수 있다.
상기 절연 물질층 아래에 상기 상부 메모리 셀이 상하로 역전된 구조를 갖는 하부 메모리 셀이 형성될 수 있고, 상기 하부 메모리 셀은 상기 상부 셀 트랜지스터가 상하로 역전된 구조를 갖는 하부 셀 트랜지스터 및 상기 상부 셀 커패시터가 상하로 역전된 구조를 갖는 하부 셀 커패시터를 포함할 수 있다.
상기 수직 적층형 메모리 소자의 제조 방법은 상기 플레이트 전극의 일부 및 상기 제 2 상측 절연층의 일부를 제거하여 상기 워드 라인의 일부를 노출시키는 계단형 홈부를 형성하는 단계; 상기 계단형 홈부를 채우는 절연 필러(filler)를 형성하는 단계; 상기 수직형 비트 라인을 사이에 두고 상기 계단형 홈부의 반대쪽에 상기 플레이트 전극으로부터 상기 절연 물질층을 관통하는 제 2 트렌치를 형성하는 단계; 상기 제 2 트렌치에 의해 노출된 상기 워드 라인의 일부를 제거하여 제 4 리세스부를 형성하는 단계; 상기 제 4 리세스부를 채우는 것으로, 상기 워드 라인을 상기 제 2 트렌치와 분리시키는 분리 절연층을 형성하는 단계; 및 상기 제 2 트렌치를 채우는 것으로, 상기 플레이트 전극에 연결된 공통 전극부를 형성하는 단계를 더 포함할 수 있다.
상기 수직 적층형 메모리 소자는 상하 방향으로 이격된 복수의 플레이트 전극을 포함할 수 있고, 상기 공통 전극부는 상기 복수의 플레이트 전극을 상호 연결하도록 형성될 수 있다.
상기 수직 적층형 메모리 소자의 제조 방법은 상기 계단형 홈부에 의해 노출되는 상기 워드 라인에 접속된 제 1 콘택 플러그 및 상기 공통 전극부에 접속된 제 2 콘택 플러그를 형성하는 단계를 더 포함할 수 있다.
상기 제 1 상측 희생층은 제 1 조성을 갖는 실리콘 질화물을 포함할 수 있고, 상기 제 2 상측 희생층은 상기 제 1 조성과 다른 제 2 조성을 갖는 실리콘 질화물을 포함할 수 있다.
상기 절연 물질층은 제 1 밀도를 갖는 실리콘 산화물을 포함할 수 있고, 상기 제 1 및 제 2 상측 절연층은 상기 제 1 밀도 보다 작은 제 2 밀도를 갖는 실리콘 산화물을 포함할 수 있다.
상기 상측 버퍼층은 실리콘을 포함할 수 있다.
본 발명의 다른 실시예에 따르면, 순차로 적층된 하측 버퍼층, 제 1 하측 희생층, 제 1 하측 절연층, 제 2 하측 희생층 및 제 2 하측 절연층을 포함하는 하측 적층체를 형성하는 단계; 상기 하측 적층체 상에 절연 물질층을 형성하는 단계; 상기 절연 물질층 상에 순차로 적층된 제 1 상측 절연층, 제 1 상측 희생층, 제 2 상측 절연층, 제 2 상측 희생층 및 상측 버퍼층을 포함하는 상측 적층체를 형성하는 단계; 상기 상측 적층체와 상기 절연 물질층 및 상기 하측 적층체를 관통하는 제 1 수직홀을 형성하는 단계; 상기 제 1 수직홀에 의해 노출된 상기 제 1 및 제 2 상측 희생층, 상기 제 1 및 제 2 상측 절연층, 상기 제 1 및 제 2 하측 희생층과 상기 제 1 및 제 2 하측 절연층의 일부를 제거하여 복수의 제 1 리세스부를 형성하는 단계; 상기 복수의 제 1 리세스부에 의해 노출된 상기 제 1 하측 희생층 및 제 2 상측 희생층의 일부를 더 제거하여 복수의 제 2 리세스부를 형성하는 단계; 상기 복수의 제 1 및 제 2 리세스부의 표면을 포함한 상기 제 1 수직홀의 내측면에 유전 물질층을 형성하는 단계; 상기 복수의 제 2 리세스부에 형성된 상기 유전 물질층의 영역 상에 상기 복수의 제 2 리세스부를 매립하는 복수의 전극 부재를 형성하는 단계; 상기 제 1 수직홀의 내측면에 노출된 상기 유전 물질층 및 상기 전극 부재 상에 채널 물질층을 형성하는 단계; 상기 유전 물질층 및 상기 채널 물질층에서 상기 제 1 및 제 2 리세스부의 외측에 배치된 부분들을 제거하여 상기 유전 물질층으로부터 복수의 유전층 패턴을 형성하고 상기 채널 물질층으로부터 복수의 채널층 패턴을 형성하는 단계; 상기 복수의 채널층 패턴 및 상기 복수의 유전층 패턴을 덮고 상기 제 1 수직홀을 채우는 바디 절연층을 형성하는 단계; 상기 바디 절연층을 관통하면서 상기 복수의 채널층 패턴 각각의 일단부를 노출시키는 제 2 수직홀을 형성하는 단계; 상기 제 2 수직홀을 채우는 수직형 비트 라인을 형성하는 단계; 상기 수직형 비트 라인과 이격하여 배치되는 것으로, 상기 상측 적층체 및 상기 하측 적층체를 관통하는 제 1 트렌치를 형성하는 단계; 상기 제 1 트렌치에 의해 노출된 상기 제 1 상측 희생층 및 상기 제 2 하측 희생층을 제거하여 복수의 제 3 리세스부를 형성하는 단계; 상기 복수의 제 3 리세스부를 채우는 복수의 워드 라인을 형성하는 단계; 상기 제 2 상측 희생층, 상기 제 1 하측 희생층, 상기 상측 버퍼층 및 상기 하측 버퍼층을 제거하여 상기 복수의 유전층 패턴의 일부를 노출시키는 단계; 및 상기 복수의 유전층 패턴의 노출된 부분에 접촉된 복수의 플레이트 전극을 형성하는 단계를 포함하는 수직 적층형 메모리 소자의 제조 방법이 제공된다.
상기 복수의 전극 부재를 형성하는 단계는 상기 유전 물질층 상에 상기 복수의 제 2 리세스부를 매립하는 전극 물질층을 형성하는 단계; 및 상기 전극 물질층에서 상기 복수의 제 2 리세스부에 배치된 부분을 제외한 나머지 부분을 습식 식각 방식으로 제거하는 단계를 포함할 수 있다.
상기 복수의 채널층 패턴 각각의 제 1 영역은 상기 수직형 비트 라인에 연결될 수 있고, 상기 복수의 채널층 패턴 각각의 제 2 영역은 상기 전극 부재에 연결될 수 있다.
상기 수직 적층형 메모리 소자의 제조 방법은 상기 복수의 플레이트 전극, 상기 복수의 워드 라인, 상기 절연 물질층, 상기 제 1 및 제 2 하측 절연층과 상기 제 1 및 제 2 상측 절연층으로 구성된 적층 구조체의 일부를 제거하여 상기 복수의 워드 라인 각각의 일부를 노출시키는 계단형 홈부를 형성하는 단계; 상기 계단형 홈부를 채우는 절연 필러(filler)를 형성하는 단계; 상기 수직형 비트 라인을 사이에 두고 상기 계단형 홈부의 반대쪽에 상기 적층 구조체를 관통하는 제 2 트렌치를 형성하는 단계; 상기 제 2 트렌치에 의해 노출된 상기 복수의 워드 라인의 일부를 제거하여 복수의 제 4 리세스부를 형성하는 단계; 상기 복수의 제 4 리세스부를 채우는 것으로, 상기 복수의 워드 라인을 상기 제 2 트렌치와 분리시키는 복수의 분리 절연층을 형성하는 단계; 및 상기 제 2 트렌치를 채우는 것으로, 상기 복수의 플레이트 전극을 상호 연결시키는 공통 전극부를 형성하는 단계를 더 포함할 수 있다.
상기 수직 적층형 메모리 소자의 제조 방법은 상기 계단형 홈부에 의해 노출되는 상기 복수의 워드 라인에 접속된 복수의 제 1 콘택 플러그 및 상기 공통 전극부에 접속된 제 2 콘택 플러그를 형성하는 단계를 더 포함할 수 있다.
본 발명의 다른 실시예에 따르면, 수평 방향으로 연장되고, 수직 방향의 관통홀 영역을 갖는 워드 라인; 상기 관통홀 영역을 통과하도록 수직하게 배치된 수직형 비트 라인; 상기 관통홀 영역의 내측에서 상기 수직형 비트 라인을 둘러싸도록 배치된 것으로, 일단부가 상기 수직형 비트 라인에 연결되고 상기 워드 라인의 상면 보다 위쪽으로 연장된 형태를 갖는 채널층 패턴; 상기 채널층 패턴의 상기 일단부를 제외한 나머지 부분과 상기 수직형 비트 라인 사이에 배치된 바디 절연층; 상기 워드 라인 보다 높은 높이에서 상기 채널층 패턴의 외주면을 둘러싸도록 배치된 전극 부재; 상기 워드 라인과 상기 채널층 패턴 사이에 배치되면서 상기 전극 부재를 감싸는 구조를 갖고, 일단부가 상기 수직형 비트 라인에 접촉되고 타단부가 상기 채널층 패턴의 타단부에 접촉된 유전층 패턴; 및 상기 워드 라인의 위쪽에서 상기 유전층 패턴과 접촉된 플레이트 전극;을 포함하는 상부 메모리 셀을 포함하는 수직 적층형 메모리 소자가 제공된다.
상기 전극 부재는 링형 구조를 가질 수 있다.
상기 유전층 패턴은 상기 수직형 비트 라인을 둘러싸는 구조를 갖되, 그 내부에 제 1 리세스 영역 및 상기 제 1 리세스 영역 위쪽에 배치된 제 2 리세스 영역을 정의하는 구조를 가질 수 있고, 상기 제 2 리세스 영역은 상기 수직형 비트 라인에 대하여 상기 제 1 리세스 영역 보다 외측으로 확장된 구조를 가질 수 있으며, 상기 제 2 리세스 영역 내에 상기 전극 부재가 배치될 수 있다.
상기 수직 적층형 메모리 소자는 상기 상부 메모리 셀 아래에 배치된 하부 메모리 셀을 더 포함할 수 있고, 상기 하부 메모리 셀은 상기 상부 메모리 셀이 상하로 역전된 구조를 가질 수 있다.
본 발명의 실시예들에 따르면, 집적도를 크게 향상시킬 수 있으면서 우수한 성능 및 동작 특성을 가질 수 있는 수직 적층형 메모리 소자를 구현할 수 있다. 특히, 본 발명의 실시예들에 따른 수직 적층형 메모리 소자에서는 3차원적인 적층 구조에서 전극 부재와 채널층 패턴을 독립적으로 형성하되, 상기 전극 부재와 채널층 패턴을 소정의 형태로 주어진 방식에 따라 각각 형성함으로써, 상기 전극 부재가 포함된 커패시터와 상기 채널층 패턴이 포함된 트랜지스터의 동작 특성 및 성능을 향상시킬 수 있다. 일례에 따르면, 상기 수직 적층형 메모리 소자는 수직형 디램(DRAM) 소자를 포함하여 구성될 수 있다.
그러나, 본 발명의 효과는 상기 효과들로 한정되는 것은 아니며, 본 발명의 기술적 사상 및 영역으로부터 벗어나지 않는 범위에서 다양하게 확장될 수 있다.
도 1a 내지 도 15b는 본 발명의 일 실시예에 따른 수직 적층형 메모리 소자의 제조 방법을 개략적으로 보여주는 도면이다.
도 16 내지 도 26은 본 발명의 일 실시예에 따른 수직 적층형 메모리 소자의 제조 방법을 개략적으로 보여주는 도면이다.
도 27은 본 발명의 일 실시예에 따라 제조된 수직 적층형 메모리 소자가 가질 수 있는 구조를 예시적으로 보여주는 단면도이다.
도 28은 본 발명의 일 실시예에 따른 수직 적층형 메모리 소자를 설명하기 위한 단면도이다.
도 29는 본 발명의 일 실시예에 따른 수직 적층형 메모리 소자를 설명하기 위한 단면도이다.
도 16 내지 도 26은 본 발명의 일 실시예에 따른 수직 적층형 메모리 소자의 제조 방법을 개략적으로 보여주는 도면이다.
도 27은 본 발명의 일 실시예에 따라 제조된 수직 적층형 메모리 소자가 가질 수 있는 구조를 예시적으로 보여주는 단면도이다.
도 28은 본 발명의 일 실시예에 따른 수직 적층형 메모리 소자를 설명하기 위한 단면도이다.
도 29는 본 발명의 일 실시예에 따른 수직 적층형 메모리 소자를 설명하기 위한 단면도이다.
이하, 첨부된 도면들을 참조하여 본 발명의 실시예들을 상세히 설명하기로 한다.
이하에서 설명할 본 발명의 실시예들은 당해 기술 분야에서 통상의 지식을 가진 자에게 본 발명을 더욱 명확하게 설명하기 위하여 제공되는 것이고, 본 발명의 범위가 하기 실시예에 의해 한정되는 것은 아니며, 하기 실시예는 여러 가지 다른 형태로 변형될 수 있다.
본 명세서에서 사용된 용어는 특정 실시예를 설명하기 위하여 사용되며, 본 발명을 제한하기 위한 것이 아니다. 본 명세서에서 사용되는 단수 형태의 용어는 문맥상 다른 경우를 분명히 지적하는 것이 아니라면, 복수의 형태를 포함할 수 있다. 또한, 본 명세서에서 사용되는 "포함한다(comprise)" 및/또는 "포함하는(comprising)"이라는 용어는 언급한 형상, 단계, 숫자, 동작, 부재, 요소 및/또는 이들 그룹의 존재를 특정하는 것이며, 하나 이상의 다른 형상, 단계, 숫자, 동작, 부재, 요소 및/또는 이들 그룹의 존재 또는 부가를 배제하는 것이 아니다. 또한, 본 명세서에서 사용된 "연결"이라는 용어는 어떤 부재들이 직접적으로 연결된 것을 의미할 뿐만 아니라, 부재들 사이에 다른 부재가 더 개재되어 간접적으로 연결된 것까지 포함하는 개념이다.
또한, 본 명세서의 기재에서 "제1" 및 "제2", "상부(upper or top)"및 "하부(lower or bottom)"와 같은 기재는 부재를 구분하기 위한 것이며, 부재 자체를 한정하거나 특정한 순서를 의미하는 것으로 사용된 것은 아니고, 상대적인 위치 관계를 의미하는 것이지 그 부재에 직접 접촉하거나 또는 사이 계면에 다른 부재가 더 도입되는 특정한 경우를 제한하는 것은 아니다. 구성 요소들 간의 관계를 설명하는 다른 표현들에서도 마찬가지의 해석이 적용될 수 있다.
아울러, 본원 명세서에서 어떤 부재가 다른 부재 "상에" 위치하고 있다고 할 때, 이는 어떤 부재가 다른 부재에 접해 있는 경우뿐 아니라 두 부재 사이에 또 다른 부재가 존재하는 경우도 포함한다. 본 명세서에서 사용된 용어 "및/또는"은 해당 열거된 항목 중 어느 하나 및 하나 이상의 모든 조합을 포함한다. 또한, 본원 명세서에서 사용되는 "약", "실질적으로" 등의 정도의 용어는 고유한 제조 및 물질 허용 오차를 감안하여, 그 수치나 정도의 범주 또는 이에 근접한 의미로 사용되고, 본원의 이해를 돕기 위해 제공된 정확하거나 절대적인 수치가 언급된 개시 내용을 침해자가 부당하게 이용하는 것을 방지하기 위해 사용된다.
이하 첨부된 도면들을 참조하여 본 발명의 실시예들에 대해 상세히 설명한다. 첨부된 도면에 도시된 영역이나 파트들의 사이즈나 두께는 명세서의 명확성 및 설명의 편의성을 위해 다소 과장되어 있을 수 있다. 상세한 설명 전체에 걸쳐 동일한 참조번호는 동일한 구성요소를 나타낸다.
도 1a 내지 도 15b는 본 발명의 일 실시예에 따른 수직 적층형 메모리 소자의 제조 방법을 개략적으로 보여주는 도면이다. 도 1a, 도 2a, 도 3a, 도 4a, 도 5a, 도 6a, 도 7a, 도 8a, 도 9a, 도 10a, 도 11a, 도 12a, 도 13a, 도14a, 도 15a는 단면도이고, 도 1b, 도 2b, 도 3b, 도 4b, 도 5b, 도 6b, 도 7b, 도 8b, 도 9b, 도 10b, 도 11b, 도 12b, 도 13b, 도14b, 도 15b는 평면도이다.
도 1a 및 도 1b를 참조하면, 소정의 기판(미도시) 상에 절연 물질층(NM10)을 형성할 수 있다. 상기 기판의 물질은 다양한 물질 중에서 선택될 수 있다. 상기 기판은 반도체 물질 또는 절연 물질을 포함하여 이루어질 수 있다. 상기 기판은 반도체 웨이퍼(wafer)를 포함할 수 있다. 상기 기판은 벌크 실리콘 기판(bulk silicon substrate), 실리콘-온-인슐레이터(silicon-on-insulator)(SOI) 기판, 게르마늄(germanium) 기판, 게르마늄-온-인슐레이터(germanium-on-insulator)(GOI) 기판, 실리콘-게르마늄 기판 또는 에피택셜 성장(epitaxial growth) 공정으로 형성된 기판을 포함할 수도 있다.
상기 기판 상에 절연 물질층(NM10)이 증착 공정으로 형성될 수 있다. 절연 물질층(NM10)은 실리콘 산화물과 같은 절연 물질을 포함할 수 있다. 절연 물질층(NM10) 상에 복수의 층들이 순차적으로 적층될 수 있다. 상기 복수의 층들은 상측 적층체(S2)를 구성할 수 있다. 절연 물질층(NM10) 상에 제 1 상측 절연층(NL21), 제 1 상측 희생층(upper sacrificial layer)(SL21), 제 2 상측 절연층(NL22), 제 2 상측 희생층(SL22) 및 상측 버퍼층(upper buffer layer)(BF20)을 증착할 수 있다. 상측 적층체(S2)는 제 1 상측 절연층(NL21), 제 1 상측 희생층(SL21), 제 2 상측 절연층(NL22), 제 2 상측 희생층(SL22) 및 상측 버퍼층(BF20)을 포함하는 적층 구조로 구성될 수 있다.
제 1 상측 절연층(NL21)은 절연 물질층(NM10)과 다른 층으로 증착될 수 있다. 제 1 상측 절연층(NL21)은 추후의 식각 공정 단계에서 절연 물질층(NM10)과 다른 식각율을 갖는 층으로 형성될 수 있다. 예를 들어, 제 1 상측 절연층(NL21)은 다공성(porous) 실리콘 산화물을 포함하여 구성될 수 있다. 절연 물질층(NM10)은 제 1 상측 절연층(NL21) 보다 치밀한 실리콘 산화물층을 포함하여 형성될 수 있다. 절연 물질층(NM10)은 제 1 밀도를 갖는 실리콘 산화물을 포함할 수 있고, 제 1 상측 절연층(NL21)은 상기 제 1 밀도 보다 작은 제 2 밀도를 갖는 실리콘 산화물을 포함할 수 있다. 제 1 상측 절연층(NL21)은 절연 물질층(NM10)에 비해 얇은 두께로 형성될 수 있다.
제 1 상측 절연층(NL21) 상에 제 1 상측 희생층(SL21)을 증착할 수 있다. 제 1 상측 희생층(SL21)은 제 1 상측 절연층(NL21) 및 절연 물질층(NM10)과 다른 물질의 층으로 형성될 수 있다. 제 1 상측 희생층(SL21)은 추후의 식각 공정 단계에서 제 1 상측 절연층(NL21) 및 절연 물질층(NM10)과 다른 식각율을 가지는 층으로 형성될 수 있다. 제 1 상측 희생층(SL21)과 제 1 상측 절연층(NL21) 및 절연 물질층(NM10)은 서로 식각 선택비를 가질 수 있다. 제 1 상측 희생층(SL21)은 실리콘 질화물(silicon nitride)을 포함할 수 있다. 제 1 상측 희생층(SL21)은 제 1 상측 절연층(NL21)에 비해 두꺼운 두께로 형성될 수 있다.
제 1 상측 희생층(SL21) 상에 제 2 상측 절연층(NL22)을 증착할 수 있다. 제 2 상측 절연층(NL22)은 제 1 상측 희생층(SL21)과 다른 물질의 층으로 증착될 수 있다. 제 2 상측 절연층(NL22)은 추후의 식각 공정 단계에서 제 1 상측 희생층(SL21) 및 절연 물질층(NM10)과 다른 식각율을 가지는 층으로 형성될 수 있다. 예를 들어, 제 2 상측 절연층(NL22)은 다공성(porous) 실리콘 산화물을 포함하여 구성될 수 있다. 제 2 상측 절연층(NL22)은 제 1 상측 절연층(NL21)과 실질적으로 동일한 물질의 층으로 형성될 수 있다. 절연 물질층(NM10)은 제 1 밀도를 갖는 실리콘 산화물을 포함할 수 있고, 제 2 상측 절연층(NL22)은 상기 제 1 밀도 보다 작은 제 2 밀도를 갖는 실리콘 산화물을 포함할 수 있다.
제 2 상측 절연층(NL22) 상에 제 2 상측 희생층(SL22)을 증착할 수 있다. 제 2 상측 희생층(SL22)은 제 2 상측 절연층(NL22) 및 절연 물질층(NM10)과 다른 물질의 층으로 형성될 수 있다. 제 2 상측 희생층(SL22)은 추후의 식각 공정 단계에서 제 2 상측 절연층(NL22) 및 절연 물질층(NM10)과 다른 식각율을 가지는 층으로 형성될 수 있다. 제 2 상측 희생층(SL22)과 제 2 상측 절연층(NL22) 및 절연 물질층(NM10)은 서로 식각 선택비를 가질 수 있다. 제 2 상측 희생층(SL22)은 제 1 상측 희생층(SL21)과 다른 식각율을 가지는 층으로 형성될 수 있다.
제 2 상측 희생층(SL22)은 실리콘 질화물을 포함할 수 있다. 제 2 상측 희생층(SL22)은 제 1 상측 희생층(SL21)과 다른 조성비를 갖는 실리콘 질화물을 포함하여 형성될 수 있다. 예컨대, 제 1 상측 희생층(SL21)은 SiNX1의 조성을 갖는 실리콘 질화물의 층을 포함할 수 있고, 제 2 상측 희생층(SL22)은 SiNX2의 조성을 갖는 실리콘 질화물의 층을 포함할 수 있다. 여기서, X1과 X2는 서로 다른 수일 수 있다. 다시 말해, 제 1 상측 희생층(SL21)은 제 1 조성을 갖는 실리콘 질화물을 포함할 수 있고, 제 2 상측 희생층(SL22)은 상기 제 1 조성과 다른 제 2 조성을 갖는 실리콘 질화물을 포함할 수 있다. 제 1 상측 희생층(SL21)과 제 2 상측 희생층(SL22)이 서로 다른 조성의 실리콘 질화물의 층들로 구성되므로, 후속의 식각 공정 단계에서 제 1 상측 희생층(SL21)과 제 2 상측 희생층(SL22)은 서로 식각 선택비를 가질 수 있다.
제 2 상측 희생층(SL22) 상에 상측 버퍼층(BF20)을 증착할 수 있다. 상측 버퍼층(BF20)은 추후의 식각 공정 단계에서 제 2 상측 희생층(SL22), 제 1 상측 희생층(SL21), 제 2 상측 절연층(NL22) 및 제 1 상측 절연층(NL21)과 다른 식각율을 가지는 물질의 층으로 형성될 수 있다. 상측 버퍼층(BF20)은 제 2 상측 희생층(SL22)이나 제 2 상측 절연층(NL22)과는 서로 다른 물질의 층을 포함할 수 있다. 예컨대, 상측 버퍼층(BF20)은 실리콘(silicon)을 포함할 수 있다. 구체적인 예로, 상측 버퍼층(BF20)은 폴리실리콘층(polysilicon layer)을 포함하여 형성될 수 있다.
상기 기판 상에 절연 물질층(NM10) 및 상측 적층체(S2)를 형성하기 이전에, 상기 기판 상에 하측 적층체(S1)를 더 형성할 수 있다. 하측 적층체(S1)를 먼저 형성한 후, 그 위에 절연 물질층(NM10) 및 상측 적층체(S2)를 순차로 형성할 수 있다. 하측 적층체(S1)는 상측 적층체(S2)가 상하로 역전된 구조와 실질적으로 동일한 구조를 가질 수 있다. 하측 적층체(S1)는 절연 물질층(NM10)을 사이에 두고 상측 적층체(S2)와 대칭적(상하 대칭적) 구조를 이룰 수 있다.
하측 적층체(S1)는 아래로부터 순차로 적층된 하측 버퍼층(BF10), 제 1 하측 희생층(SL11), 제 1 하측 절연층(NL11), 제 2 하측 희생층(SL12) 및 제 2 하측 절연층(NL12)을 포함할 수 있다. 하측 버퍼층(BF10), 제 1 하측 희생층(SL11), 제 1 하측 절연층(NL11), 제 2 하측 희생층(SL12) 및 제 2 하측 절연층(NL12)을 순차로 형성할 수 있고, 제 2 하측 절연층(NL12) 상에 절연 물질층(NM10)을 형성할 수 있다. 제 2 하측 절연층(NL12), 제 2 하측 희생층(SL12), 제 1 하측 절연층(NL11), 제 1 하측 희생층(SL11) 및 하측 버퍼층(BF10)은 각각 제 1 상측 절연층(NL21), 제 1 상측 희생층(SL21), 제 2 상측 절연층(NL22), 제 2 상측 희생층(SL22) 및 상측 버퍼층(BF20)과 각각 실질적으로 동일한 물질 구성을 가질 수 있다.
하측 적층체(S1), 절연 물질층(NM10) 및 상측 적층체(S2)는 복수의 층들이 적층된 하나의 적층체 유닛(SU)을 구성할 수 있다. 상기 기판 상에 적층체 유닛(SU)이 복수 개로 적층되도록 형성될 수 있다. 적층체 유닛(SU)을 구성하는 개개의 층들을 증착하는 공정들은 다양한 증착 기술들을 사용하여 수행될 수 있다. 예컨대, 상기한 층들은 열적 화학기상증착(thermal chemical vapor deposition)(thermal CVD), 플라즈마 인핸스드 화학기상증착(plasma enhanced CVD), 물리적 기상증착(physical vapor deposition)(PVD) 또는 원자층 증착(atomic layer deposition)(ALD) 기술 등을 이용하여 증착될 수 있다.
도 2a 및 도 2b를 참조하면, 적층체 유닛(SU)에 제 1 수직홀(H1)을 형성할 수 있다. 상측 적층체(S2)를 실질적으로 관통하고, 상측 적층체(S2) 아래에 위치한 절연 물질층(NM10)을 관통하는 제 1 수직홀(H1)을 형성할 수 있다. 제 1 수직홀(H1)은 절연 물질층(NM10) 아래의 하측 적층체(S1)를 더 관통하도록 수직하게 연장될 수 있다. 제 1 수직홀(H1)은 적층체 유닛(SU)의 일부를 제거하는 식각 과정으로 형성될 수 있다. 예컨대, 상측 적층체(S2)의 상측 버퍼층(BF10) 상에 포토레지스트 패턴과 같은 식각 마스크(etch mask)(미도시)를 형성하고, 상기 식각 마스크에 의해 노출된 부분을 건식 식각(dry etching)으로 제거함으로써, 제 1 수직홀(H1)을 형성할 수 있다. 제 1 수직홀(H1)은 복수 개로 형성될 수 있다.
도 3a 및 도 3b를 참조하면, 제 1 수직홀(H1)에 의해 노출된 제 1 및 제 2 상측 희생층(SL21, SL22)과 제 1 및 제 2 상측 절연층(NL21, NL22)의 일부를 제거하여 제 1 리세스부(R1)를 형성할 수 있다. 제 1 수직홀(H1)에 의해 노출된 제 1 및 제 2 상측 희생층(SL21, SL22)과 제 1 및 제 2 상측 절연층(NL21, NL22)의 측면들을 리세스(recess)하여, 측방향으로 오목한 제 1 리세스부(R1)를 형성할 수 있다. 제 1 리세스부(R1)는 제 1 수직홀(H1)을 가운데 두고 제 1 수직홀(H1)의 둘레를 에워싸는 환형 형상을 가질 수 있다.
제 1 리세스부(R1)를 형성하는 단계는 제 1 수직홀(H1) 내에 습식 에천트(wet etchant), 즉, 습식 식각 용액을 도입하여 각각의 층들이 리세스되도록 유도하는 과정을 포함할 수 있다. 이때, 선택비가 있는 습식 식각 조건을 통해 각 층들의 리세스 정도를 조절할 수 있다. 절연 물질층(NM10)과 상측 버퍼층(BF20) 및 하측 버퍼층(BF10)은 거의 리세스되지 않거나 적게 리세스될 수 있고, 나머지 층들은 보다 용이하게 리세스될 수 있다. 제 1 및 제 2 상측 희생층(SL21, SL22)과 제 1 및 제 2 상측 절연층(NL21, NL22)은 절연 물질층(NM10) 및 상측 버퍼층(BF20) 보다 측방향으로 더 크게 리세스될 수 있다.
제 1 수직홀(H1)에 의해 노출된 제 1 및 제 2 하측 희생층(SL11, SL12)과 제 1 및 제 2 하측 절연층(NL11, NL12)의 측면들 또한 리세스되어 하측 적층체(S1)에도 제 1 리세스부(R1)가 형성될 수 있다. 즉, 제 1 수직홀(H1)에 의해 노출된 제 1 및 제 2 하측 희생층(SL11, SL12)과 제 1 및 제 2 하측 절연층(NL11, NL12)의 일부가 제거됨으로써 제 1 리세스부(R1)가 형성될 수 있다. 제 1 및 제 2 하측 희생층(SL11, SL12)과 제 1 및 제 2 하측 절연층(NL11, NL12)은 절연 물질층(NM10) 및 하측 버퍼층(BF10) 보다 측방향으로 더 크게 리세스될 수 있다. 절연 물질층(NM10), 하측/상측 버퍼층(BF10, BF20) 그리고 나머지 층들의 순서로 리세스되는 정도가 커질 수 있다.
도 4a 및 도 4b를 참조하면, 제 1 리세스부(R1) 내에 측방향으로 더 리세스된 제 2 리세스부(R2)를 형성할 수 있다. 제 2 리세스부(R2)는 후속 공정 과정에서 커패시터부가 위치할 영역일 수 있다. 제 2 리세스부(R2)를 형성함으로써, 커패시터부의 표면적을 증가시키고, 커패시터부와 게이트부(즉, 워드 라인)를 용이하게 분리시킬 수 있다. 제 1 리세스부(R1)에 의해 노출된 제 2 상측 희생층(SL22)의 측면부를 선택적으로 더 식각/제거함으로써, 제 2 리세스부(R2)가 형성될 수 있다. 제 2 리세스부(R2)의 형성은 습식 에천트를 이용한 습식 식각 공정으로 수행될 수 있다. 제 2 상측 희생층(SL22)과 제 1 상측 희생층(SL21)은 서로 식각 선택비를 갖기 때문에, 제 1 및 제 2 상측 희생층(SL21, SL22) 중에서 제 2 상측 희생층(SL22)을 선택적으로 식각할 수 있다.
제 2 리세스부(R2)는 제 1 수직홀(H1)의 둘레를 에워싸는 환형 형상을 가질 수 있다. 제 1 및 제 2 리세스부(R1, R2)를 포함하는 하나의 리세스 구조는 측방향인 X축 방향으로 계단 형상의 단차 구조를 가질 수 있다.
제 1 수직홀(H1)이 연장된 하측 적층체(S1) 내에 위치하는 제 1 리세스부(R1) 내에도, 제 2 상측 희생층(SL22)에 대응되는 제 1 하측 희생층(SL11)이 추가적으로 더 리세스되면서 제 2 리세스부(R2)가 형성될 수 있다.
도 5a 및 도 5b를 참조하면, 제 1 및 제 2 리세스부(R1, R2)의 표면을 포함한 제 1 수직홀(H1)의 내측면에 유전 물질층(DL1)을 형성할 수 있다. 유전 물질층(DL1)은 제 1 및 제 2 리세스부(R1, R2)의 표면을 포함한 제 1 수직홀(H1)의 내측면을 컨포멀하게(conformally) 덮도록 형성될 수 있다.
유전 물질층(DL1)은 다양한 유전 물질 중 적어도 하나를 포함하도록 형성될 수 있다. 예컨대, 유전 물질층(DL1)은 실리콘 질화물 보다 유전 상수가 높은 고유전(high-k) 물질을 포함할 수 있다. 유전 물질층(DL1)의 일부는 트랜지스터의 게이트 절연층으로 활용될 수 있고, 다른 일부는 커패시터의 유전층으로 활용될 수 있으므로, 유전 물질층(DL1)은 상기 트랜지스터의 채널층 물질(비제한적인 예로, zinc tin oxide 등)과 상기 커패시터의 전극 물질(비제한적인 예로, TiN, Ru 등)과 물질적인 양립성(compatibility)이 좋은 물질로 구성되는 것이 바람직할 수 있다. 비제한적인 예로서, 유전 물질층(DL1)은 ATO(antimony tin oxide), Hf-Zr-O(hafnium zirconium oxide) 중 적어도 하나를 포함하는 것이 바람직할 수 있다. 그러나, 유전 물질층(DL1)의 구체적인 물질은 상술한 바에 한정되지 않고, 다양하게 변화될 수 있다.
다음으로, 유전 물질층(DL1) 상에 제 2 리세스부(R2)를 매립하는 전극 물질층(EL1)을 형성할 수 있다. 전극 물질층(EL1)은 유전 물질층(DL1)의 표면 형상에 따라 컨포멀하게(conformally) 형성될 수 있고, 제 2 리세스부(R2)를 실질적으로 채울 수 있는 두께로서 증착될 수 있다. 전극 물질층(EL1)의 소정 부분은 커패시터의 전극으로 활용될 수 있다. 전극 물질층(EL1)은 금속 및 금속 화합물 중 적어도 하나를 포함할 수 있다. 비제한적인 예로서, 전극 물질층(EL1)은 TiN, Ru 중 적어도 하나를 포함하도록 형성될 수 있다. 그러나, 전극 물질층(EL1)의 구체적인 물질은 전술한 바에 한정되지 않고, 다양하게 변화될 수 있다.
도 6a 및 도 6b를 참조하면, 상기 전극 물질층(도 5a의 EL1)에서 제 2 리세스부(R2)에 배치된 부분을 제외한 나머지 부분을 제거함으로써, 상기 전극 물질층(도 5a의 EL1)으로부터 제 2 리세스부(R2)에 잔류된 전극 부재(EM1)를 형성할 수 있다. 습식 식각 방식으로 전극 부재(EM1)를 형성할 수 있다. 예를 들어, 금속이나 금속화합물을 제거할 수 있는 습식 식각 공정으로 상기 전극 물질층(도 5a의 EL1)의 영역별 두께 차이를 이용해서 제 2 리세스부(R2)에 구비된 전극 부재(EM1)만 남기고 나머지 부분은 제거할 수 있다. 전극 부재(EM1)는 커패시터의 전극(즉, 스토리지 노드 부재)으로 사용될 수 있다. 전극 부재(EM1)를 형성하는 구체적인 방법은 도 5a 및 도 6a에서 설명한 방법에 한정되지 않고, 경우에 따라, 달라질 수 있다.
도 7a 및 도 7b를 참조하면, 제 1 수직홀(H1)의 내측면에 노출된 유전 물질층(DL1) 및 전극 부재(EM1) 상에 채널 물질층(CL1)을 형성할 수 있다. 채널 물질층(CL1)은 유전 물질층(DL1) 및 전극 부재(EM1)의 표면 형상을 따라 컨포멀하게(conformally) 형성될 수 있다. 채널 물질층(CL1)은 다양한 반도체 물질 중 적어도 하나를 포함할 수 있다. 채널 물질층(CL1)은 산화물 반도체나 불순물이 도핑된 실리콘을 포함할 수 있다. 상기 산화물 반도체는 ZTO(zinc tin oxide), ITO(indium tin oxide), IGZO(indium gallium zinc oxide) 등으로 구성된 그룹에서 선택된 적어도 하나를 포함할 수 있다. 그러나, 채널 물질층(CL1)의 구체적인 물질은 상기한 바에 한정되지 않고, 다양하게 변화될 수 있다. 채널 물질층(CL1)은 단일층이거나 다중층일 수 있다. 채널 물질층(CL1)은 컨포멀한 박막 형성에 유용한 원자층 증착(ALD) 공정으로 형성될 수 있다.
도 8a 및 도 8b를 참조하면, 상기 유전 물질층(도 7a의 DL1) 및 상기 채널 물질층(도 7a의 CL1)에서 제 1 및 제 2 리세스부(R1, R2)의 외측에 배치된 부분들을 제거하여 상기 유전 물질층(도 7a의 DL1)으로부터 유전층 패턴(DP1)을 형성하고 상기 채널 물질층(도 7a의 CL1)으로부터 채널층 패턴(CP1)을 형성할 수 있다. 예를 들어, 건식 식각(이방성 식각) 방식을 이용해서, 제 1 수직홀(H1)에서 절연 물질층(NM10)의 측면에 형성된 상기 유전 물질층(도 7a의 DL1) 및 상기 채널 물질층(도 7a의 CL1) 부분을 선택적으로 제거하고, 아울러, 상측 버퍼층(BF20) 및 하측 버퍼층(BF10)의 측면에 형성된 상기 유전 물질층(도 7a의 DL1) 및 상기 채널 물질층(도 7a의 CL1) 부분을 선택적으로 제거함으로써, 유전층 패턴(DP1) 및 채널층 패턴(CP1)을 형성할 수 있다. 이는 셀(cell)의 노드(node)를 분리하는 공정일 수 있다. 상측 적층체(S2)의 제 1 및 제 2 리세스부(R1, R2)에 유전층 패턴(DP1) 및 채널층 패턴(CP1)이 형성될 수 있다. 또한, 하측 적층체(S1)의 제 1 및 제 2 리세스부(R1, R2)에 유전층 패턴(DP1) 및 채널층 패턴(CP1)이 형성될 수 있다.
그런 다음, 채널층 패턴(CP1) 및 유전층 패턴(DP1)을 덮고 제 1 수직홀(H1)을 채우는 바디 절연층(BN1)을 형성할 수 있다. 바디 절연층(BN1)은 실리콘 산화물과 같은 절연 물질을 포함할 수 있다.
도 9a 및 도 9b를 참조하면, 바디 절연층(BN1)을 관통하면서 채널층 패턴(CP1)의 일단부를 노출시키는 제 2 수직홀(H2)을 형성할 수 있다. 바디 절연층(BN1)의 중앙부 또는 대략적인 중앙부를 건식 식각 방식으로 식각하여 제 2 수직홀(H2)을 형성할 수 있다. 제 2 수직홀(H2)은 절연 물질층(NM10)의 측면을 노출하도록 형성될 수 있다. 제 2 수직홀(H2)은 채널층 패턴(CP1) 및 유전층 패턴(DP1) 각각의 절연 물질층(NM10)에 인접한 일단부를 노출하도록 형성될 수 있다.
도 10a 및 도 10b를 참조하면, 제 2 수직홀(H2)을 채우는 수직형 비트 라인(BL1)을 형성할 수 있다. 수직형 비트 라인(BL1)은 상측 적층체(S2)로부터 하측 적층체(S1)를 관통하는 기둥(예컨대, 원기둥) 형상을 가질 수 있다. 수직형 비트 라인(BL1)은 측방향으로 채널층 패턴(CP1)의 일단부에 전기적으로 접속될 수 있다. 도시하지는 않았지만, 제 2 수직홀(H2)의 위쪽에 증착되어 있는 바디 절연층(BN1)의 절연 물질과 수직형 비트 라인(BL1)의 도전 물질이 있는 경우, 예를 들어, 에치백(etchback) 공정을 통해 이들을 제거할 수 있다.
도 11a 및 도 11b를 참조하면, 상측 적층체(S2)의 일부를 선택적으로 제거하여 일 방향, 예컨대, Y축 방향으로 연장된 제 1 트렌치(T1)를 형성할 수 있다. 상기 선택적인 제거 공정은 건식 식각 공정을 포함할 수 있다. 제 1 트렌치(T1)는 수직형 비트 라인(BL1)과 이격하여 배치될 수 있다. 제 1 트렌치(T1)는 수직형 비트 라인(BL1)과 이격하여 유전층 패턴(DP1)의 바깥쪽에 배치될 수 있다.
제 1 트렌치(T1)는 적층체 유닛(SU)을 관통하도록 형성될 수 있다. 제 1 트렌치(T1)는 수직형 비트 라인(BL1)과 이와 인접한 다른 수직형 비트 라인(BL1) 사이에 형성될 수 있다. 제 1 트렌치(T1)는 수직형 비트 라인(BL1)을 포함하는 하나의 단위 셀 영역과 이와 인접한 다른 단위 셀 영역 사이를 분리하는 형태로 형성될 수 있다.
도 12a 및 도 12b를 참조하면, 제 1 트렌치(T1)에 의해 노출된 제 1 상측 희생층(SL21) 및 제 2 하측 희생층(SL12)을 제거하여 제 3 리세스부(R3)를 형성할 수 있다. 제 1 트렌치(T1)를 통해서 선택비가 있는 식각 용액을 투입하여 제 1 상측 희생층(SL21) 및 제 2 하측 희생층(SL12)을 선택적으로 제거할 수 있다.
도 13a 및 도 13b를 참조하면, 제 3 리세스부(R3)를 채우는 워드 라인(WL1)을 형성할 수 있다. 상측 적층체(S2) 및 하측 적층체(S1) 각각에 위치하는 제 3 리세스부(R3)를 채우는 워드 라인(WL1)이 형성될 수 있다. 제 3 리세스부(R3) 및 제 1 트렌치(T1)를 채우는 워드 라인용 도전 물질을 증착한 후, 건식 식각을 통해 제 1 트렌치(T1) 내에 형성된 도전 물질 부분을 제거함으로써 제 1 트렌치(T1)의 공간 또는 그와 실질적으로 대응하는 공간을 다시 확보할 수 있다. 상측 적층체(S2)의 상면에 상기 도전 물질이 증착된 경우, 상측 적층체(S2)의 상면에 존재하는 도전 물질도 제거할 수 있다. 워드 라인(WL1)은, 예를 들어, 금속, 금속화합물 및 도전성 실리콘 중 적어도 하나를 포함할 수 있다.
도 14a 및 도 14b를 참조하면, 상기 제 2 상측 희생층(도 13a의 SL22) 및 상기 상측 버퍼층(도 13a의 BF20)을 제거하여 상부에 배치된 유전층 패턴(DP1)의 일부를 노출시킬 수 있다. 아울러, 상기 제 1 하측 희생층(도 13a의 SL11) 및 상기 하측 버퍼층(도 13a의 BF10)을 제거하여 하부에 배치된 유전층 패턴(DP1)의 일부를 노출시킬 수 있다.
상기 제 2 상측 희생층(도 13a의 SL22) 및 상기 제 1 하측 희생층(도 13a의 SL11)을 함께 제거할 수 있고, 그런 다음, 상기 상측 버퍼층(도 13a의 BF20) 및 상기 하측 버퍼층(도 13a의 BF10)을 함께 제거할 수 있다. 또는, 상기 상측 버퍼층(도 13a의 BF20) 및 상기 하측 버퍼층(도 13a의 BF10)을 함께 제거한 후, 상기 제 2 상측 희생층(도 13a의 SL22) 및 상기 제 1 하측 희생층(도 13a의 SL11)을 함께 제거할 수도 있다. 선택성을 갖는 식각 용액을 이용해서 상기 제 2 상측 희생층(도 13a의 SL22) 및 상기 제 1 하측 희생층(도 13a의 SL11)을 함께 제거할 수 있다. 또한, 선택성을 갖는 다른 식각 용액을 이용해서 상기 상측 버퍼층(도 13a의 BF20) 및 상기 하측 버퍼층(도 13a의 BF10)을 함께 제거할 수 있다.
노출된 유전층 패턴(DP1) 부분은 수직형 비트 라인(BL1)을 둘러싸는 환형 구조를 가지면서 절곡된 형태를 가질 수 있다. 이 부분은 제 2 리세스부(도 4a의 R2)에 의해 확장된 형태를 가질 수 있다. 따라서, 노출된 유전층 패턴(DP1) 부분은 충분히 큰 커패시터 면적(접촉 면적)을 확보하는데 유리할 수 있다.
도 15a 및 도 15b를 참조하면, 유전층 패턴(DP1)의 노출된 부분에 접촉된 플레이트 전극(PL1)을 형성할 수 있다. 제 2 상측 절연층(NL22)의 상면에 상부의 유전층 패턴(DP1)과 접촉된 플레이트 전극(PL1)이 형성될 수 있다. 또한, 제 1 하측 절연층(NL11)의 하면에 하부의 유전층 패턴(DP1)과 접촉된 플레이트 전극(PL1)이 형성될 수 있다. 플레이트 전극용 도전 물질은 유전층 패턴(DP1)과 접촉하면서 빈공간을 채우도록 형성될 수 있고, 이때, 제 1 트렌치(T1) 내에도 상기 도전 물질이 채워질 수 있다. 제 1 트렌치(T1) 내에 형성된 상기 도전 물질은 건식 식각을 통해 제거될 수 있고, 제 1 트렌치(T1)의 공간 또는 그와 실질적으로 대응하는 공간이 다시 확보될 수 있다. 수직형 비트 라인(BL1)의 상면 위쪽으로 상기 도전 물질이 증착된 경우, 해당 도전 물질 부분도 제거할 수 있다. 플레이트 전극(PL1)은 반도체 소자 공정에서 사용하는 다양한 전극 물질 중 하나 이상을 포함하도록 형성될 수 있다. 플레이트 전극(PL1)은 일종의 라인 형태를 가질 수 있다. 따라서, 플레이트 전극(PL1)은 플레이트 전극 라인이라고 할 수 있다.
채널층 패턴(CP1)의 제 1 영역은 수직형 비트 라인(BL1)에 연결될 수 있고, 채널층 패턴(CP1)의 제 2 영역은 전극 부재(EM1)에 연결될 수 있다. 전극 부재(EM1)는 채널층 패턴(CP1)의 상기 제 2 영역을 둘러싸는 링형 구조를 가질 수 있다. 유전층 패턴(DP1)은 채널층 패턴(CP1)과 워드 라인(WL1) 사이로 연장될 수 있고, 전극 부재(EM1)를 둘러싸도록 확장된 구조를 가질 수 있다. 유전층 패턴(DP1) 및 채널층 패턴(CP1)에 의해 전극 부재(EM1)가 완전히 둘러싸일 수 있다.
절연 물질층(NM10)을 기준으로 그 위쪽에서, 워드 라인(WL1), 채널층 패턴(CP1), 워드 라인(WL1)과 채널층 패턴(CP1) 사이에 배치된 유전층 패턴(DP1)의 제 1 부분 및 수직형 비트 라인(BL1)의 적어도 일부는 '상부 셀 트랜지스터'를 구성할 수 있고, 전극 부재(EM1), 플레이트 전극(PL1) 및 전극 부재(EM1)와 플레이트 전극(PL1) 사이에 배치된 유전층 패턴(DP1)의 제 2 부분은 '상부 셀 커패시터'를 구성할 수 있다. 상기 상부 셀 트랜지스터 및 상기 상부 셀 커패시터는 '상부 메모리 셀'을 구성할 수 있다.
절연 물질층(NM10) 아래에 상기 상부 메모리 셀이 상하로 역전된 구조를 갖는 '하부 메모리 셀'이 구비될 수 있다. 상기 하부 메모리 셀은 상기 상부 셀 트랜지스터가 상하로 역전된 구조를 갖는 '하부 셀 트랜지스터' 및 상기 상부 셀 커패시터가 상하로 역전된 구조를 갖는 '하부 셀 커패시터'를 포함할 수 있다. 절연 물질층(NM10)을 기준으로 그 아래쪽에서, 워드 라인(WL1), 채널층 패턴(CP1), 워드 라인(WL1)과 채널층 패턴(CP1) 사이에 배치된 유전층 패턴(DP1)의 제 1 부분 및 수직형 비트 라인(BL1)의 적어도 일부는 상기 '하부 셀 트랜지스터'를 구성할 수 있고, 전극 부재(EM1), 플레이트 전극(PL1) 및 전극 부재(EM1)와 플레이트 전극(PL1) 사이에 배치된 유전층 패턴(DP1)의 제 2 부분은 상기 '하부 셀 커패시터'를 구성할 수 있다.
본 발명의 실시예들에 따르면, 집적도를 크게 향상시킬 수 있으면서 우수한 성능 및 동작 특성을 가질 수 있는 수직 적층형 메모리 소자를 구현할 수 있다. 특히, 본 발명의 실시예들에 따른 수직 적층형 메모리 소자에서는 3차원적인 적층 구조에서 전극 부재와 채널층 패턴을 독립적으로 형성하되, 상기 전극 부재와 채널층 패턴을 소정의 형태로 주어진 방식에 따라 각각 형성함으로써, 상기 전극 부재가 포함된 커패시터와 상기 채널층 패턴이 포함된 트랜지스터의 동작 특성 및 성능을 향상시킬 수 있다. 본 발명의 일 실시예에 따른 수직 적층형 메모리 소자는 수직형 디램(DRAM) 소자 또는 3차원 디램(DRAM) 소자일 수 있다.
도 16 내지 도 26은 본 발명의 일 실시예에 따른 수직 적층형 메모리 소자의 제조 방법을 개략적으로 보여주는 도면이다.
도 16을 참조하면, 도 15a 및 도 15b에서 설명한 바와 같은 소자 구조체가 마련될 수 있다. 도 16은 도 15a에서 플레이트 전극(PL1)의 연장 방향, 즉, 워드 라인(WL1)의 연장 방향으로 소자 구조체를 보여준다. 도 16의 구조에서는, 편의상, 상부의 워드 라인(WL1)을 제 1 워드 라인(WL1a)이라 하고, 하부의 워드 라인(WL1)을 제 2 워드 라인(WL1b)이라 한다. 또한, 상부의 플레이트 전극(PL1)을 제 1 플레이트 전극(PL1a)이라 하고, 하부의 플레이트 전극(PL1)을 제 2 플레이트 전극(PL1b)이라 한다. 이는 도 16 내지 도 26의 설명에서 동일할 수 있다.
최상층에 위치하는 플레이트 전극(PL1), 즉, 제 1 플레이트 전극(PL1a) 상에 제 1 포토레지스트 패턴(PR1)을 형성할 수 있다. 제 1 포토레지스트 패턴(PR1)은 제 1 플레이트 전극(PL1a)의 일부(예컨대, 일단부)를 노출하도록 형성될 수 있다. 제 1 포토레지스트 패턴(PR1)은 수직형 비트 라인(BL1)을 덮고, 그와 인접한 제 1 플레이트 전극(PL1a) 부분을 덮을 수 있다.
도 17을 참조하면, 제 1 포토레지스트 패턴(PR1)을 식각 마스크로 이용하는 식각 공정을 수행하여 제 1 플레이트 전극(PL1a)의 일부, 제 2 상측 절연층(NL22)의 일부 및 제 1 워드 라인(WL1a)의 일부를 식각하여 제거할 수 있다. 상기 식각 공정은 선택비가 있는 조건으로 건식 식각 방식으로 수행할 수 있다. 상기 식각 공정의 결과, 제 1 상측 절연층(NL21)의 상면 일부가 노출될 수 있다. 상기 식각 공정에 의해 복수의 플레이트 전극(PL1a, PL1b), 복수의 워드 라인(WL1a, WL1b), 절연 물질층(NM10), 제 1 및 제 2 하측 절연층(NL11, NL12)과 제 1 및 제 2 상측 절연층(NL21, NL22)으로 구성된 적층 구조체의 일부가 제거되고, 홈부(일종의 계단형 홈부)가 형성된 것으로 볼 수 있다.
도 18을 참조하면, 상기 제 1 포토레지스트 패턴(도 17의 PR1) 보다 폭(길이)이 작은 제 2 포토레지스트 패턴(PR2)을 형성할 수 있다. 제 2 포토레지스트 패턴(PR2)은 제 1 플레이트 전극(PL1a)의 일부(예컨대, 일단부)를 노출하도록 형성될 수 있다. 제 2 포토레지스트 패턴(PR2)은 도 17의 단계에서 식각에 의해 형성된 상기 홈부 및 이에 인접한 제 1 플레이트 전극(PL1a)의 일부를 노출하는 형태 및 사이즈를 가질 수 있다. 제 2 포토레지스트 패턴(PR2)은 다양한 공정으로 형성될 수 있다. 예를 들어, 상기 제 1 포토레지스트 패턴(도 17의 PR1)을 쉬링크(shrink)시킴으로써, 즉, 상기 제 1 포토레지스트 패턴(도 17의 PR1)의 폭을 축소시킴으로써 제 2 포토레지스트 패턴(PR2)을 형성할 수 있다.
도 19를 참조하면, 제 2 포토레지스트 패턴(PR2)을 식각 마스크로 이용하는 식각 공정을 수행하여 제 1 플레이트 전극(PL1a)의 일부 및 제 2 상측 절연층(NL22)의 일부를 식각하고, 아울러, 제 1 상측 절연층(NL21)의 일부, 절연 물질층(NM10)의 일부 및 제 2 하측 절연층(NL12)의 일부를 식각할 수 있다. 선택비가 있는 건식 식각(이방성 식각) 방식으로 상기 식각 공정을 수행할 수 있다. 본 단계에서 워드 라인(WL1a, WL1b)이 식각 정지층으로 작용할 수 있다. 상기 식각 공정의 결과, 제 1 및 제 2 워드 라인(WL1a, WL1b) 각각의 상면이 노출될 수 있다. 상기 식각 공정에 의해 복수의 플레이트 전극(PL1a, PL1b), 복수의 워드 라인(WL1a, WL1b), 절연 물질층(NM10), 제 1 및 제 2 하측 절연층(NL11, NL12)과 제 1 및 제 2 상측 절연층(NL21, NL22)으로 구성된 적층 구조체의 일부가 제거되고, 홈부(일종의 계단형 홈부)가 형성된 것으로 볼 수 있다. 여기서, 형성된 계단형 홈부는 참조번호 ST10으로 표시한다.
도 16 내지 도 19에서는 제 1 및 제 2 포토레지스트 패턴(PR1, PR2)을 이용해서 계단형 홈부(ST10)를 형성하는 과정을 설명하였지만, 이는 예시적인 것이고, 계단형 홈부(ST10)를 형성하는 공정은 다양하게 변화될 수 있다. 포토레지스트 쉬링크 공정을 적용하지 않을 수도 있고, 제 1 및 제 2 포토레지스트 패턴(PR1, PR2)은 포토레지스트가 아닌 다른 마스크 물질로 대체될 수도 있다. 그 밖에도 계단형 홈부(ST10)를 형성하는 공정은 다양하게 변화될 수 있다.
도 20을 참조하면, 상기 계단형 홈부(도 19의 ST10)를 채우는 절연 필러(filler)(FL1)를 형성할 수 있다. 절연 필러(FL1)는 후속하는 공정에서 워드 라인(WL1a, WL1b)의 노출된 부분들을 보호하기 위한 부재일 수 있다. 절연 필러(FL1)는 다양한 절연 물질 중 적어도 하나를 포함하도록 형성될 수 있다. 절연 필러(FL1)를 형성한 후, 상기 제 2 포토레지스트 패턴(도 19의 PR2)을 제거할 수 있다. 그러나, 상기 제 2 포토레지스트 패턴(도 19의 PR2)의 제거 시점은 달라질 수도 있다.
도 21을 참조하면, 수직형 비트 라인(BL1)을 사이에 두고 상기 계단형 홈부(도 19의 ST10)의 반대쪽, 즉, 절연 필러(FL1)의 반대쪽에 플레이트 전극(PL1a)으로부터 절연 물질층(NM10)을 관통하는 제 2 트렌치(T2)를 형성할 수 있다. 제 2 트렌치(T2)는 복수의 플레이트 전극(PL1a, PL1b), 복수의 워드 라인(WL1a, WL1b), 절연 물질층(NM10), 제 1 및 제 2 하측 절연층(NL11, NL12)과 제 1 및 제 2 상측 절연층(NL21, NL22)으로 구성된 적층 구조체를 관통하도록 형성될 수 있다. 제 2 트렌치(T2)는 건식 식각 공정으로 형성될 수 있다.
도 22는 도 21의 구조 일부에 대응하는 평면도이다. 도 22에 도시된 바와 같이, 제 2 트렌치(T2)는 복수의 제 1 플레이트 전극(PL1a)을 가로지르도록 X축 방향으로 연장되어 형성될 수 있다. 편의상, 도 22에는 도 21의 절연 필러(FL1)가 도시되지 않았다.
도 23을 참조하면, 제 2 트렌치(T2)에 의해 노출된 워드 라인(WL1a, WL1b)의 일부를 제거하여 제 4 리세스부(R4)를 형성할 수 있다. 제 2 트렌치(T2)를 통해서 선택비가 있는 식각 용액을 투입하여 제 2 트렌치(T2)에 의해 노출된 워드 라인(WL1a, WL1b)의 측벽부를 리세스함으로써 제 4 리세스부(R4)를 형성할 수 있다. 제 4 리세스부(R4)는 복수 개로 형성될 수 있다.
도 24를 참조하면, 제 4 리세스부(R4)를 채우는 것으로, 워드 라인(WL1a, WL1b)을 제 2 트렌치(T2)와 분리시키는 분리 절연층(MN1)을 형성할 수 있다. 제 4 리세스부(R4)가 채워지도록 절연 물질을 증착할 수 있고, 이때, 제 2 트렌치(T2)에도 상기 절연 물질이 증착될 수 있다. 제 2 트렌치(T2)에 증착된 상기 절연 물질은 건식 식각 공정을 통해 제거할 수 있고, 결과적으로, 제 2 트렌치(T2)의 공간 또는 그와 실질적으로 대응하는 공간이 다시 확보(복원)될 수 있다.
도 25를 참조하면, 제 2 트렌치(T2)를 채우는 것으로, 플레이트 전극(PL1a, PL1b)에 연결된 공통 전극부(CE1)를 형성할 수 있다. 공통 전극부(CE1)는 수직 방향으로 이격된 복수의 플레이트 전극(PL1a, PL1b)을 상호 연결하도록 형성될 수 있다. 또한, 공통 전극부(CE1)는 X축 방향으로도 복수의 플레이트 전극을 상호 연결하도록 형성될 수 있다. 공통 전극부(CE1)는 반도체 소자 공정에서 사용하는 다양한 전극 물질 중 하나 이상을 포함하도록 형성될 수 있다. 위에서 볼 때, 공통 전극부(CE1)는 일종의 라인 형태를 가질 수 있다. 따라서, 공통 전극부(CE1)는 공통 전극 라인이라고 지칭할 수 있다.
도 26을 참조하면, 계단형 홈부(ST10)에 의해 노출된 워드 라인(WL1a, WL1b)에 접속된 제 1 콘택 플러그(PG1) 및 공통 전극부(CE1)에 접속된 제 2 콘택 플러그(PG2)를 형성할 수 있다. 복수의 워드 라인(WL1a, WL1b) 각각에 연결된 제 1 콘택 플러그(PG1)가 형성될 수 있다. 제 1 및 제 2 콘택 플러그(PG1, PG2)는 금속 및 금속화합물 중 적어도 하나의 도전 물질을 포함하도록 형성될 수 있다. 상기 절연 필러(도 25의 FL1)는 선택적으로 제거될 수 있지만, 제거되지 않을 수도 있다. 후자의 경우, 제 1 콘택 플러그(PG1)의 적어도 일부는 상기 절연 필러(도 25의 FL1)를 관통하여 형성될 수 있다. 편의상, 도 26에는 상기 절연 필러(도 25의 FL1)를 미도시하였다. 만일 상기 절연 필러(도 25의 FL1)를 제거하는 경우라면, 다른 절연층을 형성한 후, 상기 다른 절연층을 관통하도록 제 1 및 제 2 콘택 플러그(PG1, PG2)를 형성할 수 있다.
도 27은 본 발명의 일 실시예에 따라 제조된 수직 적층형 메모리 소자가 가질 수 있는 구조를 예시적으로 보여주는 단면도이다.
도 27을 참조하면, 본 발명의 일 실시예에 따른 수직 적층형 메모리 소자는 기판(미도시) 상에 복수의 적층형 소자 유닛(U1∼Un)이 적층된 구조를 포함할 수 있다. 적층형 소자 유닛(U1∼Un) 각각은 도 26에서 설명한 바와 같은 구조와 대응되는 구조 또는 그와 유사한 구조를 포함할 수 있다. 수직 방향으로 다수의 적층형 소자 유닛(U1∼Un)을 적층하여 메모리 소자를 구성할 수 있으므로, 집적도 및 메모리 용량을 크게 향상하는데 유리할 수 있다.
도 28은 본 발명의 일 실시예에 따른 수직 적층형 메모리 소자를 설명하기 위한 단면도이다.
도 28을 참조하면, 본 발명의 일 실시예에 따른 수직 적층형 메모리 소자는 도 15a 및 도 26에서 설명한 바와 같은 구조를 가질 수 있다. 상기 수직 적층형 메모리 소자는 상부 메모리 셀(제 1 메모리 셀)을 포함할 수 있다. 상기 상부 메모리 셀(제 1 메모리 셀)은 수평 방향으로 연장되고, 수직 방향의 관통홀 영역을 갖는 워드 라인(WL1), 상기 관통홀 영역을 통과하도록 수직하게 배치된 수직형 비트 라인(BL1), 상기 관통홀 영역의 내측에서 수직형 비트 라인(BL1)을 둘러싸도록 배치된 것으로, 일단부가 수직형 비트 라인(BL1)에 연결되고 워드 라인(WL1)의 상면 보다 위쪽으로 연장된 형태를 갖는 채널층 패턴(CP1), 채널층 패턴(CP1)의 상기 일단부를 제외한 나머지 부분과 수직형 비트 라인(BL1) 사이에 배치된 바디 절연층(BN1), 워드 라인(WL1) 보다 높은 높이에서 채널층 패턴(CP1)의 외주면을 둘러싸도록 배치된 전극 부재(EM1), 워드 라인(WL1)과 채널층 패턴(CP1) 사이에 배치되면서 전극 부재(EM1)를 감싸는 구조를 갖고, 일단부가 수직형 비트 라인(BL1)에 접촉되고 타단부가 채널층 패턴(CP1)의 타단부에 접촉된 유전층 패턴(DP1) 및 워드 라인(WL1)의 위쪽에서 유전층 패턴(DP1)과 접촉된 플레이트 전극(PL1)을 포함할 수 있다.
워드 라인(WL1) 아래에 절연 물질층(NM10)이 배치될 수 있고, 워드 라인(WL1)과 절연 물질층(NM10) 사이에 제 1 상측 절연층(NL21)이 배치될 수 있다. 워드 라인(WL1)과 플레이트 전극(PL1) 사이에 제 2 상측 절연층(NL22)이 배치될 수 있다. 워드 라인(WL1)의 일측 단부에 접합된 분리 절연층(MN1)이 더 구비될 수 있다. 플레이트 전극(PL1)에 연결된 것으로, 수직한 구조를 갖는 공통 전극부(CE1)가 더 구비될 수 있다. 분리 절연층(MN1)은 워드 라인(WL1)과 공통 전극부(CE1) 사이에 배치될 수 있다.
절연 물질층(NM10)의 위쪽에서, 워드 라인(WL1), 채널층 패턴(CP1), 워드 라인(WL1)과 채널층 패턴(CP1) 사이에 배치된 유전층 패턴(DP1)의 제 1 부분 및 수직형 비트 라인(BL1)의 적어도 일부는 상부 셀 트랜지스터(CT20)를 구성할 수 있고, 전극 부재(EM1), 플레이트 전극(PL1) 및 전극 부재(EM1)와 플레이트 전극(PL1) 사이에 배치된 유전층 패턴(DP1)의 제 2 부분은 상부 셀 커패시터(CC20)를 구성할 수 있다. 상부 셀 트랜지스터(CT20)와 상부 셀 커패시터(CC20)는 전기적으로 상호 연결될 수 있다. 상부 셀 트랜지스터(CT20) 및 상부 셀 커패시터(CC20)는 상기 상부 메모리 셀(제 1 메모리 셀)을 구성한다고 할 수 있다.
전극 부재(EM1)는 링형 구조를 가질 수 있다. 유전층 패턴(DP1)은 수직형 비트 라인(BL1)을 둘러싸는 구조를 갖되, 그 내부에 제 1 리세스 영역 및 상기 제 1 리세스 영역 위쪽에 배치된 제 2 리세스 영역을 정의하는 구조를 가질 수 있다. 상기 제 2 리세스 영역은 수직형 비트 라인(BL1)에 대하여 상기 제 1 리세스 영역 보다 외측으로 확장된 구조를 가질 수 있다. 상기 제 2 리세스 영역 내에 전극 부재(EM1)가 배치될 수 있다. 그 밖에도, 본 실시예에 따른 수직 적층형 메모리 소자는 도 15a, 도 26 등을 참조하여 설명한 바와 같은 구조 및 특징을 가질 수 있다.
셀 커패시턴스(cell capacitance) 4.5 fF 를 달성하기 위해 STO(Sr-Ti-O) 적용 가능한 수평형 구조의 경우, EOT(equivalent oxide thickness)는 0.3 nm, STO의 적용이 불가한 수평형 구조는 최소 0.5 nm 수준으로 예상된다. 이런 커패시턴스 특성을 만족시키기 위한 예상 커패시터 면적은, 실시예에 따른 수직 적층형 메모리 소자의 경우, 약 0.078 ㎛2 으로 환산되며, 커패시터 면적을 활용하여 트랜지스터의 폭(width)을 산출하면 440 nm (length 50 nm) 정도였다. 산출된 너비 정보를 기준으로 채널에 필요한 이동도(mobility)를 계산하면, 온-전류(ON-current)를 0.25 ㎂ 및 1 ㎂ 로 가정했을 때, 각각 0.21 cm2/Vs 및 0.82 cm2/Vs 였다. 도 28에는 일부 구성부의 치수가 기재되어 있으나, 이는 예시적인 것에 불과하고, 각 구성부의 치수는 다양하게 변화될 수 있다.
도 29는 본 발명의 일 실시예에 따른 수직 적층형 메모리 소자를 설명하기 위한 단면도이다.
도 29를 참조하면, 본 발명의 일 실시예에 따른 수직 적층형 메모리 소자는 도 28에서 설명한 메모리 소자에서 상기 상부 메모리 셀(제 1 메모리 셀) 아래에 배치된 하부 메모리 셀(제 2 메모리 셀)을 더 포함할 수 있다. 상기 하부 메모리 셀(제 2 메모리 셀)은 상기 상부 메모리 셀(제 1 메모리 셀)이 상하로 역전된 구조를 가질 수 있다. 상기 하부 메모리 셀(제 2 메모리 셀)은 상부 셀 트랜지스터(CT20)가 상하로 역전된 구조를 갖는 하부 셀 트랜지스터(CT10) 및 상부 셀 커패시터(CC20)가 상하로 역전된 구조를 갖는 하부 셀 커패시터(CC10)를 포함할 수 있다. 절연 물질층(NM10)의 아래쪽에서, 워드 라인(WL1), 채널층 패턴(CP1), 워드 라인(WL1)과 채널층 패턴(CP1) 사이에 배치된 유전층 패턴(DP1)의 제 1 부분 및 수직형 비트 라인(BL1)의 적어도 일부는 하부 셀 트랜지스터(CT10)를 구성할 수 있고, 전극 부재(EM1), 플레이트 전극(PL1) 및 전극 부재(EM1)와 플레이트 전극(PL1) 사이에 배치된 유전층 패턴(DP1)의 제 2 부분은 하부 셀 커패시터(CC10)를 구성할 수 있다. 공통 전극부(CE1)는 복수의 플레이트 전극(PL1)을 상호 연결시키도록 배치될 수 있다. 참조번호 NL11은 제 1 하측 절연층을 나타내고, NL12는 제 2 하측 절연층을 나타낸다. 그 밖에도, 본 실시예에 따른 수직 적층형 메모리 소자는 도 15a, 도 26 등을 참조하여 설명한 바와 같은 구조 및 특징을 가질 수 있다.
이상에서 설명한 본 발명의 실시예들에 따르면, 집적도를 크게 향상시킬 수 있으면서 우수한 성능 및 동작 특성을 가질 수 있는 수직 적층형 메모리 소자를 구현할 수 있다. 특히, 본 발명의 실시예들에 따른 수직 적층형 메모리 소자에서는 3차원적인 적층 구조에서 전극 부재와 채널층 패턴을 독립적으로 형성하되, 상기 전극 부재와 채널층 패턴을 소정의 형태로 주어진 방식에 따라 각각 형성함으로써, 상기 전극 부재가 포함된 커패시터와 상기 채널층 패턴이 포함된 트랜지스터의 동작 특성 및 성능을 향상시킬 수 있다. 본 발명의 일 실시예에 따른 수직 적층형 메모리 소자는 수직형 디램(DRAM) 소자 또는 3차원 디램(DRAM) 소자일 수 있다.
그러나, 본 발명의 실시예들에 따른 소자 구조 및 제조 방법의 적어도 일부는 디램(DRAM) 소자뿐 아니라, 다른 메모리 소자(예컨대, PRAM, RRAM, SRAM, flash 메모리, MRAM, FRAM 등) 또는 논리 회로가 집적된 로직(logic) 소자를 구현하는 기술 분야 등에도 적용될 수 있다.
본 명세서에서는 본 발명의 바람직한 실시예에 대하여 개시하였으며, 비록 특정 용어들이 사용되었으나, 이는 단지 본 발명의 기술 내용을 쉽게 설명하고 발명의 이해를 돕기 위한 일반적인 의미에서 사용된 것이지, 본 발명의 범위를 한정하고자 하는 것은 아니다. 여기에 개시된 실시예 외에도 본 발명의 기술적 사상에 바탕을 둔 다른 변형예들이 실시 가능하다는 것은 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에게 자명한 것이다. 해당 기술 분야에서 통상의 지식을 가진 자라면, 도 1a 내지 도 29를 참조하여 설명한 실시예에 따른 수직 적층형 메모리 소자 및 그 제조 방법이, 본 발명의 기술적 사상이 벗어나지 않는 범위 내에서, 다양하게 치환, 변경 및 변형될 수 있음을 알 수 있을 것이다. 때문에 발명의 범위는 설명된 실시예에 의하여 정하여 질 것이 아니고 특허 청구범위에 기재된 기술적 사상에 의해 정하여져야 한다.
* 도면의 주요 부분에 대한 부호설명 *
BF10 : 하측 버퍼층 BF20 : 상측 버퍼층
NL11 : 제 1 하측 절연층 NL12 : 제 2 하측 절연층
NL21 : 제 1 상측 절연층 NL22 : 제 2 상측 절연층
SL11 : 제 1 하측 희생층 SL12 : 제 2 하측 희생층
SL21 : 제 1 상측 희생층 SL22 : 제 2 상측 희생층
NM10 : 절연 물질층 S1 : 하측 적층체
S2 : 상측 적층체 SU : 적층체 유닛
H1 : 제 1 수직홀 H2 : 제 2 수직홀
R1 : 제 1 리세스부 R2 : 제 2 리세스부
R3 : 제 3 리세스부 R4 : 제 4 리세스부
DL1 : 유전 물질층 DP1 : 유전층 패턴
EL1 : 전극 물질층 EM1 : 전극 부재
CL1 : 채널 물질층 CP1 : 채널층 패턴
BN1 : 바디 절연층 BL1 : 수직형 비트 라인
T1 : 제 1 트렌치 T2 : 제 2 트렌치
WL1 : 워드 라인 PL1 : 플레이트 전극
ST10 : 계단형 홈부 FL1 : 절연 필러
MN1 : 분리 절연층 CE1 : 공통 전극부
PG1 : 제 1 콘택 플러그 PG2 : 제 2 콘택 플러그
PR1 : 제 1 포토레지스트 패턴 PR2 : 제 2 포토레지스트 패턴
BF10 : 하측 버퍼층 BF20 : 상측 버퍼층
NL11 : 제 1 하측 절연층 NL12 : 제 2 하측 절연층
NL21 : 제 1 상측 절연층 NL22 : 제 2 상측 절연층
SL11 : 제 1 하측 희생층 SL12 : 제 2 하측 희생층
SL21 : 제 1 상측 희생층 SL22 : 제 2 상측 희생층
NM10 : 절연 물질층 S1 : 하측 적층체
S2 : 상측 적층체 SU : 적층체 유닛
H1 : 제 1 수직홀 H2 : 제 2 수직홀
R1 : 제 1 리세스부 R2 : 제 2 리세스부
R3 : 제 3 리세스부 R4 : 제 4 리세스부
DL1 : 유전 물질층 DP1 : 유전층 패턴
EL1 : 전극 물질층 EM1 : 전극 부재
CL1 : 채널 물질층 CP1 : 채널층 패턴
BN1 : 바디 절연층 BL1 : 수직형 비트 라인
T1 : 제 1 트렌치 T2 : 제 2 트렌치
WL1 : 워드 라인 PL1 : 플레이트 전극
ST10 : 계단형 홈부 FL1 : 절연 필러
MN1 : 분리 절연층 CE1 : 공통 전극부
PG1 : 제 1 콘택 플러그 PG2 : 제 2 콘택 플러그
PR1 : 제 1 포토레지스트 패턴 PR2 : 제 2 포토레지스트 패턴
Claims (20)
- 절연 물질층 상에 순차로 적층된 제 1 상측 절연층, 제 1 상측 희생층, 제 2 상측 절연층, 제 2 상측 희생층 및 상측 버퍼층을 포함하는 상측 적층체를 형성하는 단계;
상기 상측 적층체를 관통하는 제 1 수직홀을 형성하는 단계;
상기 제 1 수직홀에 의해 노출된 상기 제 1 및 제 2 상측 희생층과 상기 제 1 및 제 2 상측 절연층의 일부를 제거하여 제 1 리세스부를 형성하는 단계;
상기 제 1 리세스부에 의해 노출된 상기 제 2 상측 희생층의 일부를 더 제거하여 제 2 리세스부을 형성하는 단계;
상기 제 1 및 제 2 리세스부의 표면을 포함한 상기 제 1 수직홀의 내측면에 유전 물질층을 형성하는 단계;
상기 제 2 리세스부에 형성된 상기 유전 물질층의 영역 상에 상기 제 2 리세스부를 매립하는 전극 부재를 형성하는 단계;
상기 제 1 수직홀의 내측면에 노출된 상기 유전 물질층 및 상기 전극 부재 상에 채널 물질층을 형성하는 단계;
상기 유전 물질층 및 상기 채널 물질층에서 상기 제 1 및 제 2 리세스부의 외측에 배치된 부분들을 제거하여 상기 유전 물질층으로부터 유전층 패턴을 형성하고 상기 채널 물질층으로부터 채널층 패턴을 형성하는 단계;
상기 채널층 패턴 및 상기 유전층 패턴을 덮고 상기 제 1 수직홀을 채우는 바디 절연층을 형성하는 단계;
상기 바디 절연층을 관통하면서 상기 채널층 패턴의 일단부를 노출시키는 제 2 수직홀을 형성하는 단계;
상기 제 2 수직홀을 채우는 수직형 비트 라인을 형성하는 단계;
상기 수직형 비트 라인과 이격하여 배치되는 것으로, 상기 상측 적층체를 관통하는 제 1 트렌치를 형성하는 단계;
상기 제 1 트렌치에 의해 노출된 상기 제 1 상측 희생층을 제거하여 제 3 리세스부를 형성하는 단계;
상기 제 3 리세스부를 채우는 워드 라인을 형성하는 단계;
상기 제 2 상측 희생층 및 상기 상측 버퍼층을 제거하여 상기 유전층 패턴의 일부를 노출시키는 단계; 및
상기 유전층 패턴의 노출된 부분에 접촉된 플레이트 전극을 형성하는 단계를 포함하는 수직 적층형 메모리 소자의 제조 방법. - 제 1 항에 있어서, 상기 전극 부재를 형성하는 단계는,
상기 유전 물질층 상에 상기 제 2 리세스부를 매립하는 전극 물질층을 형성하는 단계; 및
상기 전극 물질층에서 상기 제 2 리세스부에 배치된 부분을 제외한 나머지 부분을 습식 식각 방식으로 제거하는 단계를 포함하는 수직 적층형 메모리 소자의 제조 방법. - 제 1 항에 있어서,
상기 채널층 패턴의 제 1 영역은 상기 수직형 비트 라인에 연결되고,
상기 채널층 패턴의 제 2 영역은 상기 전극 부재에 연결된 수직 적층형 메모리 소자의 제조 방법. - 제 1 항에 있어서,
상기 워드 라인, 상기 채널층 패턴, 상기 워드 라인과 상기 채널층 패턴 사이에 배치된 상기 유전층 패턴의 제 1 부분 및 상기 수직형 비트 라인의 적어도 일부는 상부 셀 트랜지스터를 구성하고,
상기 전극 부재, 상기 플레이트 전극 및 상기 전극 부재와 상기 플레이트 전극 사이에 배치된 상기 유전층 패턴의 제 2 부분은 상부 셀 커패시터를 구성하며,
상기 상부 셀 트랜지스터 및 상기 상부 셀 커패시터는 상부 메모리 셀을 구성하는 수직 적층형 메모리 소자의 제조 방법. - 제 4 항에 있어서,
상기 절연 물질층 아래에 상기 상부 메모리 셀이 상하로 역전된 구조를 갖는 하부 메모리 셀이 형성되고,
상기 하부 메모리 셀은 상기 상부 셀 트랜지스터가 상하로 역전된 구조를 갖는 하부 셀 트랜지스터 및 상기 상부 셀 커패시터가 상하로 역전된 구조를 갖는 하부 셀 커패시터를 포함하는 수직 적층형 메모리 소자의 제조 방법. - 제 1 항에 있어서,
상기 플레이트 전극의 일부 및 상기 제 2 상측 절연층의 일부를 제거하여 상기 워드 라인의 일부를 노출시키는 계단형 홈부를 형성하는 단계;
상기 계단형 홈부를 채우는 절연 필러(filler)를 형성하는 단계;
상기 수직형 비트 라인을 사이에 두고 상기 계단형 홈부의 반대쪽에 상기 플레이트 전극으로부터 상기 절연 물질층을 관통하는 제 2 트렌치를 형성하는 단계;
상기 제 2 트렌치에 의해 노출된 상기 워드 라인의 일부를 제거하여 제 4 리세스부를 형성하는 단계;
상기 제 4 리세스부를 채우는 것으로, 상기 워드 라인을 상기 제 2 트렌치와 분리시키는 분리 절연층을 형성하는 단계; 및
상기 제 2 트렌치를 채우는 것으로, 상기 플레이트 전극에 연결된 공통 전극부를 형성하는 단계를 더 포함하는 수직 적층형 메모리 소자의 제조 방법. - 제 6 항에 있어서,
상기 수직 적층형 메모리 소자는 상하 방향으로 이격된 복수의 플레이트 전극을 포함하고,
상기 공통 전극부는 상기 복수의 플레이트 전극을 상호 연결하도록 형성되는 수직 적층형 메모리 소자의 제조 방법. - 제 6 항에 있어서,
상기 계단형 홈부에 의해 노출되는 상기 워드 라인에 접속된 제 1 콘택 플러그 및 상기 공통 전극부에 접속된 제 2 콘택 플러그를 형성하는 단계를 더 포함하는 수직 적층형 메모리 소자의 제조 방법. - 제 1 항에 있어서,
상기 제 1 상측 희생층은 제 1 조성을 갖는 실리콘 질화물을 포함하고,
상기 제 2 상측 희생층은 상기 제 1 조성과 다른 제 2 조성을 갖는 실리콘 질화물을 포함하는 수직 적층형 메모리 소자의 제조 방법. - 제 1 항에 있어서,
상기 절연 물질층은 제 1 밀도를 갖는 실리콘 산화물을 포함하고,
상기 제 1 및 제 2 상측 절연층은 상기 제 1 밀도 보다 작은 제 2 밀도를 갖는 실리콘 산화물을 포함하는 수직 적층형 메모리 소자의 제조 방법. - 제 1 항에 있어서,
상기 상측 버퍼층은 실리콘을 포함하는 수직 적층형 메모리 소자의 제조 방법. - 순차로 적층된 하측 버퍼층, 제 1 하측 희생층, 제 1 하측 절연층, 제 2 하측 희생층 및 제 2 하측 절연층을 포함하는 하측 적층체를 형성하는 단계;
상기 하측 적층체 상에 절연 물질층을 형성하는 단계;
상기 절연 물질층 상에 순차로 적층된 제 1 상측 절연층, 제 1 상측 희생층, 제 2 상측 절연층, 제 2 상측 희생층 및 상측 버퍼층을 포함하는 상측 적층체를 형성하는 단계;
상기 상측 적층체와 상기 절연 물질층 및 상기 하측 적층체를 관통하는 제 1 수직홀을 형성하는 단계;
상기 제 1 수직홀에 의해 노출된 상기 제 1 및 제 2 상측 희생층, 상기 제 1 및 제 2 상측 절연층, 상기 제 1 및 제 2 하측 희생층과 상기 제 1 및 제 2 하측 절연층의 일부를 제거하여 복수의 제 1 리세스부를 형성하는 단계;
상기 복수의 제 1 리세스부에 의해 노출된 상기 제 1 하측 희생층 및 제 2 상측 희생층의 일부를 더 제거하여 복수의 제 2 리세스부를 형성하는 단계;
상기 복수의 제 1 및 제 2 리세스부의 표면을 포함한 상기 제 1 수직홀의 내측면에 유전 물질층을 형성하는 단계;
상기 복수의 제 2 리세스부에 형성된 상기 유전 물질층의 영역 상에 상기 복수의 제 2 리세스부를 매립하는 복수의 전극 부재를 형성하는 단계;
상기 제 1 수직홀의 내측면에 노출된 상기 유전 물질층 및 상기 전극 부재 상에 채널 물질층을 형성하는 단계;
상기 유전 물질층 및 상기 채널 물질층에서 상기 제 1 및 제 2 리세스부의 외측에 배치된 부분들을 제거하여 상기 유전 물질층으로부터 복수의 유전층 패턴을 형성하고 상기 채널 물질층으로부터 복수의 채널층 패턴을 형성하는 단계;
상기 복수의 채널층 패턴 및 상기 복수의 유전층 패턴을 덮고 상기 제 1 수직홀을 채우는 바디 절연층을 형성하는 단계;
상기 바디 절연층을 관통하면서 상기 복수의 채널층 패턴 각각의 일단부를 노출시키는 제 2 수직홀을 형성하는 단계;
상기 제 2 수직홀을 채우는 수직형 비트 라인을 형성하는 단계;
상기 수직형 비트 라인과 이격하여 배치되는 것으로, 상기 상측 적층체 및 상기 하측 적층체를 관통하는 제 1 트렌치를 형성하는 단계;
상기 제 1 트렌치에 의해 노출된 상기 제 1 상측 희생층 및 상기 제 2 하측 희생층을 제거하여 복수의 제 3 리세스부를 형성하는 단계;
상기 복수의 제 3 리세스부를 채우는 복수의 워드 라인을 형성하는 단계;
상기 제 2 상측 희생층, 상기 제 1 하측 희생층, 상기 상측 버퍼층 및 상기 하측 버퍼층을 제거하여 상기 복수의 유전층 패턴의 일부를 노출시키는 단계; 및
상기 복수의 유전층 패턴의 노출된 부분에 접촉된 복수의 플레이트 전극을 형성하는 단계를 포함하는 수직 적층형 메모리 소자의 제조 방법. - 제 12 항에 있어서, 상기 복수의 전극 부재를 형성하는 단계는,
상기 유전 물질층 상에 상기 복수의 제 2 리세스부를 매립하는 전극 물질층을 형성하는 단계; 및
상기 전극 물질층에서 상기 복수의 제 2 리세스부에 배치된 부분을 제외한 나머지 부분을 습식 식각 방식으로 제거하는 단계를 포함하는 수직 적층형 메모리 소자의 제조 방법. - 제 12 항에 있어서,
상기 복수의 채널층 패턴 각각의 제 1 영역은 상기 수직형 비트 라인에 연결되고,
상기 복수의 채널층 패턴 각각의 제 2 영역은 상기 전극 부재에 연결된 수직 적층형 메모리 소자의 제조 방법. - 제 12 항에 있어서,
상기 복수의 플레이트 전극, 상기 복수의 워드 라인, 상기 절연 물질층, 상기 제 1 및 제 2 하측 절연층과 상기 제 1 및 제 2 상측 절연층으로 구성된 적층 구조체의 일부를 제거하여 상기 복수의 워드 라인 각각의 일부를 노출시키는 계단형 홈부를 형성하는 단계;
상기 계단형 홈부를 채우는 절연 필러(filler)를 형성하는 단계;
상기 수직형 비트 라인을 사이에 두고 상기 계단형 홈부의 반대쪽에 상기 적층 구조체를 관통하는 제 2 트렌치를 형성하는 단계;
상기 제 2 트렌치에 의해 노출된 상기 복수의 워드 라인의 일부를 제거하여 복수의 제 4 리세스부를 형성하는 단계;
상기 복수의 제 4 리세스부를 채우는 것으로, 상기 복수의 워드 라인을 상기 제 2 트렌치와 분리시키는 복수의 분리 절연층을 형성하는 단계; 및
상기 제 2 트렌치를 채우는 것으로, 상기 복수의 플레이트 전극을 상호 연결시키는 공통 전극부를 형성하는 단계를 더 포함하는 수직 적층형 메모리 소자의 제조 방법. - 제 12 항에 있어서,
상기 계단형 홈부에 의해 노출되는 상기 복수의 워드 라인에 접속된 복수의 제 1 콘택 플러그 및 상기 공통 전극부에 접속된 제 2 콘택 플러그를 형성하는 단계를 더 포함하는 수직 적층형 메모리 소자의 제조 방법. - 수평 방향으로 연장되고, 수직 방향의 관통홀 영역을 갖는 워드 라인;
상기 관통홀 영역을 통과하도록 수직하게 배치된 수직형 비트 라인;
상기 관통홀 영역의 내측에서 상기 수직형 비트 라인을 둘러싸도록 배치된 것으로, 일단부가 상기 수직형 비트 라인에 연결되고 상기 워드 라인의 상면 보다 위쪽으로 연장된 형태를 갖는 채널층 패턴;
상기 채널층 패턴의 상기 일단부를 제외한 나머지 부분과 상기 수직형 비트 라인 사이에 배치된 바디 절연층;
상기 워드 라인 보다 높은 높이에서 상기 채널층 패턴의 외주면을 둘러싸도록 배치된 전극 부재;
상기 워드 라인과 상기 채널층 패턴 사이에 배치되면서 상기 전극 부재를 감싸는 구조를 갖고, 일단부가 상기 수직형 비트 라인에 접촉되고 타단부가 상기 채널층 패턴의 타단부에 접촉된 유전층 패턴; 및
상기 워드 라인의 위쪽에서 상기 유전층 패턴과 접촉된 플레이트 전극;을 포함하는 상부 메모리 셀을 포함하는 수직 적층형 메모리 소자. - 제 17 항에 있어서,
상기 전극 부재는 링형 구조를 갖는 수직 적층형 메모리 소자. - 제 17 항에 있어서,
상기 유전층 패턴은 상기 수직형 비트 라인을 둘러싸는 구조를 갖되, 그 내부에 제 1 리세스 영역 및 상기 제 1 리세스 영역 위쪽에 배치된 제 2 리세스 영역을 정의하는 구조를 갖고,
상기 제 2 리세스 영역은 상기 수직형 비트 라인에 대하여 상기 제 1 리세스 영역 보다 외측으로 확장된 구조를 가지며,
상기 제 2 리세스 영역 내에 상기 전극 부재가 배치된 수직 적층형 메모리 소자. - 제 17 항에 있어서,
상기 상부 메모리 셀 아래에 배치된 하부 메모리 셀을 더 포함하고,
상기 하부 메모리 셀은 상기 상부 메모리 셀이 상하로 역전된 구조를 갖는 수직 적층형 메모리 소자.
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