CN219679157U - 半导体记忆体装置 - Google Patents

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CN219679157U CN202320575285.6U CN202320575285U CN219679157U CN 219679157 U CN219679157 U CN 219679157U CN 202320575285 U CN202320575285 U CN 202320575285U CN 219679157 U CN219679157 U CN 219679157U
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Abstract

本实用新型的一些实施例是关于一种半导体记忆体装置，特别是具有垂直堆叠的源极、漏极及栅极连接的嵌入式记忆体装置。半导体记忆体装置包括基板及在第一方向上延伸的通道材料支柱。位元线设置在通道材料支柱上方且耦接到通道材料支柱，并且在垂直于第一方向的第二方向上延伸。字线在通道材料支柱的相对侧上并且在第三方向上延伸。第三方向垂直于第二方向。介电层分离字线与通道材料支柱。源极线在基板上方且直接在字线之下在第三方向上延伸。可变电阻记忆体层在源极线与介电层的外侧壁之间，横向围绕通道材料支柱的侧壁。

Description

半导体记忆体装置
技术领域
本实用新型是关于半导体记忆体装置，且特别是关于嵌入式半导体记忆体装置。
背景技术
许多现代电子装置含有嵌入式记忆体。嵌入式记忆体在各种嵌入式系统中使用以便加速回应时间并且缩小装置的轮廓。与目前的独立式记忆体(诸如固态驱动器)相比，嵌入式记忆体通常功率密集程度较低并且具有小得多的轮廓。嵌入式记忆体通常利用晶体管作为选择器。如此做法以便限制漏电流并且抑工艺式干扰误差。
实用新型内容
根据本实用新型的一些实施例，一种半导体记忆体装置包括基板、在实质上垂直于基板的上表面的第一方向上延伸的通道材料第一支柱、设置在通道材料第一支柱上方并且耦接到通道材料第一支柱的位元线，其中位元线在第二方向上延伸，第二方向平行于基板的上表面并且垂直于第一方向。半导体记忆体装置还包括横向围绕通道材料第一支柱的多个侧壁的介电层、以第一高度设置在通道材料第一支柱的相对侧上并且在基板上方在第三方向上延伸的第一字线及第二字线，其中介电层分离第一字线及第二字线与通道材料第一支柱，第三方向垂直于第二方向。半导体记忆体装置还包括在基板上方在第三方向上延伸并且分别设置在第一字线及第二字线正下方的第一源极线及第二源极线、设置在第一源极线及第二源极线之间的第一可变电阻记忆体层及第二可变电阻记忆体层，其中介电层的外侧壁横向围绕通道材料第一支柱的侧壁。
根据本实用新型的一些实施例，一种半导体记忆体装置包括基板、第一列通道材料支柱，其中第一列通道材料支柱的各个通道材料支柱在第一方向上从基板向外延伸，各通道材料支柱具有等于第一列通道材料支柱的其他通道材料支柱在垂直于第一方向的第二方向上量测的宽度，并且第一列通道材料支柱的各通道材料支柱在垂直于第一方向及第二方向的第三方向上通过多个绝缘结构与第一列通道材料支柱的其他通道材料支柱隔开。半导体记忆体装置还包括在第三方向上延伸的第一记忆体层及第二记忆体层，第一记忆体层及第二记忆体层在第一列通道材料支柱的相对侧上并且在第二方向上彼此隔开。半导体记忆体装置还包括在第一方向及第二方向上由第一记忆体层及第二记忆体层围绕并且直接在第一记忆体层及第二记忆体层的顶表面及底表面之间的第一源极线及第二源极线，以及在第一记忆体层及第二记忆体层正上方在第三方向上延伸并且通过氧化物层与第一记忆体层及第二记忆体层分离的第一字线及第二字线。半导体记忆体装置还包括第二列通道材料支柱，其中第二列通道材料支柱的各个通道材料支柱在第一方向上从基板向外延伸，在第二方向上与第一列通道材料支柱分离，并且通过绝缘区段与第一列通道材料支柱隔开。
根据本实用新型的一些实施例，一种半导体记忆体装置包括基板、第一列通道材料支柱，其中第一列通道材料支柱的各个通道材料支柱在第一方向上从基板向外延伸，各通道材料支柱具有等于第一列通道材料支柱的其他通道材料支柱在垂直于第一方向的第二方向上量测的宽度，并且第一列通道材料支柱的各通道材料支柱在垂直于第一方向及第二方向的第三方向上通过多个绝缘结构与第一列通道材料支柱的其他通道材料支柱隔开。半导体记忆体装置还包括在第三方向上延伸的第一记忆体层及第二记忆体层，第一记忆体层及第二记忆体层在第一列通道材料支柱的相对侧上并且在第二方向上彼此隔开。半导体记忆体装置还包括在第一方向及第二方向上由第一记忆体层及第二记忆体层围绕并且直接在第一记忆体层及第二记忆体层的顶表面及底表面之间的第一源极线及第二源极线，以及在第一记忆体层及第二记忆体层正上方在第三方向上延伸并且通过氧化物层与第一记忆体层及第二记忆体层分离的第一字线及第二字线。半导体记忆体装置还包括第二列通道材料支柱，其中第二列通道材料支柱的各个通道材料支柱在第一方向上从基板向外延伸，在第二方向上与第一列通道材料支柱分离，并且通过绝缘区段与第一列通道材料支柱隔开。半导体记忆体装置还包括第三列通道材料支柱及第四列通道材料支柱，其中第三列通道材料支柱的通道材料支柱及第一列通道材料支柱的通道材料支柱以仅在第二方向上延伸的第一水平线为中心，第四列通道材料支柱的通道材料支柱及第二列通道材料支柱的通道材料支柱以仅在第二方向上延伸并且与第一水平线隔开的第二水平线为中心。半导体记忆体装置还包括第一位元线及第二位元线，第一位元线沿着第一水平线延伸以将第一列通道材料支柱的通道材料支柱连接到第三列通道材料支柱的通道材料支柱，第二位元线沿着第二水平线延伸以将第二列通道材料支柱的通道材料支柱连接到第四列通道材料支柱的通道材料支柱。
附图说明
当结合附图阅读时，从以下详细描述中可以最好地理解本实用新型的各方面。应注意，根据工业中的标准方法，各种特征未按比例绘制。实际上，为了清楚地讨论，可任意增加或减少各种特征的尺寸。
图1绘示根据本实用新型的嵌入式记忆体装置的方块图；
图2绘示包括电阻单元的嵌入式记忆体装置的一些实施例的三维视图；
图3A至图3D绘示图2的嵌入式记忆体装置的一对记忆体单元的一些实施例的一系列横截面图；
图4A至图4B绘示图2的嵌入式记忆体装置的一系列俯视图；
图5至图19B绘示作为一系列增量制造步骤的一系列横截面图；
图20绘示说明本实用新型概念的一些实施例的方法流程图。
【符号说明】
100:记忆体装置
101:阵列
1021,1:记忆体单元
1021,2:记忆体单元
1021,N:记忆体单元
1022,1:记忆体单元
1022,2:记忆体单元
1022,N:记忆体单元
1023,1:记忆体单元
1023,2:记忆体单元
1023,N:记忆体单元
1024,1:记忆体单元
1024,2:记忆体单元
1024,N:记忆体单元
102M-1,1:记忆体单元
102M-1,2:记忆体单元
102M-1,N:记忆体单元
102M,1:记忆体单元
102M,2:记忆体单元
102M,N:记忆体单元
104:可变电阻记忆体层
104a:第一可变电阻记忆体层
104b:第二可变电阻记忆体层
105:存取晶体管
106:可变电阻元件
111:中心轴
200:嵌入式记忆体阵列
202:基板
204:通道材料
206:介电层
207:第一方向
208:绝缘芯
209:第二方向
210:位元线触点
211:第三方向
212:通道材料
212a:通道材料
212b:通道材料
212c:通道材料
212d:通道材料
216:绝缘区段
218:氧化物层
220:基底侧
222:插脚
224:绝缘结构
226:位元线
300:横截面图
400:嵌入式记忆体装置
404:水平线
404a:水平线
404b:水平线
404c:水平线
404d:水平线
404e:水平线
406a:第一距离
406b:第二距离
408:最短线
410:距离
500:横截面图
502:牺牲氮化物层
504:导电层
600:横截面图
602:沟槽
700:横截面图
702:绝缘填料
800:横截面图
802:位元线孔洞
850:俯视图
900:横截面图
902:保形介电层
904:保形通道层
906:保形绝缘芯
1000:横截面图
1100:横截面图
1200:横截面图
1300:横截面图
1302:沟槽
1400:横截面图
1402:空腔
1500:横截面图
1502:记忆体层
1600:横截面图
1602:栅极层
1700:横截面图
1800:横截面图
1900:横截面图
1950:俯视图
2000:方法
2002:步骤
2004:步骤
2006:步骤
2008:步骤
2010:步骤
2012:步骤
2014:步骤
2016:步骤
2018:步骤
2020:步骤
2022:步骤
A-A:线
B-B:线
BL1:位元线
BL2:位元线
BLN:位元线
SL1:源极线
SL2:源极线
SL3:源极线
SL4:源极线
SLM-1:源极线
SLM:源极线
WL1:字线
WL2:字线
WL3:字线
WL4:字线
WLM-1:字线
WLM:字线
具体实施方式
为了实现提及主题的不同特征，以下公开内容提供了许多不同的实施例或示例。以下描述组件、配置等的具体示例以简化本实用新型。当然，这些仅仅是示例，而不是限制性的。例如，在以下的描述中，在第二特征之上或上方形成第一特征可以包括第一特征和第二特征以直接接触形成的实施例，并且还可以包括在第一特征和第二特征之间形成附加特征，使得第一特征和第二特征可以不直接接触的实施例。另外，本实用新型可以在各种示例中重复参考数字和/或字母。此重复是为了简单和清楚的目的，并且本身并不表示所讨论的各种实施例和/或配置之间的关系。
此外，本文可以使用空间相对术语，诸如“在…下面”、“在…下方”、“下部”、“在…上面”、“上部”等，以便于描述一个元件或特征与如图所示的另一个元件或特征的关系。除了图中所示的取向之外，空间相对术语旨在包括使用或操作中的装置的不同取向。装置可以以其他方式定向(旋转90度或在其他方向上)，并且同样可以相应地解释在此使用的空间相对描述符号。
嵌入式记忆体单元包括存取晶体管及记忆体元件。在习知记忆体单元中，存取晶体管在前端(front end)工艺中形成，其部件分布在水平区域上方。由于每一个单元包括存取晶体管以便停止程序干扰误差及漏电流，习知设计的相对较大面积限制了嵌入式记忆体阵列的可行封装密集度，从而降低晶片的效率并且提升产品成本。习知设计亦可利用蚀刻工艺来定义记忆体装置的边界，此可导致对记忆体装置的表面或拐角的损坏，从而降低可靠性。为了增加嵌入式记忆体阵列的效率及单元密度，并且增强每个记忆体单元的可靠性，本实用新型提供了用于产生与习知设计相比具有小得多的轮廓的存取晶体管垂直堆叠的技术。
记忆体装置通常包括以行及列布置的记忆体单元的阵列。图1绘示了包括阵列101的嵌入式记忆体装置100的示例，多个记忆体单元102在一系列M行及N列中布置，其中M及N可以是任何整数并且可以彼此相同或不同。为了清楚起见，在图1中将独立记忆体单元102标记为102行,列。每个记忆体单元包括存取晶体管105及可变电阻元件106，但为了便于检视，上述元件仅标记在记忆体单元1021,1及记忆体单元1022,1。每个可变电阻元件106具有可变电阻，可以设置此可变电阻而使得每个可变电阻元件106的电阻对应于在彼记忆体单元中储存的数字数据状态。因此，阵列101可以储存对应于阵列中的记忆体单元数量的大量数字数据位元。
在图1的示例中，字线(word line，WL)及源极线(source line，SL)沿着阵列101的对应行延伸，并且位元线(bit line，BL)沿着阵列101的对应列延伸。更具体而言，给定行的字线沿着此行耦接到存取晶体管105的栅极，并且每列的位元线耦接到行上的存取晶体管105的漏极。例如，第一记忆体单元1021,1及第二记忆体单元1022,1各自具有相应存取晶体管105的漏极耦接到第一位元线BL1，而第一记忆体单元1021,1的存取晶体管105具有耦接到第一字线WL1的栅极，并且第二记忆体单元1022,1的存取晶体管105具有耦接到第二字线WL2的栅极。每个可变电阻元件106具有耦接到其记忆体单元的存取晶体管105的源极的第一端，以及耦接到对应于所布置记忆体单元的行的源极线的第二端。如后续将了解，总体上布置的实施方式会提供与习知设计相比密集得多的布局。例如，记忆体单元可分为在相邻字线之间布置的子组合或成对组合，其中此子组合或成对组合通常是彼此在相邻字线之间绕着中心轴111的镜像。例如，第一记忆体单元1021,1及第二记忆体单元1022,1可以是彼此在第一字线WL1及第二字线WL2之间绕着中心轴111或平面的镜像。
图2绘示了嵌入式记忆体阵列200的一些实施例的三维视图，嵌入式记忆体阵列200整体上与图1一致并且呈现密集布局。嵌入式记忆体阵列200包括基板202，诸如单晶基板或绝缘体上硅(silicon on insulator，SOI)基板。通道材料204的支柱在第一方向207上从基板202向上延伸，第一方向207实质上垂直于基板202的上表面。耦接到通道材料204的支柱的位元线226设置在通道材料204的支柱上方并且在第二方向209上延伸，第二方向209平行于基板202的上表面并且垂直于第一方向207。介电层206横向围绕通道材料204的支柱的侧壁。字线(例如，字线WL1至字线WL4)在通道材料204的支柱的相对侧上以第一高度设置并且在基板202上方在第三方向211上延伸，其中第三方向211垂直于第二方向209。例如，第一字线WL1及第二字线WL2设置在通道材料204的支柱的相对侧上，并且通过介电层206与支柱分离。源极线(例如，源极线SL1至源极线SL4)在基板202上方在第三方向211上延伸并且设置在字线正下方。例如，第一源极线SL1及第二源极线SL2分别设置在第一字线WL1及第二字线WL2正下方。可变电阻记忆体层104设置在源极线与介电层206的外侧壁之间，此外侧壁横向围绕通道材料204的支柱的侧壁。例如，第一可变电阻记忆体层104a布置在第一源极线SL1与通道材料204的最左支柱之间，并且第二可变电阻记忆体层104b布置在第二源极线SL2与通道材料204的最左支柱之间。因此，通道材料204的每个支柱对应于两个记忆体单元，一个记忆体单元在支柱的各侧上。例如，针对所绘示的最左支柱，第一记忆体单元1021,1设置在支柱的左侧上并且第二记忆体单元1022,1设置在支柱的右侧上。与图1一致的是，记忆体单元的每一者包括存取晶体管105及可变电阻元件106以提供密集布局。
基板202可是例如块状基板(例如，块状硅基板)或绝缘体上硅基板等等。介电层206包括基于氧化物的材料、基于氮化物的材料、高介电常数材料或其他适宜材料。
在图2中将通道材料204的支柱描绘为方形柱，但在其他实施例中，支柱可以是圆柱形。通道材料204的支柱可包括氧化铟镓锌(indium gallium zinc oxide，IGZO)、轻微掺杂的多晶硅(在一些实施例，具有1E15/cm3至1E17/cm3的浓度，尽管其他值范围亦在本实用新型的范畴内)或未掺杂的多晶硅。绝缘芯208在通道材料204的支柱的内侧壁之间。绝缘芯208可包括氧化硅或其他适宜材料。绝缘芯208亦是圆柱或支柱形状的，并且使第一记忆体单元1021,1与第二记忆体单元1022,1分离，用于经由限制通道材料204的支柱的侧壁厚度以便限制在第一记忆体单元1021,1与第二记忆体单元1022,1之间的相互作用来改善成对记忆体单元的效能。
位元线触点210是圆柱形并且与通道材料204的支柱及绝缘芯208共享中心轴111。位元线触点210完整地设置在介电层206之上，并且在绝缘芯208正上方在第一方向207上延伸。在一些实施例中，位元线触点210包括导电材料(诸如掺杂的多晶硅)或金属(诸如铜)。
通道材料204的支柱设置在基板上且在通道材料212的支柱列中。通道材料212的支柱列对应于图1的阵列101的行。通道材料212的支柱的各列彼此平行并且在第三方向211上延伸，第三方向211垂直于第一方向207及第二方向209。这些列通过绝缘区段216彼此分离。通道材料212的支柱列的每一者是在字线WL1与字线WL2等之间、源极线SL1与源极线SL2等之间，及可变电阻记忆体层104a与可变电阻记忆体层104b等之间。在一些实施例中，通道材料212的支柱列与相邻的通道材料212的支柱列等距。一系列氧化物层218设置在源极线SL1、源极线SL2及可变电阻记忆体层104a、可变电阻记忆体层104b正上方及正下方。可变电阻记忆体层104a、可变电阻记忆体层104b分别设置在源极线SL1、源极线SL2与介电层206的外侧壁之间，此外侧壁横向围绕通道材料支柱的侧壁。可变电阻记忆体层104a、可变电阻记忆体层104b进一步延伸横跨源极线SL1、源极线SL2的顶表面及底表面，直到到达绝缘区段216。换言之，源极线SL1、源极线SL2是直接在可变电阻记忆体层104a、可变电阻记忆体层104b的顶表面与底表面之间。
在一些实施例中，当在第二方向209上量测时，通道材料支柱的第一列的通道材料204的每个支柱具有宽度等于通道材料支柱的第一列的通道材料204的每个其他支柱的宽度。
在一些实施例中，可变电阻记忆体层104a、可变电阻记忆体层104b各自具有基底侧220及两个插脚222。基底侧220沿着通道材料支柱的侧壁延伸，而两个插脚222沿着源极线SL1、源极线SL2源极线等之中一者的顶表面及底表面从基底侧220向外延伸。在一些实施例中，可变电阻记忆体层104a、可变电阻记忆体层104b是铁电穿隧接面(ferroelectrictunnel junction，FTJ)，包括氧化铪(HfO2)、氧化铪锆(HZO)、钛酸铅锆(Pb[ZrxTi1-x]O3)、钛酸锶铋(Sr2Bi2TaO9)、钛酸铋镧((Bi,La)4Ti3O12)或其他适宜材料。在一些实施例中，可变电阻记忆体层104a、可变电阻记忆体层104b是电阻式随机存取记忆体(resistive randomaccess memory，ReRAM)，包括锗锑碲化物(GeSbTe)、银铟锑碲化物(AgInSbTe)、氧化镍(NiO)、二氧化钛(TiO2)、锆钛酸锶(Sr[TixZr1-x]O3)、镨钙锰氧(PrCaMnO，PCMO)、硫化锗(GeS)、硒化锗(GeSe)、氧化硅(SiOx)、硫化亚铜(Cu2S)、五氧化钽(Ta2O5)或其他适宜材料。在一些实施例中，可变电阻记忆体层104a、可变电阻记忆体层104b是磁阻式随机存取记忆体(magnetoresistive random access memory，MRAM)，包括镍铁合金(NiFe)、镍铁钴合金(NiFeCo)、钴铁合金(CoFe)、钴铂合金(CoPt)、钴铬铂合金(CoCrPt)、氧化铝(Al2O3)、氧化硅(SiOx)、铁镍合金(FeNi)、铁钽合金(FeTa)、铁钽铬合金(FeTaCr)、铁铝合金(FeAl)、铁锆合金(FeZr)、镍铁铬合金(NiFeCr)、镍铁与其他成分的合金(NiFeX)或其他适宜材料。
字线WL1、字线WL2在通道材料212的支柱列的相对侧上以第一高度设置并且在基板202上方在第三方向211上延伸。字线WL1、字线WL2在第二方向209上在可变电阻记忆体层104a、可变电阻记忆体层104b正上方，且在介电层206与绝缘区段216之间成阵列。字线WL1、字线WL2可以是或包括钨(W)、铝(Al)、铜(Cu)、钛(Ti)、钴(Co)、镍(Ni)、铷(Ru)、氮化钛(TiN)、氮化钽(TaN)、氮化钽铝(TaAlN)、多晶硅或其他适宜材料。介电层206使字线WL1、字线WL2与通道材料支柱列分离。源极线SL1、源极线SL2等亦在基板202上方在第三方向211上延伸，并且分别设置在字线WL1、字线WL2等正下方。源极线可以是或包括钨(W)、铝(Al)、铜(Cu)、钛(Ti)、钴(Co)、镍(Ni)、铷(Ru)、氮化钛(TiN)、氮化钽(TaN)、氮化钽铝(TaAlN)、多晶硅或其他适宜材料。绝缘区段216在与通道材料212的支柱列的相同方向上延伸，并且使源极线SL1、源极线SL2及字线WL1、字线WL2与其他源极线SL3、源极线SL4等及字线WL3、字线WL4等分离。
在通道材料212的支柱列内的通道材料204的支柱在第三方向211上通过绝缘结构224隔开。绝缘结构224在通道材料204的支柱列之间延伸。绝缘结构224在图2中具有平坦表面，但在其他实施例中，绝缘结构224可具有缠绕在通道材料204的支柱周围的凹面。绝缘结构224具有顶表面与介电层206、最上部氧化物层218及绝缘区段216的顶表面共平面。
位元线226布置在位元线触点210上方。位元线226彼此平行并且在第二方向209上延伸。位元线226可以是或包括铜(Cu)、铝(Al)、金(Au)、银(Ag)、一些其他导电材料或前述的组合。
通道材料204的支柱用作每个记忆体单元102的存取晶体管的通道。在字线WL1用作栅电极并且介电层206防止从字线WL1到通道材料204的支柱的漏电流的情况下，此特征组合可作为在通道材料204的支柱的每一侧上的栅极结构。为了操作记忆体单元102，将电压施加到字线WL1以接通存取晶体管，并且对位元线BL1及源极线SL1施加偏电压以便改变或读取可变电阻记忆体层104的电阻。
因为垂直堆叠存取晶体管的源极、漏极及栅极的连接，可以相对于习知方法而有利地减小在基板上的每个记忆体单元102的总面积。一些习知设计维持25F2单位单元尺寸(其中F是阵列101的最小特征大小)，而在本实用新型的垂直布局可以将单位单元尺寸减小到4F2。与先前方法相比，由于较大量的信息可以储存在相同量的空间中，减小的面积使嵌入式记忆体阵列101更为有效率，这在多个区段中是关键的。
图3A至图3D绘示了一对记忆体单元102的若干不同实施例的各种横截面图300。如图3A所示，在一些实施例中，可变电阻记忆体层104a、可变电阻记忆体层104b延伸经过源极线SL1、源极线SL2，内衬于绝缘区段216的侧壁，并且使字线WL1、字线WL2与绝缘区段216分离。在此等实施例中，可变电阻记忆体层104a、可变电阻记忆体层104b使绝缘区段216与基板202分离并且通过在绝缘区段216下方持续延伸而连接到其他行的可变电阻记忆体层。在此情况下，由于用于更改可变电阻记忆体层104a、可变电阻记忆体层104b的电阻的偏电压仅出现在通道材料支柱与源极线SL1、源极线SL2之间的区段中，可变电阻记忆体层104a、可变电阻记忆体层104b的操作不干扰其他层。换言之，可变电阻记忆体层104a、可变电阻记忆体层104b的电阻仅在通道材料204的支柱与字线WL1、字线WL2之间的主动区域中变化。
此外，图3A绘示了通道材料204的支柱、介电层206及绝缘芯208的一种可能构造。在一些实施例中，介电层206沿着通道材料204的支柱的底表面并且在通道材料204的支柱与基板202之间延伸。在此情况下，通道材料204的支柱覆盖绝缘芯208的顶表面、底表面及侧壁。
如图3B所示，在一些实施例中，可变电阻记忆体层104a、可变电阻记忆体层104b在源极线SL1、源极线SL2上方及下方延伸，在绝缘区段216的侧壁处结束。在此等实施例中，因为可变电阻记忆体层104a、可变电阻记忆体层104b在绝缘区段216的边缘处终止，可变电阻记忆体层104a、可变电阻记忆体层104b的区段不连接到其他可变电阻记忆体层104a、可变电阻记忆体层104b。
如将了解，归因于在除了成形源极线SL1、源极线SL2及绝缘区段216的步骤之外的所有蚀刻步骤之后形成可变电阻记忆体层104，图3A至图3B所示的可变电阻记忆体层104a、可变电阻记忆体层104b的两个实施例均提供了在可变电阻记忆体层104a、可变电阻记忆体层104b的主动区域之间的间隔及避免可能损坏主动区域的任何蚀刻或移除工艺。成形源极线SL1、源极线SL2的蚀刻步骤仅影响通过垂直在可变电阻记忆体层104a、可变电阻记忆体层104b的区段之间的源极线部分与可变电阻记忆体层104a、可变电阻记忆体层104b的主动区域分离的部件。
如图3C所示，在一些实施例中，通道材料204的支柱、介电层206及绝缘芯208各自延伸到基板202。在此情况下，介电层206具有环形，其中介电层206的内侧壁及外侧壁具有相等高度。绝缘芯208从基板202的上表面延伸并且通过通道材料204的支柱与介电层206隔开。
如图3D所示，在一些实施例中，绝缘芯208延伸到基板202，并且介电层206在第一方向207上在通道材料204的支柱之下延伸。在此情况下，介电层206接触绝缘芯208的侧壁，并且介电层206直接在通道材料204的支柱与基板202之间延伸。
在上述各个实施例中，通道材料204的支柱覆盖绝缘芯208的顶表面。此举为位元线触点210提供接触点，此接触点大致在第一记忆体单元1021,1及第二记忆体单元1022,1之间的一半处，尽管可能因图案化及/或光微影容差而导致微小的未对准。
图4A至图4B绘示了嵌入式记忆体装置400的一些实施例的俯视图，嵌入式记忆体装置400包括通道材料212a的支柱的第一列、通道材料212b的支柱的第二列，及通道材料212c的支柱的第三列。位元线BL1、位元线BL2等未绘示，然而位元线遵循垂直于通道材料212的支柱列的水平线404。在一些实施例中，水平线404各自彼此平行并且与每个相邻水平线404等距。第二水平线404b与第一水平线404a相距第一距离406a并且与第三水平线404c相距第二距离406b。在一些实施例中，第一距离406a及第二距离406b是相等的。在一些实施例中，水平线404仅在第二方向209上延伸。
如图4A所示，在一些实施例中，通道材料204的支柱以第一布置来布置，其中通道材料212a的支柱的第一列、通道材料212b的支柱的第二列及通道材料212c的支柱的第三列的各个通道材料204的支柱以第一水平线404a为中心。以第一水平线404a为中心的通道材料204的支柱各自邻近于通道材料212的支柱相应列的通道材料204的另一支柱，通道材料212的支柱各自以平行于第一水平线404a的第二水平线404b为中心。此图案继续布置，其中通道材料212a的支柱的第一列在水平线404上与通道材料212b的支柱的第二列及通道材料212c的支柱的第三列对准。在一些实施例中，水平线404与通道材料212的支柱列形成矩形网格，其中通道材料204的支柱在水平线404与通道材料212的支柱列的每个交叉点处。在一些实施例中，位元线BL1、位元线BL2耦接到通道材料212的支柱的每一列中的位元线触点210。位元线BL1、位元线BL2是导电接线，这些导电接线沿着水平轴404延伸并且电性耦接通道材料212的支柱的每一列。
在一些实施例中，通道材料212a的支柱的第一列与通道材料212b的支柱的第二列对准，使得在通道材料212a的支柱的第一列的任何通道材料支柱与通道材料212b的支柱的第二列的最近通道材料支柱之间绘制的最短线408平行于第二方向209。
如图4B所示，在一些实施例中，通道材料204的支柱以第二布置来布置，其中通道材料212a的支柱的第一列及通道材料212c的支柱的第三列具有通道材料204的支柱以第一组多个水平线为中心，而在通道材料212b的支柱的第二列及通道材料212d的支柱的第四列中的通道材料204的支柱不以第一组多个水平线404为中心。在一些实施例中，通道材料212b的支柱的第二列的通道材料204的支柱以第二组多个水平线为中心。第一组多个水平线包括第一水平线404a、第三水平线404c及后续以奇数编号的水平线404e等。第二组多个水平线包括第二水平线404b、第四水平线404d及后续以偶数编号的水平线等。在此实施例中，第一位元线BL1及第三位元线以及后续以奇数编号的位元线等遵循第一组多个水平线，并且各自耦接到在通道材料212a的支柱的第一列、通道材料212c的支柱的第三列及通道材料支柱的后续奇数编号列中的位元线触点。第二位元线BL2及后续以偶数编号的位元线等遵循第二组多个水平线，并且耦接到在通道材料212b的支柱的第二列、通道材料212d的支柱的第四列及通道材料支柱的后续偶数编号列中的位元线触点。在一些实施例中，对准的通道材料204的支柱形成横跨嵌入式记忆体装置的重复图案，并且位元线BL1、位元线BL2、位元线BL3等将横跨嵌入式记忆体装置而继续耦接到通道材料212的支柱的偶数或奇数编号列的位元线触点。
在一些实施例中，来自通道材料212a的支柱的第一列的通道材料204的支柱以实质上相等的距离410远离通道材料212b的支柱的第二列的通道材料204的两个支柱，这两个支柱最靠近来自通道材料212a的支柱的第一列的通道材料204的支柱。
除了与晶体管部件的垂直堆叠及来自蚀刻工艺的电阻元件间隔相关联的益处之外，相对于先前方法，形成这些记忆体单元102的方法更容易与后端(back end of line，BEOL)工艺相容。因此，使用这些技术形成嵌入式记忆体阵列101提供了更高的平板空间使用效率、更可靠的记忆体操作及降低的制造成本。
参考图5直至图19B，提供了一些实施例的嵌入式记忆体装置的各个制造阶段的横截面图。尽管将图5至图19B描述为一系列步骤，应该了解这些步骤不作限制，因为可以在其他实施例中更改步骤次序，并且所揭示的方法亦可应用于其他结构。在其他实施例中，可整体或部分省略所绘示及/或描述的一些步骤。
图5绘示了在基板202上方设置一系列层的一些实施例的横截面图。此系列层包括牺牲氮化物层502、导电层504以及分离基板202、牺牲氮化物层502及导电层504的一系列氧化物层218。一系列的层均在基板202上方水平地延伸，并且牺牲氮化物层502在导电层504之前形成。牺牲氮化物层502可以是氮化物(诸如氮化硅)或其他适宜材料。在一些实施例中，导电层504可包括钨(W)、铝(Al)、铜(Cu)、钛(Ti)、钴(Co)、镍(Ni)、铷(Ru)、氮化钛(TiN)、氮化钽(TaN)、氮化钽铝(TaAlN)、多晶硅或其他适宜材料。在一些实施例中，基板202可以是块状硅基板晶圆、绝缘体上半导体(semiconductor-on-insulator，SOI)基板晶圆(例如，绝缘体上硅基板)或另一种适宜类型的晶圆。一系列氧化物层218可以是氧化硅或其他适宜材料。一系列氧化物层218及牺牲氮化物层502可通过化学气相沉积(chemicalvapor deposition，CVD)或原子层沉积(atomic layer deposition，ALD)形成。导电层504可通过物理气相沉积(physical vapor deposition，PVD)或电镀形成。
在一些实施例中，一系列氧化物层218可具有厚度在例如近似200埃(angstrom)至800埃之间的范围中，然而其他厚度范围亦在本实用新型的范畴内。若一系列氧化物层218的厚度过小(例如，小于近似200埃)，则在所得半导体装置的层之间可能存在漏电流。若厚度过大(例如，大于近似800埃)，则可能因为在晶体管元件之间的所得距离而造成对所得半导体记忆体装置的低效栅极控制。
在一些实施例中，牺牲氮化物层502可具有厚度在例如近似200埃至1.5微米之间的范围中，然而其他厚度范围亦在本实用新型的范畴内。若牺牲氮化物层502的厚度过小(例如，小于近似200埃)，则在稍后步骤中用于填充由牺牲氮化物层502所占据空间的工艺可能不适当地填充空间(参见图15及图16)。若厚度过大(例如，大于近似1.5微米)，则在后续步骤中移除牺牲氮化物层502可能是过于耗时且昂贵的。较大的厚度亦可能给予牺牲氮化物层较高的深宽比，从而导致更难填充在后续步骤中余留的空间(参见图15及图16)。
在一些实施例中，导电层504可具有厚度在例如近似200埃至1.5微米的范围中，然而其他厚度范围亦在本实用新型的范畴内。若导电层504的厚度过小(例如，小于近似200埃)，可能因为面向通道材料204的支柱的源极线SL1的侧壁的小面积而造成对所得半导体记忆体装置的低效栅极控制。若厚度过大(例如，大于近似1.5微米)，后续步骤中在导电层504中形成孔洞可能是过于耗时且昂贵的(参见图6、图8A至图8C及图13)。
如图6中绘示，多个沟槽602穿过牺牲氮化物层502、导电层504及一系列氧化物层218，其中沟槽602在第一方向207上朝下到基板202而形成。多个沟槽602的各者在垂直于横截面图的第一方向207上延伸。多个沟槽602可经由电浆干式蚀刻或其他适宜技术形成。在一些实施例中，多个沟槽602可具有宽度在例如400埃至2000埃的范围中，但其他宽度范围亦在本实用新型的范畴内。若多个沟槽602的宽度过小(例如，小于近似400埃)，则在后续工艺步骤中的材料层将不适当地在沟槽中形成(参见图9)。若多个沟槽602的宽度过大(例如，大于近似2000埃)，则将不必要地增加半导体装置的总体尺寸。
在图7中，绝缘填料702在多个沟槽602中形成，从而填充开放的空间。此举通过以下步骤完成。通过CVD、ALD或其他适宜技术在最顶部氧化物层218上并且在多个沟槽602中形成电性绝缘材料，并且使用平坦化工艺(例如，化学机械抛光(chemical mechanicalpolishing，CMP)处理)、电浆干式蚀刻或其他适宜工艺随后移除在最顶部氧化物层218之上的电性绝缘材料。电性绝缘材料可包括氧化硅、基于氧化硅的材料或其他适宜材料。
在图8A至图8C中，多个位元线孔洞802在绝缘填料702中形成，从而间接地形成绝缘结构224。多个位元线孔洞802实质上是圆形并且垂直于基板202延伸。在一些实施例中，多个位元线孔洞802延伸到基板202。在一些实施例中，多个位元线孔洞802略微延伸进基板202中。多个位元线孔洞802由电浆干式蚀刻或其他适宜技术形成。在一些实施例中，在多个沟槽602的第一沟槽中的位元线孔洞802与在多个沟槽602的第二沟槽中的位元线孔洞802在第二方向209上共享尺寸(参见图4A)。在一些实施例中，在第一组多个沟槽602的第一沟槽中的位元线孔洞802与在第一组多个沟槽602的第二沟槽中的位元线孔洞802在第三方向211上隔开(参见图4B)。
在一些实施例中，多个位元线孔洞802沿着绝缘结构224均匀地分布，其中在相同绝缘结构224的两个位元线孔洞802之间的最小距离在例如近似200埃至2000埃之间的范围中。若在位元线孔洞802之间的距离过小(例如，小于近似200埃)，可能因为光微影对准中的误差造成两个相邻位元线孔洞802合并在一起。若距离过大(例如，大于近似2000埃)，此举将不必要地增加半导体装置的总体尺寸。
在图9中，保形介电层902、保形通道层904及保形绝缘芯906各自在最顶部氧化物层218的顶表面上方并且在多个位元线孔洞802中形成。保形介电层902、保形通道层904及保形绝缘芯906分别使用CVD、ALD或其他适宜技术中的一者形成。在保形通道层904的最顶部侧壁之上的保形绝缘芯906经由平坦化(例如，CMP)工艺、蚀刻工艺或另一适宜工艺移除。
在一些实施例中，在形成保形介电层902及保形通道层904之后，但在形成保形绝缘芯906之前，执行移除工艺。此移除工艺移除内衬于位元线孔洞802的底部的一部分保形介电层902及保形通道层904，同时使保形介电层902的最内侧壁与保形通道层904的内侧壁齐平(参见图3D)。在其他实施例中，在形成保形通道层904之前，可对保形介电层902执行另外的移除工艺(参见图3C)。
保形介电层902可包括基于氧化物的材料、基于氮化物的材料、高介电常数材料及/或其他适宜材料。例如，在一些实施例中，保形介电层902包括下列中的一者：氧化铪硅、氧化铪(HfO2)、氧化锆(ZrO2)、氧化镧(La2O3)、氧化钛(TiO2)、氮化硅碳、氧化硅或者上述或其他适宜材料的组合。保形通道层904可包括第一材料，此第一材料是未掺杂的多晶硅、轻微掺杂的多晶硅(在一些实施例中具有1E15/cm3至1E17/cm3的浓度，然而其他值范围亦在本实用新型的范畴内)、氧化铟镓锌或其他适宜材料中的一者。保形绝缘芯906包括氧化硅、基于氧化硅的材料或其他适宜材料。
在一些实施例中，保形介电层902可具有厚度在例如近似20埃至100埃的范围中，然而其他厚度范围亦在本实用新型的范畴内。若保形介电层902的厚度过小(例如，小于近似20埃)，则可能存在穿过此对记忆体装置的漏电流。若厚度过大(例如，大于近似100埃)，可能因为晶体管元件之间的所得距离而造成对所得半导体记忆体装置的低效栅极控制。
在一些实施例中，保形通道层904可具有厚度在例如近似60埃至300埃的之间的范围中，然而其他厚度范围亦在本实用新型的范畴内。若保形通道层904的厚度过小(例如，小于近似20埃)，则保形通道层904可能具有高电阻，从而降低此对记忆体单元的效能。若厚度过大(例如，大于近似300埃)，可能因为在共享通道材料204的支柱的第一记忆体单元1021,1与第二记忆体单元1022,1之间的邻近程度及缺乏隔离而造成对所得记忆体装置对的低效栅极控制。
在图10中，回蚀保形绝缘芯906以形成绝缘芯208。此步骤在保形通道层904的内侧壁之间的绝缘芯208之上造成凹陷。此凹陷延伸经过最顶部氧化物层218的最顶部表面，但不经过导电层504的最顶部表面。使用干式蚀刻或其他适宜技术图案化保形绝缘芯906。
在图11中，用第一材料填充在绝缘芯208之上的凹陷，此第一材料是与保形通道层904相同的材料。此举在绝缘芯208的最顶部表面上方形成另一层保形通道层904，且在最顶部氧化物层218的最顶部表面之上延伸。
在图12中，使用移除工艺移除在最顶部氧化物层218之上延伸的保形介电层902及保形通道层904的区段。此工艺图案化保形介电层902及保形通道层904，从而在多个位元线孔洞802内形成介电层206及通道材料204的支柱。移除工艺可以是平坦化(例如，CMP)工艺或其他适宜工艺中的一者。
在图13中，穿过牺牲氮化物层502、导电层504及一系列氧化物层218形成第二组多个沟槽1302。第二组多个沟槽1302的每个沟槽在垂直于横截面图的第一方向207上延伸，此横截面图实质上与绝缘结构224平行。形成第二组多个沟槽1302将导电层504分为字线WL1、字线WL2等。使用电浆干式蚀刻或其他适宜技术形成第二组多个沟槽1302。在一些实施例中，第二组多个沟槽1302向下延伸到基板202。在一些实施例中，第二组多个沟槽1302略微延伸进基板202中。
在一些实施例中，第二组多个沟槽1302可具有宽度在例如50纳米至5微米之间的范围中，但其他宽度范围亦在本实用新型的范畴内。若第二组多个沟槽1302的宽度过小(例如，小于近似50纳米)，则在后续处理步骤中的材料层将不在沟槽中适当地形成(参见图15至图18)。若第二阻多个沟槽1302的宽度过大(例如，大于近似5微米)，则将不必要地增加半导体装置的总体尺寸。
在一些实施例中，在第二组多个沟槽1302与邻近的绝缘结构224之间的距离可在例如300埃至800埃之间的范围中，但其他宽度范围亦在本实用新型的范畴内。若距离过小(例如，小于近似300埃)，则可能因为小的源极线SL1、源极线SL2的体积造成所得记忆体装置具有高电阻。若距离过大(例如，大于近似800埃)，则将不必要地增加半导体装置的总体尺寸。
在图14中，使用磷酸或其他适宜技术移除牺牲氮化物层502，从而在第二阻多个沟槽1302与绝缘结构224之间留下一系列空腔1402。
在图15中，在一系列空腔1402中、在第二组多个沟槽1302中并且沿着最顶部氧化物层218的最顶部表面形成记忆体层1502。记忆体层1502与一系列空腔1402及第二组多个沟槽1302的内侧壁保形。使用ALD、CVD或其他适宜技术形成记忆体层1502。在一些实施例中，记忆体层1502可具有厚度在例如近似20埃至200埃的范围中，尽管其他厚度范围亦在本实用新型的范畴内。若记忆体层1502的厚度过小(例如，小于近似20埃)，则可能存在穿过嵌入式记忆体装置的漏电流及较低的击穿阈值。若厚度过大(例如，大于近似200埃)，则可能需要大电压来操作所得嵌入式记忆体装置。
在图16中，在一系列空腔1402中、在第二组多个沟槽1302中并且沿着最顶部氧化物层218的最顶部表面形成栅极层1602。栅极层1602填充一系列空腔1402中的剩余空间并且内衬于记忆体层1502的内侧壁。使用ALD、CVD或其他适宜技术形成栅极层1602。栅极层1602包括钨(W)、铝(Al)、铜(Cu)、钛(Ti)、钴(Co)、镍(Ni)、铷(Ru)、氮化钛(TiN)、氮化钽(TaN)、氮化钽铝(TaAlN)、多晶硅或其他适宜材料。
在图17中，使用电浆干式蚀刻或其他适宜技术移除部分的栅极层1602。所移除的栅极层1602的部分是覆盖最顶部氧化物层218并且在第二组多个沟槽1302内的部分。在一系列空腔1402中的栅极层1602的剩余部分形成分离的源极线SL1、源极线SL2等。在一些实施例中，在最顶部氧化物层218之上的记忆体层1502的部分亦连同栅极层1602的部分一起移除。在一些实施例中，部分地蚀刻在第二组多个沟槽1302的侧壁及底表面上的记忆体层1502。所得的嵌入式记忆体装置的性质将不受蚀刻沟槽的侧壁上的记忆体层1502影响。
在图18中，在第二组多个沟槽1302中形成绝缘区段216。所得绝缘区段216通过以下步骤形成。使用ALD、CVD或其他适宜技术在最顶部氧化物层218上方并且在第二组多个沟槽1302中形成绝缘材料，并且随后使用CMP工艺或其他适宜技术来移除在最顶部氧化物层218之上的绝缘材料。所得绝缘区段216可包括氧化硅、基于氧化硅的材料或其他适宜材料。在一些实施例中，在形成绝缘区段216之后移除在最顶部氧化物层218之上的记忆体层1502的部分。
在图19A至图19B中，在通道材料204的支柱上形成位元线触点210。在一些实施例中，位元线触点210包括钨(W)、铝(Al)、铜(Cu)、钛(Ti)、钴(Co)、镍(Ni)、铷(Ru)、氮化钛(TiN)、氮化钽(TaN)、氮化钽铝(TaAlN)、多晶硅或其他适宜材料。在一些实施例中，位元线触点210是圆柱形的，其半径小于绝缘芯208的半径，并且大致以通道材料204的支柱为中心。
在形成位元线触点210之后，可在位元线触点210上方形成位元线BL1、位元线BL2等。位元线BL1、位元线BL2等在第二方向209上延伸，此第二方向垂直于绝缘区段216及绝缘结构224延伸的第一方向207。
图20绘示了根据一些实施例形成记忆体阵列的方法2000。尽管将在本文中绘示及/或描述的此方法及其他方法绘示为一系列步骤或事件，应了解本实用新型不限于绘示的次序或步骤。因此，在一些实施例中，可以与所绘示者不同的次序执行步骤，及/或可同时执行步骤。另外，在一些实施例中，绘示的步骤或事件可细分为多个步骤或事件，这些步骤或事件可在分开的时间执行或与其他步骤或子步骤同时执行。在一些实施例中，一些绘示的步骤或事件可省略，并且其他未绘示的步骤或事件可包括在内。
于步骤2002，在基板上方形成氮化物层、导电层及一系列氧化物层，其中基板、氮化物层及导电层通过一系列氧化物层分离。图5绘示了对应于步骤2002的一些实施例的横截面图500。
于步骤2004，形成沿着第一方向207延伸穿过氮化物层、导电层及一系列氧化物层的第一组多个沟槽，第一组多个沟槽在垂直于第一方向207的第二方向209上分离。图6绘示了对应于步骤2004的一些实施例的横截面图600。
于步骤2006，使用一系列绝缘结构填充第一组多个沟槽。图7绘示了对应于步骤2006的一些实施例的横截面图700。
于步骤2008，在一系列绝缘结构中形成多个位元线孔洞。图8A至图8C绘示了对应于步骤2008的一些实施例的横截面图800与俯视图850。
于步骤2010，在位元线孔洞内形成介电层、通道材料支柱及绝缘芯。图9至图12绘示了对应于步骤2010的一些实施例的一系列横截面图900至横截面图1200。
于步骤2012，在穿过一系列氧化物层延伸的一系列绝缘结构之间形成第二组多个沟槽。图13绘示了对应于步骤2012的一些实施例的横截面图1300。
于步骤2014，移除氮化物层，从而余留一系列空腔。图14绘示了对应于步骤2014的一些实施例的横截面图1400。
于步骤2016，形成内衬于一系列空腔的记忆体层。图15绘示了对应于步骤2016的一些实施例的横截面图1500。
于步骤2018，形成栅极层，栅极层填充在形成记忆体层之后留下的一系列空腔。图16绘示了对应于步骤2018的一些实施例的横截面图1600。
于步骤2020，将栅极层分为两半并且在一系列空腔之间形成绝缘区段。图17至图18绘示了对应于步骤2020的一些实施例的一系列横截面图1700至横截面图1800。
于步骤2022，形成位元线触点，位元线触点接触每个位元线孔洞的通道材料支柱的最顶部表面的中心。图19A与图19B绘示了对应于步骤2022的一些实施例的横截面图1900和俯视图1950。
本实用新型的一些实施例是关于一种半导体记忆体装置。半导体记忆体装置包括基板及通道材料支柱。通道材料支柱在第一方向上延伸，此第一方向实质上垂直于基板的上表面。位元线设置在通道材料支柱上方且耦接到通道材料支柱，并且在第二方向上延伸，此第二方向平行于基板的上表面并且垂直于第一方向。介电层横向围绕通道材料支柱的侧壁。第一字线及第二字线在通道材料支柱的相对侧上以第一高度设置并且在基板上方在第三方向上延伸。第三方向垂直于第二方向。介电层使第一字线及第二字线与通道材料支柱分离。第一源极线及第二源极线在基板上方在第三方向上延伸，并且分别设置在第一字线及第二字线正下方。第一可变电阻记忆体层及第二可变电阻记忆体层设置在第一源极线及第二源极线与介电层的外侧壁之间。第一可变电阻记忆体层及第二可变电阻记忆体层横向围绕通道材料支柱的侧壁。
在一些实施例中，第一可变电阻记忆体层及第二可变电阻记忆体层各自具有基底侧及两个插脚，其中基底侧沿着通道材料支柱的侧壁延伸，并且两个插脚沿着第一源极线或第二源极线之中一者的顶表面及底表面从基底侧向外延伸。在一些实施例中，半导体记忆体装置进一步包括在第一方向上延伸的通道材料第二支柱、在第三方向上延伸的第三源极线及第四源极线、设置在第三源极线及第四源极线与通道材料第二支柱之间的第三可变电阻记忆体层及第四可变电阻记忆体层，以及在通道材料支柱与通道材料第二支柱之间在第三方向上延伸的绝缘区段，其中通道材料第二支柱在第三源极线及第四源极线之间，绝缘区段分离第一源极线及第二源极线与第三源极线及第四源极线。在一些实施例中，第二可变电阻记忆体层及第三可变电阻记忆体层在第二方向上延伸经过第二源极线及第三源极线且内衬于绝缘区段的侧壁，并且第二可变电阻记忆体层使绝缘区段与基板分离且接触第三可变电阻记忆体层。在一些实施例中，第二可变电阻记忆体层及第三可变电阻记忆体层与绝缘区段直接接触，并且终止于绝缘区段的边缘。在一些实施例中，半导体记忆体装置进一步包括在通道材料支柱内的绝缘芯，其中通道材料支柱覆盖绝缘芯的顶表面、底表面及侧壁。在一些实施例中，半导体记忆体装置进一步包括在通道材料支柱内的绝缘芯，其中绝缘芯从基板的上表面延伸并且通过通道材料支柱与介电层隔开。在一些实施例中，半导体记忆体装置进一步包括在通道材料支柱内的绝缘芯，其中介电层在通道材料支柱与基板之间延伸，并且绝缘芯在第一方向上在通道材料支柱之下延伸。
本实用新型的一些实施例是关于一种半导体记忆体装置。半导体记忆体装置包括基板及第一列通道材料支柱。第一列通道材料支柱的各个通道材料支柱在第一方向上从基板向外延伸，并且具有等于第一列通道材料支柱的各个其他通道材料支柱的宽度，此宽度在垂直于第一方向的第二方向上量测。第一列通道材料支柱的各个通道材料支柱在垂直于第一方向及第二方向的第三方向上通过绝缘结构彼此分离。第一记忆体层及第二记忆体层在第一列通道材料支柱的相对侧上在第三方向上延伸。第一记忆体层及第二记忆体层在第二方向上彼此隔开。第一源极线及第二源极线在第一方向及第二方向上由第一记忆体层及第二记忆体层围绕。第一源极线及第二源极线是直接在第一记忆体层及第二记忆体层的顶表面与底表面之间。第一字线及第二字线在第三方向上延伸并且在第一记忆体层及第二记忆体层正上方。第一字线及第二字线通过氧化物层与第一记忆体层及第二记忆体层分离。半导体记忆体装置包括第二列通道材料支柱。第二列通道材料支柱的各个通道材料支柱在第一方向上从基板向外延伸，在第二方向上与第一列通道材料支柱分离，并且通过绝缘区段与第一列通道材料支柱隔开。
在一些实施例中，第一字线及第二字线通过第二记忆体层与绝缘区段分离。在一些实施例中，第一列通道材料支柱与第二列通道材料支柱对准，使得在第一列通道材料支柱的任何通道材料支柱与第二列通道材料支柱的最近通道材料支柱之间绘制的最短线平行于第二方向。在一些实施例中，半导体记忆体装置进一步包括连接到第一列通道材料支柱及第二列通道材料支柱的多个位元线触点以及在第二方向上延伸的多个位元线，位元线触点在第一方向上从第一列通道材料支柱及第二列通道材料支柱两者的各个通道延伸，位元线将第一列通道材料支柱电性耦接到第二列通道材料支柱。在一些实施例中，第一列通道材料支柱在第二方向上与第二列通道材料支柱隔开，使得来自第一列通道材料支柱的支柱与第二列通道材料支柱的两个支柱相距实质上相等距离，其中两个支柱最靠近来自第一列通道材料支柱的支柱。在一些实施例中，半导体记忆体装置进一步包括第三列通道材料支柱、第四列通道材料支柱、第一位元线以及第二位元线，其中第三列通道材料支柱的通道材料支柱及第一列通道材料支柱的通道材料支柱以仅在第二方向上延伸的第一水平线为中心，第四列通道材料支柱的通道材料支柱及第二列通道材料支柱的通道材料支柱以仅在第二方向上延伸并且与第一水平线隔开的第二水平线为中心，第一位元线沿着第一水平线延伸以将第一列通道材料支柱的通道材料支柱连接到第三列通道材料支柱的通道材料支柱，第二位元线沿着第二水平线延伸以将第二列通道材料支柱的通道材料支柱连接到第四列通道材料支柱的通道材料支柱。
本实用新型的一些实施例是关于一种形成半导体记忆体装置的方法。方法涉及在基板上方形成氮化物层、导电层及一系列氧化物层，其中基板、氮化物层及导电层通过一系列氧化物层分离。方法亦涉及形成沿着第一方向延伸穿过氮化物层、导电层及一系列氧化物层的第一组多个沟槽。第一组多个沟槽在垂直于第一方向的第二方向上彼此分离。方法亦涉及使用一系列绝缘结构填充第一组多个沟槽。在一系列绝缘结构中形成多个位元线孔洞。介电层、通道层及绝缘芯各自在位元线孔洞内形成。在一系列绝缘结构之间形成第二组多个沟槽，并且第二组多个沟槽延伸穿过一系列氧化物层。移除氮化物层，从而留下一系列空腔。用记忆体层内衬一系列空腔。随后用栅极层填充一系列空腔。将栅极层分为两半，并且在一系列空腔之间形成绝缘层。在各个位元线孔洞上方的通道层的最顶部表面的中心上形成位元线触点。
在一些实施例中，在位元线孔洞内形成介电层、些通道材料支柱及绝缘芯包括在位元线孔洞中形成保形介电层、在保形介电层上方形成保形通道层、蚀刻保形通道层及保形介电层以使基板暴露在外并且保形通道层的内侧壁与保形介电层的最内侧壁齐平、在位元线孔洞内形成绝缘填料、在绝缘填料中形成凹陷而留下绝缘芯、用保形通道层所包括的第一材料填充凹陷，以及移除在最顶部氧化物层之上延伸的保形介电层及保形通道层的部分，从而在位元线孔洞内留下介电层及通道材料支柱。在一些实施例中，在形成导电层之前形成氮化物层。在一些实施例中，方法进一步包括在形成绝缘区段之前移除覆盖最顶部氧化物层并且来自第二组多个沟槽内的栅极层，以及在形成绝缘区段之后移除覆盖最顶部氧化物层的记忆体层。在一些实施例中，在第一组多个沟槽的第一沟槽中的位元线孔洞在垂直于第二方向的第三方向上与在第一组多个沟槽的第二沟槽中的位元线孔洞共享尺寸。在一些实施例中，在第一组多个沟槽中的第一沟槽中的位元线孔洞在垂直于第二方的第三方向上与第一组多个沟槽的第二沟槽中的位元线孔洞隔开。
本实用新型的一些实施例是关于一种半导体记忆体装置。半导体记忆体装置包括基板及第一列通道材料支柱。第一列通道材料支柱的各个通道材料支柱在第一方向上从基板向外延伸，并且具有等于第一列通道材料支柱的各个其他通道材料支柱的宽度，此宽度在垂直于第一方向的第二方向上量测。第一列通道材料支柱的各个通道材料支柱在垂直于第一方向及第二方向的第三方向上通过绝缘结构彼此分离。第一记忆体层及第二记忆体层在第一列通道材料支柱的相对侧上在第三方向上延伸。第一记忆体层及第二记忆体层在第二方向上彼此隔开。第一源极线及第二源极线在第一方向及第二方向上由第一记忆体层及第二记忆体层围绕。第一源极线及第二源极线是直接在第一记忆体层及第二记忆体层的顶表面与底表面之间。第一字线及第二字线在第三方向上延伸并且在第一记忆体层及第二记忆体层正上方。第一字线及第二字线通过氧化物层与第一记忆体层及第二记忆体层分离。半导体记忆体装置包括第二列通道材料支柱。第二列通道材料支柱的各个通道材料支柱在第一方向上从基板向外延伸，在第二方向上与第一列通道材料支柱分离，并且通过绝缘区段与第一列通道材料支柱隔开。半导体记忆体装置包括第三列通道材料支柱、第四列通道材料支柱、第一位元线及第二位元线。第三列通道材料支柱的通道材料支柱及第一列通道材料支柱的通道材料支柱以仅在第二方向上延伸的第一水平线为中心。第四列通道材料支柱的通道材料支柱及第二列通道材料支柱的通道材料支柱以仅在第二方向上延伸并且与第一水平线隔开的第二水平线为中心。第一位元线沿着第一水平线延伸，以将第一列通道材料支柱的通道材料支柱连接到第三列通道材料支柱的通道材料支柱。第二位元线沿着第二水平线延伸，以将第二列通道材料支柱的通道材料支柱连接到第四列通道材料支柱的通道材料支柱。
应了解，在此说明书以及下文的申请专利范围中，“第一”、“第二”、“第三”等术语仅仅是为了便于描述而使用的通用识别符，以在附图或一系列附图的不同元件之间进行区分。在其本身中，此等术语并不暗示此等元件的任何时间次序或结构邻近度，并且不意欲描述不同的绘示实施例及/或未绘示实施例中的对应元件。例如，结合第一图描述的“第一介电层”可能不必对应于结合另一图描述的“第一介电层”，并且可能不必对应于在未绘示的实施例中的“第一介电层”。
前面概述一些实施例的特征，使得本领域技术人员可更好地理解本实用新型的观点。本领域技术人员应该理解，他们可以容易地使用本实用新型作为设计或修改其他工艺和结构的基础，以实现相同的目的和/或实现与本文介绍之实施例相同的优点。本领域技术人员还应该理解，这样的等同构造不脱离本实用新型的精神和范围，并且在不脱离本实用新型的精神和范围的情况下，可以进行各种改变、替换和变更。

Claims (10)

1.一种半导体记忆体装置，其特征在于，包括：
一基板；
一通道材料第一支柱，在实质上垂直于该基板的一上表面的一第一方向上延伸；
一位元线，设置在该通道材料第一支柱上方并且耦接到该通道材料第一支柱，该位元线在一第二方向上延伸，该第二方向平行于该基板的该上表面并且垂直于该第一方向；
一介电层，横向围绕该通道材料第一支柱的多个侧壁；
一第一字线及一第二字线，以一第一高度设置在该通道材料第一支柱的相对侧上并且在该基板上方在一第三方向上延伸，其中该介电层分离该第一字线及该第二字线与该通道材料第一支柱，该第三方向垂直于该第二方向；
一第一源极线及一第二源极线，在该基板上方在该第三方向上延伸并且分别设置在该第一字线及该第二字线正下方；以及
一第一可变电阻记忆体层及一第二可变电阻记忆体层，设置在该第一源极线及该第二源极线之间，并且该介电层的一外侧壁横向围绕该通道材料第一支柱的所述多个侧壁。
2.如权利要求1所述的半导体记忆体装置，其特征在于，其中该第一可变电阻记忆体层及该第二可变电阻记忆体层各自具有一基底侧及两个插脚，其中该基底侧沿着该通道材料第一支柱的所述多个侧壁延伸，并且该两个插脚沿着该第一源极线或该第二源极线之中一者的一顶表面及一底表面从该基底侧向外延伸。
3.如权利要求1或2任一项所述的半导体记忆体装置，其特征在于，进一步包括：
一通道材料第二支柱，在该第一方向上延伸；
一第三源极线及一第四源极线，在该第三方向上延伸，其中该通道材料第二支柱在该第三源极线及该第四源极线之间；
一第三可变电阻记忆体层及一第四可变电阻记忆体层，设置在该第三源极线及该第四源极线与该通道材料第二支柱之间；以及
一绝缘区段，在该通道材料第一支柱与该通道材料第二支柱之间在该第三方向上延伸，该绝缘区段分离该第一源极线及该第二源极线与该第三源极线及该第四源极线。
4.如权利要求1或2任一项所述的半导体记忆体装置，其特征在于，进一步包括在该通道材料第一支柱内的一绝缘芯，其中该通道材料第一支柱覆盖该绝缘芯的一顶表面、一底表面及侧壁。
5.如权利要求1或2任一项所述的半导体记忆体装置，其特征在于，进一步包括在该通道材料第一支柱内的一绝缘芯，其中该介电层在该通道材料第一支柱与该基板之间延伸，并且该绝缘芯在该第一方向上在该通道材料第一支柱之下延伸。
6.一种半导体记忆体装置，其特征在于，包括：
一基板；
一第一列通道材料支柱，其中该第一列通道材料支柱的各个通道材料支柱在一第一方向上从该基板向外延伸，各该通道材料支柱具有等于该第一列通道材料支柱的其他通道材料支柱在垂直于该第一方向的一第二方向上量测的一宽度，并且该第一列通道材料支柱的各该通道材料支柱在垂直于该第一方向及该第二方向的一第三方向上通过多个绝缘结构与该第一列通道材料支柱的其他通道材料支柱隔开；
一第一记忆体层及一第二记忆体层，在该第三方向上延伸，在该第一列通道材料支柱的相对侧上并且在该第二方向上彼此隔开；
一第一源极线及一第二源极线，在该第一方向及该第二方向上由该第一记忆体层及该第二记忆体层围绕并且直接在该第一记忆体层及该第二记忆体层的顶表面及底表面之间；
一第一字线及一第二字线，在该第一记忆体层及该第二记忆体层正上方在该第三方向上延伸并且通过一氧化物层与该第一记忆体层及该第二记忆体层分离；以及
一第二列通道材料支柱，其中该第二列通道材料支柱的各个通道材料支柱在该第一方向上从该基板向外延伸，在该第二方向上与该第一列通道材料支柱分离，并且通过一绝缘区段与该第一列通道材料支柱隔开。
7.如权利要求6所述的半导体记忆体装置，其特征在于，其中该第一列通道材料支柱与该第二列通道材料支柱对准，使得在该第一列通道材料支柱的任何通道材料支柱与该第二列通道材料支柱的一最近通道材料支柱之间绘制的一最短线平行于该第二方向。
8.如权利要求6或7任一项所述的半导体记忆体装置，其特征在于，进一步包括：
多个位元线触点，连接到该第一列通道材料支柱及该第二列通道材料支柱，且在该第一方向上从该第一列通道材料支柱及该第二列通道材料支柱两者的各个通道延伸；以及
多个位元线，在该第二方向上延伸，将该第一列通道材料支柱电性耦接到该第二列通道材料支柱。
9.如权利要求6所述的半导体记忆体装置，其特征在于，其中该第一列通道材料支柱在该第二方向上与该第二列通道材料支柱隔开，使得来自该第一列通道材料支柱的一支柱与该第二列通道材料支柱的两个支柱相距实质上相等距离，该两个支柱最靠近来自该第一列通道材料支柱的该支柱。
10.一种半导体记忆体装置，其特征在于，包括：
一基板；
一第一列通道材料支柱，其中该第一列通道材料支柱的各个通道材料支柱在一第一方向上从该基板向外延伸，各该通道材料支柱具有等于该第一列通道材料支柱的其他通道材料支柱在垂直于该第一方向的一第二方向上量测的一宽度，并且该第一列通道材料支柱的各该通道材料支柱在垂直于该第一方向及该第二方向的一第三方向上通过多个绝缘结构与该第一列通道材料支柱的其他通道材料支柱隔开；
一第一记忆体层及一第二记忆体层，在该第三方向上延伸，在该第一列通道材料支柱的相对侧上并且在该第二方向上彼此隔开；
一第一源极线及一第二源极线，在该第一方向及该第二方向上由该第一记忆体层及该第二记忆体层围绕并且直接在该第一记忆体层及该第二记忆体层的顶表面及底表面之间；
一第一字线及一第二字线，在该第一记忆体层及该第二记忆体层正上方在该第三方向上延伸并且通过一氧化物层与该第一记忆体层及该第二记忆体层分离；
一第二列通道材料支柱，其中该第二列通道材料支柱的各个通道材料支柱在该第一方向上从该基板向外延伸，在该第二方向上与该第一列通道材料支柱分离，并且通过一绝缘区段与该第一列通道材料支柱隔开；
一第三列通道材料支柱，其中该第三列通道材料支柱的一通道材料支柱及该第一列通道材料支柱的一通道材料支柱以仅在该第二方向上延伸的一第一水平线为中心；
一第四列通道材料支柱，其中该第四列通道材料支柱的一通道材料支柱及该第二列通道材料支柱的一通道材料支柱以仅在该第二方向上延伸并且与该第一水平线隔开的一第二水平线为中心；
一第一位元线，沿着该第一水平线延伸，以将该第一列通道材料支柱的该通道材料支柱连接到该第三列通道材料支柱的该通道材料支柱；以及
一第二位元线，沿着该第二水平线延伸，以将该第二列通道材料支柱的该通道材料支柱连接到该第四列通道材料支柱的该通道材料支柱。
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