CN113571492A - 半导体器件 - Google Patents

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CN113571492A
CN113571492A CN202110408671.1A CN202110408671A CN113571492A CN 113571492 A CN113571492 A CN 113571492A CN 202110408671 A CN202110408671 A CN 202110408671A CN 113571492 A CN113571492 A CN 113571492A
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CN
China
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bonding
insulating layer
region
layer
semiconductor device
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English (en)
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丁义潭
文泂烈
朴相俊
李圭夏
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Samsung Electronics Co Ltd
Original Assignee
Samsung Electronics Co Ltd
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Abstract

一种半导体器件，包括：第一结构，包括第一接合结构；以及第二结构，在所述第一结构上，并且包括连接到所述第一接合结构的第二接合结构。所述第一接合结构包括：第一绝缘层；第一接合绝缘层，在所述第一绝缘层上；第一接合焊盘，穿透所述第一绝缘层和所述第一接合绝缘层的至少一部分；以及第一金属图案，在所述第一绝缘层中并且与所述第一接合绝缘层接触，并且具有在比所述第一接合焊盘的上表面更低的高度处的上表面。所述第二接合结构包括：第二接合绝缘层，接合到所述第一接合绝缘层；第二绝缘层，在所述第二接合绝缘层上；以及第二接合焊盘，穿透所述第二接合绝缘层并且连接到所述第一接合焊盘。

Description

半导体器件
相关申请的交叉引用
本申请要求于2020年4月29日在韩国知识产权局递交的韩国专利申请No.10-2020-0052606的优先权，其全部公开内容通过引用合并于此。
技术领域
本发明构思的示例实施例涉及半导体器件。
背景技术
可以希望半导体器件具有减小的体积和处理更高容量的数据。因此，已经希望提高半导体器件中包括的半导体元件的集成密度。
发明内容
本发明构思的一些示例实施例提供了一种半导体器件，其中，接合焊盘形成层和用作布线的金属图案可以同时形成，从而可以减少工艺和成本。可以提供应用接合晶片的方法的半导体器件，以提高半导体器件的集成密度。
根据本发明构思的一些示例实施例，一种半导体器件，包括：第一结构，包括第一接合结构；以及第二结构，在所述第一结构上，并且包括连接到所述第一接合结构的第二接合结构。其中，所述第一接合结构包括：第一绝缘层；第一接合绝缘层，在所述第一绝缘层上；第一接合焊盘，穿透所述第一绝缘层和所述第一接合绝缘层的至少一部分；以及第一金属图案，在所述第一绝缘层中，所述第一金属图案与所述第一接合绝缘层接触，所述第一金属图案均具有，在垂直于所述第一结构的下表面延伸的竖直方向上，比所述第一接合焊盘的上表面，更靠近所述第一结构的下表面的上表面。其中，所述第二接合结构包括：第二接合绝缘层，接合到所述第一接合绝缘层；第二绝缘层，在所述第二接合绝缘层上；以及第二接合焊盘，穿透所述第二接合绝缘层并且连接到所述第一接合焊盘。
根据本发明构思的一些示例实施例，一种半导体器件，包括：第一结构，包括第一接合结构；以及第二结构，在所述第一结构上，并且包括连接到所述第一接合结构的第二接合结构。其中，所述第一接合结构包括：第一绝缘层；第一接合绝缘层，在所述第一绝缘层上；第一接合焊盘，穿透所述第一绝缘层和所述第一接合绝缘层的至少一部分；以及第一金属图案，在所述第一绝缘层中并且与所述第一接合绝缘层接触。并且其中，所述第一接合绝缘层包括：被所述第一接合焊盘穿透的第一区域和与所述第一金属图案的一部分接触的第二区域。
根据本发明构思的一些示例实施例，一种半导体器件，包括：第一接合结构，具有第一接合表面；以及第二接合结构，在所述第一接合结构上，并且具有与所述第一接合表面接触的第二接合表面。并且其中，所述第一接合结构包括：第一绝缘层；第一接合绝缘层，在所述第一绝缘层上并且至少部分地限定所述第一接合表面；第一接合焊盘，所述第一接合焊盘穿透所述第一绝缘层和所述第一接合绝缘层的至少一部分，并且至少部分地限定所述第一接合表面；以及第一金属图案，在所述第一绝缘层中并且均具有低于所述第一接合表面的上表面。
具体实施方式
通过结合附图的以下详细描述，将更清楚地理解本发明构思的上述和其他方面、特征和优点，其中：
图1是示出根据本发明构思的一些示例实施例的半导体器件的布置的布局图；
图2A和图2B是示出根据本发明构思的一些示例实施例的半导体器件的截面图；
图3是示出根据本发明构思的一些示例实施例的半导体器件的一部分的截面图；
图4A、图4B和图4C是示出根据本发明构思的一些示例实施例的半导体器件的要素的一部分的布局图；
图5A、图5B和图5C是示出根据本发明构思的一些示例实施例的半导体器件的截面图；
图6、图7、图8、图9A和图9B是示出根据本发明构思的一些示例实施例的半导体器件的一部分的截面图；
图10是示出根据本发明构思的一些示例实施例的半导体器件的截面图；
图11A、图11B、图11C、图11D、图11E和图11F是示出根据本发明构思的一些示例实施例的制造半导体器件的方法的截面图；
图12A、图12B、图12C和图12D是示出根据本发明构思的一些示例实施例的制造半导体器件的方法的截面图；
图13A、图13B和图13C是示出根据本发明构思的一些示例实施例的制造半导体器件的方法的截面图；以及
图14A、图14B、图14C、图14D、图14E、图14F、图14G、图 14H和图14I是示出根据本发明构思的一些示例实施例的制造半导体器件的方法的截面图。
附图说明
在下文中，将在下文参考附图描述本发明构思的一些示例实施例。在下面的描述中，除非另外表示，否则术语“上”、“上部”、“上表面”、“下”、“下部”、“下表面”、“侧表面”等可以参考附图进行表示。
图1是示出根据一些示例实施例的半导体器件的布置的布局图。
参考图1，一些示例实施例中的半导体器件10可以包括第一结构 S1和第二结构S2。第一结构S1和第二结构S2可以彼此接合和结合。
第一结构S1可以包括外围电路，并且第二结构S2可以包括存储器单元阵列区域MCA。多个存储器单元阵列MCA可以被设置在第二结构S2中。在一些示例实施例中，第一结构S1可以被称为逻辑芯片结构，并且第二结构S2可以被称为存储器芯片结构。
外围电路可以包括行译码器DEC、页缓冲器PB和其他电路PERI。其他电路PERI可以包括锁存电路、高速缓存电路、读出放大器、输入和输出缓冲器、放静电(ED)装置或数据输入和输出电路。行译码器DEC、页缓冲器PB和外围电路中的电路PERI可以以各种形式设置。
图2A和图2B是示出根据一些示例实施例的半导体器件的截面图。
图3是示出根据一些示例实施例的半导体器件的一部分的截面图。
参考图2A至图3，半导体器件10a可以包括上下堆叠的第一结构 S1和第二结构S2。图2A示出第一结构S1和第二结构S2彼此接合以前的状态，并且图2B示出第一结构S1和第二结构S2彼此接合的状态。图3是示出图2A所示的区域“A”和区域“B”的放大图。
第一结构S1可以包括第一衬底结构SS1和设置在第一衬底结构 SS1上的第一接合结构BS1。第二结构S2可以包括第二接合结构BS2 和设置在第二接合结构BS2上的第二衬底结构SS2。第二接合结构 BS2可以被连接到(例如，直接接触)第一接合结构BS1。如图所示，第一接合结构BS1可以具有第一接合表面BSS1，并且第二接合结构 BS2可以具有与第一接合表面BSS1接触的第二接合表面BSS2。第一衬底结构SS1可以包括，电路器件彼此电连接的外围电路区域，并且第二衬底结构SS2可以包括存储器单元区域。
将理解的是，在本文被描述为在另一要素“上”的要素可以直接在另一要素上或间接在另一要素上。一个要素直接在另一要素上方将被理解为与另一要素直接接触。一个要素间接在另一要素上方将被理解为，通过一个或多个介入空间和/或结构隔离彼此的直接接触。此外，将理解的是，在本文被描述为在另一要素“上”的要素可以在另一要素“上方”或“之下”。
第一接合结构BS1可以包括：第一绝缘层195；第一接合绝缘层 190，设置在(例如，位于)第一绝缘层195上方；以及第一接合焊盘 180，穿透第一绝缘层195的至少一部分和第一接合绝缘层190。第二接合结构BS2可以包括：第二接合绝缘层290；第二绝缘层295，设置在第二接合绝缘层290上方；以及第二接合焊盘280，穿透第二绝缘层295的至少一部分和第二接合绝缘层290。第二接合绝缘层290 可以接合(例如，固定、附接、等等)到第一接合绝缘层190。第二接合焊盘280可以被连接到分离的各个第一接合焊盘180。
第一接合焊盘180可以具有：提供第一结构S1的接合表面(例如，第一接合结构BS1的第一接合表面BSS1)的上表面180S、以及第一接合绝缘层190的上表面190S(其可以包括第一接合焊盘180的导电层180i和阻挡金属层BM的上表面)，并且第二接合焊盘280的下表面可以与第二接合绝缘层290的下表面一起提供第二结构S2的接合表面(例如，第二接合表面BSS2)。重申，第一接合绝缘层190 和第一接合焊盘180可以共同限定第一接合表面BSS1，并且第二接合绝缘层290和第二接合焊盘280可以共同限定第二接合表面BSS2。第一接合焊盘180的上表面和第二接合焊盘280的上表面可以在第一结构S1的接合表面和第二结构S2的接合表面处显露。第一接合焊盘 180可以与第二接合焊盘280一起，用作用于接合第一结构S1和第二结构S2的接合层。与其他布线结构相比，第一接合焊盘180可以具有比较大的平面面积，以提供与第二结构S2的接合和根据该接合的电连接路径。第一接合焊盘180可以被设置在与第二接合焊盘280相对应的位置中，并且第一接合焊盘180中的每一个可以具有，与第二接合焊盘280中的每一个的尺寸基本上相同或类似的尺寸。例如，第一接合焊盘180可以包括诸如铜(Cu)之类的导电材料。第一接合焊盘180的下表面的高度和第一金属图案170的下表面的高度可以基本上相同(例如，第一接合焊盘180的下表面和第一金属图案170的下表面的高度可以相同、或在作为与下表面S1b垂直的竖直方向的Z方向上与第一结构S1的下表面S1b是基本上相同的距离)，但是其某些示例实施例不限于此。
将理解的是，如本文所述的第一结构S1和/或第二结构S2的表面、端部等的“高度”，可以指给定的表面、端部等，在垂直于下表面S1b 延伸的竖直方向(例如，Z方向)上，与第一结构S1的下表面S1b 的距离，第一结构S1的下表面S1b可以是如图2A所示的第一衬底结构SS1的下表面。因此，第一结构S1中的具有比另一表面或端部“更低的高度”的表面将被理解为，在Z方向上比其他表面或端部更靠近下表面S1b。
将理解的是，要素和/或其性质(例如，结构、表面、方向等)可以被称为相对于其他要素和/或其性质(例如，结构、表面、方向等) “垂直”、“平行”、“共面”等，可以是分别相对于其他要素和/或其性质“垂直”、“平行”、“共面”等，或者可以是“基本上垂直”、“基本上平行”、“基本上共面”。
要素和/或其性质(例如，结构、表面、方向等)相对于其他要素和/或其性质“基本上垂直”，将被理解为，在制造公差和/或材料公差之内相对于其他要素和/或其性质“垂直”，和/或与相对于其他要素和/或其性质的“垂直”在大小和/或角度上具有等于或小于10％的偏差(例如，±10％的公差)等。
要素和/或其性质(例如，结构、表面、方向等)相对于其他要素和/或其性质“基本上平行”，将被理解为，在制造公差和/或材料公差之内相对于其他要素和/或其性质“平行”，和/或与相对于其他要素和/或其性质的“平行”在大小和/或角度上具有等于或小于10％的偏差(例如，±10％的公差)等。
要素和/或其性质(例如，结构、表面、方向等)相对于其他要素和/或其性质“基本上共面”，将被理解为，在制造公差和/或材料公差之内相对于其他要素和/或其性质“共面”，和/或与相对于其他要素和/或其性质的“共面”在大小和/或角度上具有等于或小于10％的偏差(例如，±10％的公差)等。
将理解的是，可以包括装置和/或操作的要素和/或其性质可以在本文中被描述为与其他要素“相同”或“相等”，并且还将理解的是，要素和/或其性质在本文中被描述为与其他要素“相同”或“相等”，可以是与其他要素和/或其性质“相同”或“相等”、或者“基本上相同”或“基本上相等”。要素和/或其性质与其他要素和/或其性质“基本上相同”或“基本上相等”将被理解为，包括，在制造公差和/或材料公差之内与其他要素和/或其性质相同或相等的要素和/或其性质。要素和/或其性质与其他要素和/或其性质相同或基本上相同可以是，结构上相同或基本上相同、功能上相同或基本上相同、和/或成分上相同或基本上相同。
将理解的是，可以包括装置和/或操作的要素和/或其性质在本文中被描述为“基本上”相同，包括，要素和/或其性质在制造公差和/或材料公差之内相同，和/或要素和/或其性质在大小上具有等于或小于10％的相对差。此外，无论要素和/或其性质是否被“基本上”修饰，都将理解的是，这些要素和/或其性质应该被考虑为，包括可获得的(around) 所说明的要素和/或其性质(例如，结构、一个或多个要素的性质、长度、距离、平行布置或垂直布置等)的制造或操作公差(例如，±10％)。
此外，无论要素和/或其性质(例如，结构、表面、方向等)是否被“基本上”修饰，都将理解的是，这些要素和/或其性质应该被考虑为，包括可获得的所说明的要素和/或其性质的制造或操作公差(例如，±10％)。
当在本说明书中结合数值使用术语“约”或“基本上”时，其意指的是相关联的数值包括所述数值附近的±10％的公差。当指定范围时，所述范围包括其间的所有值，例如0.1％的增量。
第一接合绝缘层190和第二接合绝缘层290可以由绝缘材料形成，以使第一接合绝缘层190和第二接合绝缘层290可以彼此接触和接合。例如，第一接合绝缘层190和第二接合绝缘层290可以包括SiCN、 SiO、SiN、SiOC、SiON或SiOCN中的至少一种。第一接合绝缘层190和第二接合绝缘层290可以由相同材料形成，并且当第一接合绝缘层190和第二接合绝缘层290彼此接合时，可以在第一接合绝缘层 190和第二接合绝缘层290之间形成，作为单个层形成的界面。第一接合绝缘层190和第二接合绝缘层290之间的界面可以包括SiO2。
第一结构S1和第二结构S2可以通过第一接合焊盘180和第二接合焊盘280之间的接合，例如，铜(Cu)到铜(Cu)接合，彼此接合。因为第一接合焊盘180和第二接合焊盘280中的每一个可以具有，比布线结构的其他要素的面积相对更大的面积，所以第一结构S1和第二结构S2之间的电连接的可靠性可以增加。在一些示例实施例中，通过第一接合焊盘180和第二接合焊盘280之间的铜(Cu)到铜(Cu) 接合，以及通过被设置在第一接合焊盘180和第二接合焊盘280的周围的第一接合绝缘层190和第二接合绝缘层290之间的介电材料到介电材料接合的混合接合，第一结构S1和第二结构S2可以彼此接合。
在第一接合结构BS1中，还可以包括，设置在第一绝缘层195中并且被配置为与第一接合绝缘层190接触(例如，直接接触)的第一金属图案170(例如，位于由第一绝缘层195的外表面限定的体积空间之中，例如，至少如图3所示)。每个第一金属图案170可以在第一方向(例如，x方向)上具有比每个第一接合焊盘180的宽度更小的宽度，但是其某些示例实施例不限于此。第一金属图案170可以被第一接合绝缘层190覆盖，以使其上表面170S可以不显露(例如，每个第一金属图案170的上表面170S可以在第一接合表面BSS1下方，并且与其直接接触隔离)。第一金属图案170可以包括导电材料，例如，铜(Cu)、钨(W)、铝(A1)、氮化钨(WN)、氮化钽(TaN)、氮化钛(TiN)或其组合。第一金属图案170可以被电连接到设置在第一衬底结构SS1中的外围电路区域，并且可以被用于输入和输出布线，但是其某些示例实施例不限于此。至少如图2A和图3所示，第一金属图案170均可以具有：上表面170S，其在比第一接合焊盘180的上表面180S更低的高度(例如，在垂直于第一结构S1的下表面S1b延伸的方向(例如，Z方向)上更靠近第一结构S1的下表面S1b)。
在图3中，对于第一金属图案170、以及第一接合焊盘180和第二接合焊盘280，每个第一金属图案170的最大宽度d3可以被配置为，比每个第一接合焊盘180的宽度d2更小，但是其某些示例实施例不限于此。第一金属图案170、以及第一接合焊盘180和第二接合焊盘280 中的每一个可以包括，导电层和至少部分地覆盖该导电层的阻挡金属层BM。阻挡金属层BM可以被配置为，覆盖第一金属图案170和第一接合焊盘180的下部和侧表面、以及第二接合焊盘280的上部和侧表面。阻挡金属层BM可以防止，形成第一金属图案170和第一接合焊盘180和第二接合焊盘280的导电材料(例如，导电层)扩散到外围绝缘层。阻挡金属层BM可以由从Ta、TaN、TaSiN、Ti、TiN、TiSiN、 W、WN中选择的一种材料或其组合形成。至少如图3所示，第一金属图案170可以包括，导电层170i和部分地覆盖导电层170i的阻挡金属层BM，第一接合焊盘180包括，导电层180i和部分地覆盖导电层180i的阻挡金属层BM，并且第二接合焊盘280可以包括，具有与在图3中针对第一接合焊盘180所示出的类似结构的导电层和阻挡金属层。因此，第一金属图案170、以及第一接合焊盘180和第二接合焊盘280中的每一个可以包括，导电层和至少部分地覆盖该导电层的阻挡金属层。
第一绝缘层195和第二绝缘层295可以包括，诸如氧化硅或氮化硅之类的绝缘材料，并且可以包括，与第一接合绝缘层190和第二接合绝缘层290的绝缘材料不同的绝缘材料，但是其某些示例实施例不限于此。将理解的是，第一绝缘层195和第一接合绝缘层190可以包括不同的材料(例如，可以具有不同的总的材料成分)，但是示例实施例不限于此。
如图3所示，第一接合绝缘层190可以包括，被第一接合焊盘180 穿透的第一区域A和与第一金属图案170接触的第二区域B。重申，第一接合绝缘层190可以包括，设置第一接合焊盘180的第一区域A 和设置第一金属图案170的第二区域B。第一区域A中的第一接合绝缘层190和第二区域B中的第一接合绝缘层190可以具有不同的厚度 (例如，厚度的不同的大小)，并且第二区域B中的第一接合绝缘层 190的厚度可以大于(例如，在大小上更大)第一区域A中的第一接合绝缘层190的厚度。因此，在第一区域A和第二区域B中，第一接合绝缘层190的上表面190S可以共面，并且在第一区域A和第二区域B中，第一接合绝缘层190的下表面190B可以被设置在不同的高度上。如图3所示，第一区域A中的第一接合绝缘层190的第一最低表面190B＝190L1的高度(例如，在Z方向上与下表面S1B的距离) 不同于，第二区域B中的第一接合绝缘层190的第二最低表面 190B＝190L2的高度(例如，在Z方向上与下表面S1B的距离)。如图 3所示，第一金属图案170可以在第一接合绝缘层190的第二最低表面190B＝190L2的下部上(例如，下方)。
在第一区域A和第二区域B中，第一接合绝缘层190的上表面 190S可以与第一接合焊盘180的上表面180S基本上共面。因此，至少如图2A和图3所示，第一接合焊盘180均可以穿透(例如，完全穿透)第一区域A中的第一接合绝缘层190。第一区域A中和第二区域B中的第一接合绝缘层190的厚度之间的差D1可以在约0.2μm至约0.3μm的范围之中。在第二区域B中，并且如图2A和图3所示，第一金属图案170均可以与第一接合绝缘层190的下表面190B接触 (例如，直接接触)，并且第一金属图案170的上表面170S可以被第一接合绝缘层190覆盖。因此，第一金属图案170的上表面170S可以在第一接合结构BS1的上部处不显露。如图3所示，在Z方向上的第一金属图案170的上表面170S和第一接合表面BSS1之间距离可以大于，第一接合绝缘层190的第一区域A在Z方向上的厚度。当第一金属图案170在第一结构S1的上部处显露时，因为第二接合绝缘层 290的绝缘材料和第一金属图案170的导电材料不可以彼此接合，所以非接合面积可能增大，从而使第一结构S1和第二结构S2之间的接合强度可能下降。然而，在第一结构S1中，当在第一区域A和第二区域B中的第一接合绝缘层190的厚度之间具有差异时，因为用于输入和输出布线等的第一金属图案170可以在第一接合结构BS1的接合表面处不显露，所以第一结构S1和第二结构S2之间的接合强度可以比第一金属图案170显露的示例进一步增大。因此，通过该接合的电连接的可靠性可以增加。
在一些示例实施例中，第一接合绝缘层190可以被理解为，被划分成第一区域A和第二区域B，其中，第一接合绝缘层190包括：一个或多个第一区域A(例如，包围多个第二区域B的单个连续的第一区域A)，其被第一接合焊盘180穿透；以及，一个或多个第二区域B(例如，与第一接合结构BS1的第一金属图案170的分离的各个部分接触的第一接合绝缘层190的分离的第二区域B)，其均与第一接合结构BS1中的第一金属图案170的一部分(例如，有限的部分)接触。
将理解的是，如本文所述的第一结构S1之中的层、区域等的“厚度”是，在与下表面S1b垂直的竖直方向(例如，Z方向)上的厚度，并且如本文所述的第二结构S2之中的层、区域等的“厚度”是在与下表面S2b垂直的竖直方向(例如，Z方向)上的厚度。第一结构S1或第二结构S2中的层、区域等的厚度可以是在相同方向(例如，Z方向) 上的厚度。
图4A、图4B和图4C是示出根据一些示例实施例的半导体器件的要素的一部分的布局图。
图4A至图4C是示出从第一结构S1的上部查看的第一接合结构 BS1的接合表面的平面图。第一接合绝缘层190的上表面和第一接合焊盘180的上表面可以在第一接合结构BS1的接合表面处显露。第一金属图案170可以被第一接合绝缘层190覆盖，从而使其上表面可以不显露。
在附图中，第一金属图案170被示出为在一个方向上延伸，但是其某些示例实施例不限于此。第一金属图案170可以根据外部输入和输出接触的布置在不同方向上设置。例如，第一金属图案170可以在第一方向上延伸，并且每个第一金属图案170可以包括：弯曲部分，配置为被弯曲，以在与第一方向垂直的第二方向上延伸。第一接合焊盘180和第一金属图案170中的每一个的数量和第一接合焊盘180和第一金属图案170中的每一个的布置在一些示例实施例中可以变化，并且图4A至图4C示出所述布置的示例。
图4A示出单个第一金属图案170被设置在至少一个第一接合焊盘180和其他第一接合焊盘180之间的接合表面，并且图4B示出两个第一金属图案170被设置在至少一个第一接合焊盘180和其他第一接合焊盘180之间的接合表面。图4C示出被划分成第一接合焊盘180 被连续地设置的区域和第一金属图案170被连续地设置的区域的接合表面。
如图4A和图4B所示，一个或两个第一金属图案170可以被设置在至少一个第一接合焊盘180和其他第一接合焊盘180之间。例如，第一接合焊盘180和第一金属图案170之间的间隔d1可以在约1.2μm 至2.0μm的范围之中。每个第一接合焊盘180可以具有方形形状、四边形形状或圆形形状，并且第一接合焊盘180的形状不限于此。例如，每个第一接合焊盘180的宽度d2可以在约0.5μm至0.8μm的范围之中。每个第一金属图案170的最大宽度d3可以小于或大于每个第一接合焊盘的宽度d2，并且可以是例如约0.2μm或更大。
如图4C所示，第一接合焊盘180被连续地设置的区域可以邻近第一金属图案170被连续地设置的区域，但是其某些示例实施例不限于此。
上面的配置也可以被应用到，从第一结构S1的上部查看的第一接合结构BS1的接合表面的平面、以及从第二结构S2的下部查看的第二接合结构BS2的接合表面的平面。
图5A、图5B和图5C是示出根据一些示例实施例的半导体器件的截面图。图5A示出与图2B相对应的截面。
参考图5A，与图2A和图2B所示的半导体器件10a不同，半导体器件10b还可以包括：第二金属图案270，设置在第二绝缘层295 中，并且与第二接合结构BS2中的第二接合绝缘层290接触。每个第二金属图案270可以在第一方向(例如，x方向)上具有，小于每个第二接合焊盘280的宽度的宽度，并且第二金属图案270可以被第二接合绝缘层290覆盖，从而使其下表面270b可以不显露。因此，至少如图5A所示，第二金属图案270的下表面270b可以在比第二接合焊盘280的下表面280b更高的高度处(例如，在Z方向比其远离下表面S1b)。例如，第二接合绝缘层290可以包括导电材料，例如，铜(Cu)、钨(W)、铝(Al)、氮化钨(WN)、氮化钽(TaN)、氮化钛(TiN) 或其组合。第二金属图案270可以被电连接到设置在第二衬底结构SS2中的单元阵列区域，并且可以被用于输入和输出布线，但是其某些示例实施例不限于此。
如图3所示，每个第一金属图案170的宽度d3可以小于每个第一接合焊盘180的宽度d2，使得当第一金属图案170和第二金属图案 270在第一结构S1和第二结构S2的接合表面处显露时，难以对准和设置第一金属图案170和第二金属图案270。此外，因为第一金属图案170和第二金属图案270可以比第一接合焊盘180和第二接合焊盘 280延伸到更远，所以当第一金属图案170和第二金属图案270在第一结构S1和第二结构S2的接合表面处显露时，第一结构S1和第二结构S2的接合表面上非接合的比率，可以比仅通过铜(Cu)到铜(Cu) 接合来接合第一接合焊盘180和第二接合焊盘280的示例进一步增大。因此，第一结构S1和第二结构S2之间的电连接的可靠性可能减小。然而，当第一接合绝缘层190和第二接合绝缘层290分别在第一结构 S1和第二结构S2中的第一区域A和第二区域B中具有不同的厚度时，因为用于输入和输出布线的第一金属图案170和第二金属图案270可以在第一结构S1和第二结构S2的接合表面处不显露，所以通过第一结构S1和第二结构S2之间的接合的电连接的可靠性可以增加。
类似于第一金属图案170，第二金属图案270可以包括阻挡金属层BM。阻挡金属层BM可以被设置为，覆盖每个第二金属图案270 的上部和侧表面。阻挡金属层BM可以防止第二金属图案270的导电材料扩散。阻挡金属层BM可以包括Ta、TaN、Ti或TiN中的一种，但是其某些示例实施例不限于此。
是否设置第一金属图案170和第二金属图案270在一些示例实施例中可以变化，例如，与图2B和图5A中的示例不同，第一接合结构 BS1可以不包括第一金属图案170，并且第二接合结构BS2可以包括第二金属图案270。
参考图5B，在半导体器件10c中，第一接合焊盘180和第一金属图案170的设置关系可以与图2A和图2B所示的半导体器件10a的设置关系不同。例如，半导体器件10c的第一接合结构BS1可以被划分成，第一接合焊盘180被连续地设置的区域和第一金属图案170被连续地设置的区域。
参考图5C，与图2B和图3所示的示例不同，每个第一金属图案 170的宽度可以大于每个第一接合焊盘180的宽度。
图6、图7、图8、图9A和图9B是示出根据一些示例实施例的半导体器件的一部分的截面图。图6至图9B示出与区域“A”和区域“B”相对应的区域。如图6、图7、图8、图9A和图9B所示，第一区域A 中的第一接合绝缘层190的第一最低表面190B＝190L1的高度(例如，在Z方向上与下表面S1B的距离)与第二区域B中的第一接合绝缘层 190的第二最低表面190B＝190L2的高度(例如，在Z方向上与下表面S1B的距离)相同。如图6、图7、图8、图9A和图9B所示，第一金属图案170的上表面170S高度(例如，在Z方向上与下表面S1B 的距离)高于，第一接合绝缘层190的第一最低表面和第二最低表面 190B＝190L1/190L2的高度(例如，在Z方向上与下表面S1B的距离)。
参考图6，第一接合绝缘层190可以具有被第一接合焊盘180穿透的第一区域A和与第一金属图案170接触的第二区域B。在第一区域A和第二区域B中，第一接合绝缘层190的上表面可以共面，并且第一接合绝缘层190的下表面可以被设置在不同的高度上。第一接合结构BS1还可以包括：中间绝缘层192，设置在第一接合绝缘层190 和第一接合绝缘层190的至少一个区域(例如，第二区域B)的第一金属图案170之间(例如，直接在其之间)，例如，中间绝缘层192 可以在Z方向上竖直重叠，第一接合绝缘层190的第二区域B而不是第一接合绝缘层190的第一区域A。中间绝缘层192可以由诸如氧化硅之类的绝缘材料形成(例如，可以至少部分地包括其)，并且可以由与第一接合绝缘层190的材料不同的材料形成(例如，可以具有与第一接合绝缘层不同的总的材料成分)。
参考图7，第一接合绝缘层190可以具有被第一接合焊盘180穿透的第一区域A和与第一金属图案170接触的第二区域B。第二区域 B中的第一金属图案170之间的间隔W1可以比，第一接合焊盘180 之间的间隔或第一接合焊盘180和包括第一区域A中的第一金属图案170的其他图案之间的第二间隔W2更窄，并且如图所示，第一金属图案170的宽度d5可以小于第一接合焊盘180的宽度d4，但是其某些示例实施例不限于此。第一区域A中的第一接合绝缘层190的厚度可以与，设置第二区域B中的第一金属图案170的周围的第一接合绝缘层190的厚度基本上相同或类似，并且第二区域B中的第一金属图案170之间的间隔比较小的第一金属图案170的上表面，可以被设置在，比第一接合绝缘层190的下表面更高的高度处。在第二区域B中，第一金属图案170的上表面可以被设置在，比第一接合绝缘层190的下表面190B更高的高度处(例如，第一金属图案170的上表面170S 可以在Z方向上，比第一接合绝缘层190的最低表面190L离第一结构S1的下表面S1b更远，其中，最低表面190L是下表面190B在Z 方向上最靠近下表面S1b的部分)，但是其某些示例实施例不限于此。
参考图8，第一接合绝缘层190可以具有被第一接合焊盘180穿透的第一区域A和与第一金属图案170接触的第二区域B。第一金属图案的宽度d7可以比第一接合焊盘180的宽度d6更宽。第一区域A 中的第一接合绝缘层190的厚度可以与，设置第二区域B中的第一金属图案170的周围的第一接合绝缘层190的厚度基本上相同或类似，并且第一金属图案170的上表面可以被设置在，比第一接合绝缘层190 的下表面更高的高度处。
参考图9A，第一接合绝缘层190可以具有被第一接合焊盘180 穿透的第一区域A和与第一金属图案170接触的第二区域B。如图9A 所示，第一接合焊盘180可以包括：第一导电层180a；第一阻挡金属层BM1，覆盖第一导电层180a的下表面和侧表面；第二导电层180b，设置在第一导电层180a上方(例如，直接在其上方)；以及，第二阻挡金属层BM2，覆盖第二导电层180b的下表面和侧表面(例如，至少部分地直接位于第一导电层180a和第二导电层180b之间)。如图 9A所示，第二阻挡金属层BM2可以覆盖第一导电层180a的上表面至少一部分。第二导电层180b和第二阻挡金属层BM2可以被设置在第一接合绝缘层190中。
第一导电层180a和第一金属图案170(以及导电层180i和导电层170i)可以包括相同的导电材料，并且可以包括，例如，铜(Cu)、钨(W)、铝(A1)、氮化钨(WN)、氮化钽(TaN)、氮化钛(TiN) 或其组合。第二导电层180b可以包括，与第一导电层180a和第一金属图案170相同或不同的导电材料，并且可以包括，例如，铜(Cu)。
在第一区域A和第二区域B中的第一接合绝缘层190的厚度，可以是彼此相同或类似。换言之，第一区域A中的第一接合绝缘层190 的厚度可以与，设置第二区域B中的第一金属图案170的周围的第一接合绝缘层190的厚度基本上相同或类似，并且第二区域B中的第一金属图案170的上表面可以被设置在，比第一接合绝缘层190的下表面更高的高度处，但是其某些示例实施例不限于此。
参考图9B，第一上接合焊盘的第二宽度a2可以小于第一下接合焊盘的第一宽度a1，并且第二阻挡金属层BM2可以覆盖第一导电层180a的上表面的一部分(例如，有限的部分，以使其他部显露)。在一些示例实施例中，第一接合焊盘180和第二接合焊盘280的上部和下部的宽度、以及第一金属图案170和第二金属图案270可以具有相同的形式，但是其某些示例实施例不限于此。例如，第一接合焊盘180 可以具有宽度向下减小的倾斜的侧表面。
图10是示出根据一些示例实施例的半导体器件的截面图。
参考图10，半导体器件可以具有彼此接合的第一结构S1和第二结构S2。第一结构S1可以包括第一衬底结构SS1和第一接合结构BS1，并且第二结构S2可以包括第二衬底结构SS2和第二接合结构BS2。
第一衬底结构SS1可以包括第一衬底101、设置在第一衬底101 上的电路器件120、电路接触塞140和电路布线线路160。在一些示例实施例中，电路接触插塞140和电路布线线160可以被通称为，将第一接合焊盘180和第一金属图案170电连接到多个电路器件120的布线层。
第一衬底101可以具有在x方向和y方向上延伸的上表面。在第一衬底101中，可以形成器件隔离层，从而可以限定有源区。包括杂质的源极区/漏极区105可以被设置在有源区的一部分中。例如，第一衬底101可以包括诸如IV族半导体、III-V族化合物半导体、或II-VI 族化合物半导体之类的半导体材料。例如，第一衬底101可以被设置为单晶体晶片。
电路器件120可以包括平面晶体管。每个电路器件120可以包括电路栅极介电层122、间隔层124和电路栅电极125。源极区/漏极区 105可以被设置在第一衬底101中的电路栅电极125的两侧。
外围区域绝缘层195a可以被设置在，第一衬底101上的电路器件120上，并且可以被形成为，连接到第一接合结构BS1的第一绝缘层195。电路接触插塞140可以穿透外围区域绝缘层195a，并且可以被连接到源极区/漏极区105(其可以被电连接到至少一个电路器件120)，并且可以包括，基于第一衬底101按顺序设置的第一至第三电路接触插塞142、144和146。电信号可以通过电路接触塞140施加到电路器件120。在附图中未示出的区域中，电路接触插塞140还可以被连接到电路栅电极125。电路布线线160(例如，电路布线线162、 164和166)可以被连接到电路接触插塞140，并且可以包括，形成多个层(例如，至少部分地形成多个布线层)的第一至第三电路接触插塞142、144和146。第一接合结构BS1的第一接合焊盘180或第一金属图案170可以被设置为，连接到第三电路接触插塞146。
第二衬底结构SS2可以包括：第二衬底201；栅电极231、栅电极232、栅电极233、栅电极234、栅电极235、栅电极236、栅电极 237和栅电极238(230)，在本文也被称为多个栅电极层，堆叠在第二衬底201的下表面上，并且在第二衬底201和第二接合结构BS2之间；层间绝缘层220，与栅电极230交替地堆叠；沟道CH，设置为穿透栅电极230；单元区域绝缘层295a，覆盖栅电极230；以及，焊盘绝缘层292，堆叠在第二衬底201的上表面上并且设置在单元区域绝缘层 295a上。如图所示，栅电极231至栅电极238(230)可以隔离彼此的直接接触(例如，在Z方向上)。单元区域绝缘层295a可以被配置为，连接到第二接合结构BS2的第二绝缘层295。在一些示例实施例中，第二衬底结构SS2可以包括NAND存储器单元，但是其某些示例实施例不限于此。在一些示例实施例中，第二衬底结构SS2可以包括：非易失性存储器，例如，动态随机存取存储器(DRAM)、静态随机存取存储器(SRAM)等；以及各种非易失性存储装置。
第二衬底结构SS2还可以包括沟道区240、栅极介电层245、沟道绝缘层250、以及设置在沟道CH中的沟道焊盘255。设置在给定沟道CH中的沟道区240、栅极介电层245、沟道绝缘层250和沟道焊盘 255和/或外延层207中的一些或全部，可以被统称为，穿透栅电极231至栅电极238(230)中的一些或全部的沟道结构。第二衬底结构SS2 可以被配置为布线结构，并且还可以包括：单元接触插塞260，对栅电极230施加信号；以及，第二衬底201；第一导电插塞262；位线 265和位线265a；以及第二导电插塞264。
第二衬底201可以具有在x方向和y方向上延伸的下表面。例如，第二衬底201可以包括诸如IV族半导体、III-V族化合物半导体、或 II-VI族化合物半导体之类的半导体材料。例如，IV族半导体可以包括硅、锗或硅锗等。例如，第二衬底201可以设置为多晶层或外延层。第二衬底201可以包括，包括杂质的掺杂区域。
栅电极230可以竖直地堆叠在第二衬底201的下表面上，并且可以彼此间隔开，并且可以形成具有层间绝缘层220的堆叠结构。栅电极230可以包括下栅电极231、形成多个存储器单元MC存储器的栅电极232至存储器栅电极236、以及上栅电极237和上栅电极238。存储器单元MC中包括的存储器栅电极232至存储器栅电极236的数量可以根据半导体器件10的容量确定。在一些示例实施例中，上栅电极和下栅电极231、237和238中的每一个的数量可以是一或二，并且上栅电极和下栅电极231、237和238中的每一个可以具有，与存储器单元MC的栅电极230的结构相同或不同的结构。存储器单元MC的一部分，例如，邻近上栅电极和下栅电极231、237和238的存储器栅电极232和存储器栅电极236，可以是伪栅电极。
栅电极230可以竖直地堆叠在第二衬底201的下表面上且可以彼此间隔开，并且可以在至少一个方向上延伸不同的长度，并且可以形成楼梯形式的梯状部分。栅电极230可以在x方向上形成梯状部分，如图10所示，并且还可以在y方向上形成梯状部分。通过梯状部分，包括栅电极230的端部的栅电极230的特定区域可以显露。栅电极230 可以在上述区域中被连接到单元接触插塞260。
栅电极230可以根据特定的单位，通过在附图中未示出的隔离区域在y方向上进行划分。栅电极230可以在一对隔离区域之间形成单个存储块，但是存储块的示例范围不限于此。栅电极230的一部分，例如，存储器栅电极232至存储器栅电极236，可以在单个存储块中形成单个层。
层间绝缘层220可以被设置在栅电极230之间。层间绝缘层220 可以在与第二衬底201的下表面垂直的方向上彼此间隔开，并且可以类似于栅电极230在x方向上延伸。层间绝缘层220可以包括诸如氧化硅或氮化硅之类的绝缘材料。
沟道CH可以被设置在第二衬底201的下表面上，同时形成行和列并且可以彼此间隔开。沟道CH可以设置为形成晶格型图案，或者可以在一个方向上以锯齿图案设置。沟道CH可以具有圆柱形状，并且可以具有，具有根据长宽比朝着第二衬底201减小的宽度的倾斜的侧表面。在一些示例实施例中，沟道CH的一部分可以被配置为伪沟道，并且附加的伪沟道可以被设置在沟道CH的外侧上。
沟道区240可以被设置在沟道CH中。沟道CH中的沟道区240 可以被配置为，具有包围设置在其中的沟道绝缘层250的环形形状，并且在一些示例实施例中，沟道绝缘层250还可以具有柱状形状，例如，圆柱形状或棱柱形状。沟道区240可以被连接到其上部上的外延层207。沟道区240可以包括诸如多晶硅或单晶硅之类的半导体材料，并且半导体材料可以实现为非掺杂材料、或包括p型或n型杂质的材料。
沟道焊盘255可以被设置在沟道CH中的沟道区240的上部。沟道焊盘255可以设置为覆盖沟道绝缘层250的上表面并且电连接到沟道区240。沟道焊盘255可以包括例如掺杂多晶硅。
栅极介电层245可以被设置在栅电极230和沟道区240之间。虽然在附图中未详细地示出，但是栅极介电层245可以包括基于沟道区 240按顺序堆叠的隧穿层、电荷存储层和阻挡层。隧穿层可以将电荷隧穿到电荷存储层，并且可以包括例如氧化硅(SiO2)、氮化硅(Si3N4)、氮氧化硅(SiON)或其组合。电荷存储层可以配置为电荷俘获层或浮栅导电层。阻挡层166可以包括氧化硅(SiO2)、氮化硅(Si3N4)、氮氧化硅(SiON)、高k介电材料或其组合。在一些示例实施例中，栅极介电层245的至少一部分可以沿栅电极230在水平方向上延伸。
外延层207可以被设置在第二衬底201的下表面的沟道CH的上端上，同时可以被设置在至少一个栅电极230的侧表面上。外延层207 可以被设置在第二衬底201的凹陷区中。外延层207的下表面的高度可以低于最上面的栅电极231的下表面的高度，并且可以高于设置在最上面的栅电极231下方的存储器栅电极232的上表面的高度，但是其某些示例实施例不限于此。在一些示例实施例中，可以设置外延层 207，并且在这种情况下，沟道区240可以被直接连接到第二衬底201 或者可以被连接到设置在第二衬底201上的导电层。
第二衬底结构SS2还可以包括单元接触插塞260、第一导电插塞 262、位线265和位线265a、以及作为用于与第一衬底结构SS1的电连接的布线结构的第二导电插塞264。布线结构可以包括导电材料。布线结构可以包括，例如，钨(W)、铝(Al)、铜(Cu)、氮化钨(WN)、氮化钽(TaN)、氮化钛(TiN)或其组合。
单元接触插塞260可以被设置在第二衬底201上，可以穿透单元区域绝缘层295a，并且可以被连接到栅电极230和第二衬底201。单元接触插塞260可以被连接到其下端部上的第一导电插塞262。每个单元接触插塞260可以具有圆柱形状。在一些示例实施例中，每个单元接触插塞260可以具有，具有根据长宽比朝着第二衬底201减小的宽度的倾斜的侧表面。在一些示例实施例中，单元接触插塞260的一部分可以被配置为，未施加电信号的伪接触插塞。
第一导电插塞262可以被设置在沟道CH和单元接触插塞260的下端部上。位线265和位线265a可以被设置在第一导电插塞262和第二导电插塞264之间，在第一导电插塞262的下端部上。位线265和位线265a可以包括，连接到沟道CH的位线265和连接到单元接触插塞260的位线265a。连接到单元接触插塞260的位线265a可以是布线线，所述布线线可以在相同的工艺中被形成在与连接到沟道CH的位线265的高度相同的高度上。连接到单元接触插塞260的位线265a 可以被设置在每个第一导电插塞262的下部上，但是其某些示例实施例不限于此。第二导电插塞264可以被设置在位线265和位线265a 的下部上，并且可以被连接到第二接合结构BS2的第二接合焊盘280。
在图10中，第一接合结构BS1和第二接合结构BS2可能根据图 2B和图3所示的一些示例实施例示出，但是其某些示例实施例不限于此，并且图6至图9B所示的一些示例实施例也可以被应用到第一接合结构BS1和第二接合结构BS2的一部分或全部。
图11A、图11B、图11C、图11D、图11E和图11F是示出根据一些示例实施例的制造半导体器件的方法的截面图。
图11A至图11F示出与图3相对应的截面。
参考图11A，第一绝缘层195、第一接合绝缘层190和用作掩模图案的感光树脂层300，可以在第一衬底结构SS1上按顺序形成(参见图2B)。
参考图11B，具有用于显露第一接合绝缘层190的部分区域的第一掩模图案301可以通过在感光树脂层300上执行光刻工艺形成，并且可以将第一掩模图案301用作蚀刻模板，部分地蚀刻第一绝缘层195 和第一接合绝缘层190。第一接合绝缘层190未被去除的区域可以与图3和图6所示的第一区域A相对应。第一区域A中的第一接合绝缘层190的上表面可以被第一掩模图案301覆盖。第一绝缘层195，以及第一接合绝缘层190被部分地去除的区域可以与图3和图6所示的第二区域B相对应。第一绝缘层195和第一接合绝缘层190可以将第一掩模图案301用作蚀刻模板，部分地蚀刻，以使第一绝缘层195的梯状部分可以形成在第一区域A和第二区域B之间。在感光树脂层 300上执行的用于形成第一绝缘层195的梯状部分的光刻工艺可以执行，用于划分区域，而不是用于结构案化，因此，所述光刻工艺可以使用，使用比由用于结构案化的光刻设备使用的波长相对更长的波长的光刻设备执行。
参考图11C，可以形成附加的感光树脂，并且可以执行，用于形成第二掩模图案302的光刻工艺。形成在第一区域A中的第一接合绝缘层190上的第二掩模图案302可以被配置为，比形成在第二区域中的第一绝缘层195上的第二掩模图案302更宽。
参考图11D，第一沟槽T1和第二沟槽T2可以是使用第二掩模图案302形成在第一接合绝缘层190和第一绝缘层195上。第一沟槽T1 的宽度d2可以比第二沟槽T2的宽度d3更宽。第一沟槽T1可以在第一区域A中的第一接合绝缘层190和第一绝缘层195的至少一部分中形成，并且第二沟槽T2可以第二区域B中的第一绝缘层195中形成。在各向异性蚀刻工艺中，第一沟槽T1和第二沟槽T2中的每一个的上部可以具有，比第二掩模图案302的宽度更宽的宽度。可以形成第一沟槽T1和第二沟槽T2，以使第一接合绝缘层190和第一绝缘层195 中的每一个可以具有倾斜的侧壁。在形成第一沟槽T1和第二沟槽T2 以后，可以执行用于去除第二掩模图案302的工艺。
参考图11E，阻挡金属层BM可以是形成在第一沟槽T1和第二沟槽T2中的每一个的内壁上，并且可以形成第一接合焊盘180和第一金属图案170。阻挡金属层BM可以通过化学气相沉积(CVD)法、原子层沉积(ALD)法、或诸如溅射法之类的物理气相沉积(PVD) 法形成。阻挡金属层BM可以是从Ta、TaN、TaSiN、Ti、TiN、TiSiN、 W、WN中选择的一种材料或其组合。此后，在其中形成阻挡金属层 BM的第一沟槽T1和第二沟槽T2可以被填充以导电材料。导电材料可以包括，例如，铜或其合金。在形成阻挡金属层BM以后，用于填充导电材料的工艺可以同时执行，以使用于形成第一接合焊盘180和第一金属图案170的工艺可以很容易地执行。可以执行，用于填充有导电材料和阻挡金属层BM的第一沟槽T1和第二沟槽T2的平坦化工艺，以形成第一接合焊盘180和第一金属图案170。第一区域A中的第一接合焊盘180的上表面可以显露，并且第二区域B中的第一金属图案170的上表面和第一绝缘层195的上表面可以显露。在一些示例实施例中，化学机械抛光(CMP)工艺可以被用作平坦化工艺。
参考图11F，还可以在第一区域A中的第一接合焊盘180和第一接合绝缘层190以及第二区域B中的第一金属图案170和第一绝缘层 195上，沉积与第一接合绝缘层190的绝缘材料相同的绝缘材料。因为可以在第一区域A和第二区域B的第一绝缘层195中形成梯状部分，所以进一步沉积绝缘材料的第一接合绝缘层190的上表面的高度，在第一区域A和第二区域B中可以不同。
回去参考图3，第一接合结构BS1可以通过执行平坦化工艺形成。在平坦化工艺中，第一区域A中的第一接合焊盘180的上表面可以显露，并且第二区域B中的第一金属图案170的上表面可以不显露。
图12A、图12B、图12C和图12D是示出根据一些示例实施例的制造半导体器件的方法的截面图。
图12A至图12D示出与图7相对应的截面。
参考图12A，用于部分地显露第一区域和第二区域的第三掩模图案303和第四掩模图案304可以通过在图11A所示的感光树脂层300 上执行光刻工艺形成。形成有比较窄的间隔的第三掩模图案303可以形成在第二区域B中，并且形成有比较宽的间隔的第四掩模图案304 可以形成在第一区域A中。
参考图12B，第三沟槽T3和第四沟槽T4可以通过将第三掩模图案303和第四掩模图案304用作蚀刻掩模，执行蚀刻工艺，分别形成在第一区域A和第二区域B中。第三沟槽T3和第四沟槽T4可以形成在第一接合绝缘层190和第一绝缘层195的至少一部分中。第二区域B中的第四沟槽T4之间的间隔W1中可以比第一区域A中的第三沟槽T3之间的间隔W2更窄。
参考图12C，阻挡金属层BM可以形成在第三沟槽T3和第四沟槽T4的每个内壁上。此后，在其中形成阻挡金属层BM的第三沟槽 T3和第四沟槽T4可以被填充以导电材料。导电材料可以是例如Cu。此后，第一接合焊盘180和第一金属图案170可以通过执行平坦化工艺形成。在一些示例实施例中，化学机械抛光(CMP)工艺可以被用作平坦化工艺。
参考图12D，第二区域B中的第一金属图案170的导电材料层可以被形成为，比第一区域A中的第一接合焊盘180的导电材料层更加凹陷。当在图12C中的第一接合焊盘180和第一金属图案170形成以后执行附加的CMP工艺时，图案之间的密度比较低的区域可以比图案之间的密度更高的区域离地更远(ground further)，以使第一金属图案170可以在第二区域B中凹陷得更深，其中，第二区域B中的第一金属图案170之间的第一间隔W1，比第一区域A中的第一接合焊盘 180之间的间隔、或第一接合焊盘180与包括第一金属图案170的其他图案之间的第二间隔W2更窄。
回去参考图7，在图12D中的工艺以后，还可以将与第一接合绝缘层190的绝缘材料相同的绝缘材料沉积在，第一区域A中的第一接合焊盘180和第一接合绝缘层190以及第二区域B中的第一金属图案 170和第一接合绝缘层190上，并且通过平坦化工艺，第一区域A中的第一接合焊盘180的上表面可以显露，并且第二区域B中的第一金属图案170的上表面可以不显露。可以通过CMP工艺来执行平坦化工艺。
图13A、图13B和图13C是示出根据一些示例实施例的制造半导体器件的方法的截面图。
图13A至图13C示出与图8相对应的截面。
参考图13A，可以通过在图11A所示的感光树脂层300上执行光刻工艺，形成用于显露第一区域的一部分和第二区域的一部分的掩模图案。通过将掩模图案用作蚀刻掩模，执行蚀刻工艺，第五沟槽T5 可以形成在第一区域中，并且第六沟槽T6可以形成在第二区域B中。第五沟槽T5和第六沟槽T6可以形成在第一接合绝缘层190和第一绝缘层195的至少一部分中。第六沟槽T6的宽度d7可以比第五沟槽T5 的宽度d6更宽。
参考图13B，阻挡金属层BM可以形成在第五沟槽T5和第六沟槽T6的每个内壁上。此后，在其中形成阻挡金属层BM的第五沟槽 T5和第六沟槽T6可以被填充以导电材料。此后，可以通过执行平坦化工艺形成，第一接合焊盘180和具有比第一接合焊盘180的宽度更宽的宽度的第一金属图案170。
参考图13C，第二区域B中的第一金属图案170的导电材料层可以被形成为，比第一区域A中的第一接合焊盘180的导电材料层更加凹陷。当在图13B中形成第一接合焊盘180和第一金属图案170以后执行附加的CMP工艺时，图案的宽度为宽的区域可以比图案的宽度为窄的区域更接地(ground further)，并且因此，图案的宽度更宽的第一金属图案170可以比第一接合焊盘180凹陷得更深。
回去参考图8，在图13C中的工艺以后，还可以将与第一接合绝缘层190的绝缘材料相同的绝缘材料沉积在，第一区域A中的第一接合焊盘180和第一接合绝缘层190以及第二区域B中的第一金属图案 170和第一接合绝缘层190上，并且通过平坦化工艺，第一区域A中的第一接合焊盘180的上表面可以显露，并且第二区域B中的第一金属图案170的上表面可以不显露。可以通过CMP工艺来执行平坦化工艺。
图13A至图13C是示出根据一些示例实施例的制造半导体器件的方法的截面图。
图14A、图14B、图14C、图14D、图14E、图14F、图14G、图 14H和图14I示出与图9A和图9B相对应的区域。图14A、图14B、图14C、图14D、图14E、图14F、图14G、图14H和图14I是示出根据本发明构思的一些示例实施例的制造半导体器件的方法的截面图。
参考图14A，包括第一阻挡金属层BM1的第一接合焊盘180可以形成在第一区域A中，并且包括第一阻挡金属层BM1的第一金属图案170可以形成在第二区域B中。
可以通过掩模图案形成工艺和蚀刻工艺形成沟槽，并且第一阻挡金属层BM1可以形成在沟槽中。第一接合焊盘180和第一金属图案 170可以通过以导电材料填充第一阻挡金属层BM1并且执行平坦化工艺而形成。导电材料可以包括例如Cu。
参考图14B，可以形成第一接合焊盘的第一导电层180a和凹陷的第一金属图案170。可以通过，针对第一接合焊盘180和第一金属图案170执行化学机械抛光(CMP)工艺或干蚀刻工艺，形成由导电材料形成的凹陷的结构。
参考图14C，与第一接合绝缘层190的绝缘材料相同的绝缘材料可以沉积在第一接合焊盘的第一导电层180a、以及第一金属图案170 和第一接合绝缘层190上。
参考图14D，可以通过针对第一区域A中的第一接合绝缘层190 执行光刻工艺、蚀刻工艺，显露第一区域A中的第一接合焊盘的第一导电层180a的上部。
回去参考图14E，第二阻挡金属层BM2可以形成第一导电层180a 的上部上。第二阻挡金属层BM2和第二导电层180b可以部分地或完全覆盖第一导电层180a。第二阻挡金属层BM2可以是从Ta、TaN、 TaSiN、Ti、TiN、TiSiN、W、WN中选择的一种材料或其组合。第二导电层180b可以通过在第二阻挡金属层BM2上设置与第一导电层 180a的材料相同的导电材料形成。
回去参考图9A和图9B，通过平坦化工艺，包括第二阻挡金属层 BM2的第二导电层180b的上表面可以显露在第一区域A中，并且第一接合绝缘层190的上表面可以显露在第二区域B中。在图14E中，因为第二阻挡金属层BM2和第二导电层180b可以部分地或完全覆盖第一导电层180a，所以第一上接合焊盘的第二宽度a2可以比第一下接合焊盘的第一宽度a1更窄，如图9B所示，并且可以形成，具有由第二阻挡金属层BM2覆盖的第一导电层180a的第一接合焊盘180的上表面。第二阻挡金属层BM2可以形成，部分地覆盖第一导电层180a 的上表面的第一接合焊盘180。
参考图14F，在图14A至图14C中的制造工艺以后，还可以形成第三绝缘层194。第三绝缘层194可以包括诸如氧化硅之类的绝缘材料，并且可以允许平坦化工艺很容易地执行，或者可以被用作蚀刻停止层。可以在第三绝缘层194上形成，用于显露第一接合焊盘的第一导电层180a的上部上的第三绝缘层194的第五掩模图案305。
参考图14G，可以将第五掩模图案305用作蚀刻掩模，蚀刻第一区域中的第三绝缘层194。刻蚀工艺可以是各向异性的刻蚀工艺。
参考图14H，可以将第三绝缘层194用作蚀刻掩模，执行附加的蚀刻工艺，并且可以显露第一接合焊盘的第一导电层180a的上部。
参考图14I，第二阻挡金属层BM2可以形成第一导电层180a的上部上。在这种情况下，第二阻挡金属层BM2和第二导电层180b可以完全或部分地覆盖第一导电层180a。第二导电层180b可以通过在第二阻挡金属层BM2上设置与第一导电层180a的材料相同的导电材料并且执行平坦化工艺而形成。此后，通过平坦化工艺，包括第二阻挡金属层BM2的第二导电层180b的上表面可以显露在第一区域A中，并且第一接合绝缘层190的上表面可以显露在第二区域B中。在这种情况下，第二阻挡金属层BM2和第二导电层180b可以部分地覆盖第一导电层180a，以使图9B所示的一些示例实施例可以被制造。
根据一些示例实施例，在两个或更多个衬底结构彼此接合的结构中，通过在形成接合焊盘的层上形成用于布线的金属图案以及接合焊盘，并且将所述金属图案用作输入和输出布线，工艺的数量和成本可以减少。
虽然以上已经示出并描述了一些示例实施例，但是本领域技术人员将清楚的是，在不脱离由所附权利要求限定的本发明构思的范围的情况下，可以进行修改和改变。

Claims (20)

1.一种半导体器件，包括：
第一结构，包括第一接合结构；以及
第二结构，在所述第一结构上，所述第二结构包括连接到所述第一接合结构的第二接合结构，
其中，所述第一接合结构包括：
第一绝缘层，
第一接合绝缘层，在所述第一绝缘层上，
第一接合焊盘，穿透所述第一绝缘层和所述第一接合绝缘层的至少一部分，以及
第一金属图案，在所述第一绝缘层中，所述第一金属图案与所述第一接合绝缘层接触，所述第一金属图案各自具有上表面，所述第一金属图案的上表面在与所述第一结构的下表面垂直地延伸的竖直方向上比所述第一接合焊盘的上表面靠近所述第一结构的下表面，
其中，所述第二接合结构包括：
第二接合绝缘层，接合到所述第一接合绝缘层；
第二绝缘层，在所述第二接合绝缘层上；以及
第二接合焊盘，穿透所述第二接合绝缘层的至少一部分，所述第二接合焊盘连接到所述第一接合焊盘中的分离的相应第一接合焊盘。
2.根据权利要求1所述的半导体器件，其中，所述第一接合焊盘的下表面和所述第一金属图案的下表面在所述竖直方向上与所述第一结构的下表面距离相同。
3.根据权利要求1所述的半导体器件，其中，
所述第一接合绝缘层包括第一区域和第二区域，并且
所述第一接合绝缘层在所述第一区域中具有第一厚度，并且所述第一接合绝缘层在所述第二区域中具有第二厚度，所述第二厚度在大小上大于所述第一厚度。
4.根据权利要求3所述的半导体器件，其中，所述第二厚度在大小上大于所述第一厚度0.2μm至0.3μm。
5.根据权利要求3所述的半导体器件，其中，
所述第一接合焊盘各自穿透所述第一区域中的所述第一接合绝缘层，并且
所述第一金属图案各自与所述第二区域中的所述第一接合绝缘层的下表面接触。
6.根据权利要求1所述的半导体器件，其中，所述第一金属图案的上表面在所述竖直方向上比所述第一接合绝缘层的最下表面距所述第一结构的下表面远。
7.根据权利要求1所述的半导体器件，其中，所述第一金属图案以及所述第一接合焊盘和所述第二接合焊盘中的每一个包括导电层和部分地覆盖所述导电层的阻挡金属层。
8.根据权利要求1所述的半导体器件，其中，所述第一接合焊盘各自包括：
第一导电层；
第一阻挡金属层，覆盖所述第一导电层的下表面和侧表面；
第二导电层，在所述第一导电层上；以及
第二阻挡金属层，覆盖所述第二导电层的下表面和侧表面。
9.根据权利要求8所述的半导体器件，其中，所述第二阻挡金属层覆盖所述第一导电层的上表面的至少一部分。
10.根据权利要求1所述的半导体器件，其中，所述第一绝缘层和所述第一接合绝缘层包括不同的材料。
11.根据权利要求1所述的半导体器件，其中，所述第一接合绝缘层包括SiCN、SiO、SiN、SiOC、SiON或SiOCN中的至少一种。
12.根据权利要求1所述的半导体器件，还包括：
中间绝缘层，在所述第一接合绝缘层的至少一个区域中的所述第一接合绝缘层和所述第一金属图案之间，
其中，所述中间绝缘层包括与所述第一接合绝缘层的材料不同的材料。
13.根据权利要求1所述的半导体器件，其中，所述第二接合结构还包括：第二金属图案，在所述第二绝缘层中，所述第二金属图案与所述第二接合绝缘层接触，所述第二金属图案各自具有在所述竖直方向上相对于所述第二接合焊盘的下表面与所述第一结构的下表面远离的下表面。
14.根据权利要求1所述的半导体器件，其中，
所述第一结构还包括：
第一衬底；
多个电路器件，在所述第一衬底上；以及
布线层，将所述第一接合焊盘和所述第一金属图案电连接到所述多个电路器件，并且
所述第二结构还包括：
第二衬底；
多个栅电极层，堆叠在所述第二衬底与所述第二之间，并且彼此隔离而不直接接触；以及
沟道结构，穿透所述多个栅电极层。
15.一种半导体器件，包括：
第一结构，包括第一接合结构；以及
第二结构，在所述第一结构上，所述第二结构包括连接到所述第一接合结构的第二接合结构，
其中，所述第一接合结构包括：
第一绝缘层，
第一接合绝缘层，在所述第一绝缘层上，
第一接合焊盘，穿透所述第一接合绝缘层和所述第一绝缘层的一部分，以及
第一金属图案，在所述第一绝缘层中，所述第一金属图案与所述第一接合绝缘层接触，并且
其中，所述第一接合绝缘层包括被所述第一接合焊盘穿透的第一区域和与所述第一金属图案的一部分接触的第二区域。
16.根据权利要求15所述的半导体器件，其中，
所述第一区域中的所述第一接合绝缘层的第一最下表面在与所述第一结构的下表面垂直的竖直方向上距所述第一结构的下表面的距离与所述第二区域中的所述第一接合绝缘层的第二最下表面在所述竖直方向上距所述第一结构的下表面的距离不同，并且
所述第一金属图案在所述第一接合绝缘层的第二最下表面的下部上。
17.根据权利要求15所述的半导体器件，其中，
所述第一区域中的所述第一接合绝缘层的第一最下表面在与所述第一结构的下表面垂直的竖直方向上距所述第一结构的下表面的距离与所述第二区域中的所述第一接合绝缘层的第二最下表面在所述竖直方向上距所述第一结构的下表面的距离相同，并且
所述第一金属图案的上表面在所述竖直方向上距所述第一结构的下表面的距离比所述第一接合绝缘层的第一最下表面和第二最下表面在所述竖直方向上距所述第一结构的下表面的距离远。
18.一种半导体器件，包括：
第一接合结构，具有第一接合表面；以及
第二接合结构，在所述第一接合结构上，并且具有与所述第一接合表面接触的第二接合表面，
其中，所述第一接合结构包括：
第一绝缘层，
第一接合绝缘层，在所述第一绝缘层上并且至少部分地限定所述第一接合表面，
第一接合焊盘，穿透所述第一接合绝缘层和所述第一绝缘层的至少一部分，并且至少部分地限定所述第一接合表面，以及
第一金属图案，在所述第一绝缘层中，并且各自具有低于所述第一接合表面的上表面。
19.根据权利要求18所述的半导体器件，其中，
所述第一接合绝缘层包括所述第一接合焊盘所在的第一区域、和所述第一金属图案所在的第二区域，并且
所述第一金属图案的上表面与所述第一接合表面之间的距离大于所述第一接合绝缘层的第一区域的厚度。
20.根据权利要求18所述的半导体器件，其中，所述第一接合焊盘的上表面与所述第一接合绝缘层的上表面共面。
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