KR20100074671A - 플래시 메모리 소자의 제조방법 - Google Patents

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Abstract

본 발명은 셀 영역 및 주변 영역에 형성된 절연막의 단차를 개선할 수 있는 플래시 메모리 소자의 제조방법에 관한 것이다.
본 발명에 따른 플래시 메모리 소자의 제조방법은 반도체 기판상에 전하 저장막, 유전체막, 및 폴리 실리콘막이 적층된 적층 패턴을 형성하는 단계, 적층 패턴들 사이의 공간이 매립되도록 적층 패턴을 포함한 반도체 기판의 상부에 층간 절연막을 형성하는 단계, 및 폴리 실리콘막에서 정지하는 평탄화 공정으로 층간 절연막의 표면을 평탄화하는 단계를 포함한다.
층간 절연막, 평탄화, 폴리 실리콘막

Description

플래시 메모리 소자의 제조방법{Method of forming a flash memory device}
본 발명은 플래시 메모리 소자의 제조방법에 관한 것으로 특히, 셀 영역 및 주변 영역에 형성된 절연막의 단차를 개선할 수 있는 플래시 메모리 소자의 제조방법에 관한 것이다.
플래시 메모리 소자는 셀 영역과 주변 영역을 포함한다. 셀 영역은 다수의 스트링 구조가 형성되는 영역이다. 각각의 스트링 구조는 직렬로 연결된 메모리 셀 및 셀렉트 트랜지스터를 포함한다. 셀렉트 트랜지스터는 다수의 메모리 셀을 사이에 두고 직렬로 연결된 소스 셀렉트 트랜지스터 및 드레인 셀렉트 트랜지스터를 포함한다. 주변 영역은 스트링 구조에 포함된 메모리 셀 및 셀렉트 트랜지스터들에 구동 신호를 인가하기 위한 회로를 구성하는 구동 트랜지스터들이 형성되는 영역이다.
메모리 셀, 셀렉트 트랜지스터 및 구동 트랜지스터들은 플로팅 게이트용 도전막, 유전체막 및 콘트롤 게이트용 도전막이 적층된 게이트 패턴들을 포함한다. 이 때, 셀렉트 트랜지스터 및 구동 트랜지스터의 게이트 패턴에 포함된 플로팅 게이트용 도전막 및 콘트롤 게이트용 도전막은 유전체막에 형성된 콘택홀을 통해 연결된다. 최근에는 게이트 패턴의 콘트롤 게이트용 도전막에 코발트 실리사이드막과 같은 금속 실리사이드막을 적용하여 플래시 메모리 소자의 구동 속도를 개선하는 방안이 개발되었다.
이하, 코발트 실리사이드막을 포함하는 게이트 패턴의 형성방법을 보다 구체적으로 설명한다. 먼저, 셀 영역 및 주변 영역을 포함하는 반도체 기판의 상부에 게이트 절연막, 제1 폴리 실리콘막, 유전체막 및 제2 폴리 실리콘막, 하드 마스크 패턴이 적층된 적층형 패턴을 형성한다. 이때, 주변 영역에 비해 셀 영역에서 적층형 패턴이 조밀하게 형성된다. 이 후, 적층형 패턴을 마스크로 적층형 패턴들 사이의 반도체 기판에 불순물 이온을 주입하여 접합 영역을 형성한다. 이어서 절연막을 적층한다. 절연막은 버퍼막, 식각 정지막 및 제1 층간 절연막을 포함한다. 절연막의 표면에는 셀 영역 및 주변 영역에서의 적층형 패턴의 밀도차로 인하여 단차가 발생하게 된다. 단차를 줄이기 위해 절연막의 상부에 셀 영역을 가리며 주변 영역을 개구시키는 제1 식각 베리어 패턴(예를 들어, 포토레지스트 패턴)을 이용하여 절연막을 식각한다. 이 후, 식각 정지막에서 정지되는 화학적 기계적 연마(Chemical mechanical polishing : CMP) 공정을 실시한다. 이어서, 제2 폴리 실리콘막이 노출되도록 노출된 식각 정지막을 제거한 후, 하드 마스크 패턴을 제거하는 공정을 실시한다. 이 후, 적층형 게이트 패턴들 사이에 형성된 절연막의 높이가 제2 폴리 실리콘막의 표면보다 낮아질 수 있도록 에치-백(etch-back) 공정으로 절연막을 식각한다. 이로서 제2 폴리 실리콘막이 노출된다. 이어서 코발트막을 증착하면, 코발트막은 제2 폴리 실리콘막의 노출면에 접촉될 수 있다. 이 후 어닐링 공정을 실시하여 코발트막과 제2 폴리 실리콘막을 반응시켜 코발트 실리사이드막을 형성한다. 이로써, 적층형 패턴의 제2 폴리 실리콘막의 일부가 코발트막과 반응하여 제2 폴리 실리콘막의 상부에 코발트 실리사이드막이 형성된다. 이 후, 반응하지 않고 잔여하는 코발트막을 제거한다. 이에 따라 제1 폴리 실리콘막으로 이루어진 플로팅 게이트, 유전체막, 제2 폴리 실리콘막 및 코발트 실리사이드막으로 이루어진 콘트롤 게이트를 포함하는 게이트 패턴이 형성된다. 이 후, 게이트 패턴들 사이를 절연하는 제2 층간 절연막을 형성한다. 제2 층간 절연막 형성 후, 셀렉트 게이트 패턴들 사이의 접합 영역, 주변 영역의 접합 영역 등을 노출시키는 콘택홀을 형성한다. 이러한 콘택홀의 형성 공정은 제2 식각 베리어 패턴(예를 들어, 포토레지스트 패턴)을 통해 노출된 제2 층간 절연막 및 제2 층간 절연막 하부의 절연막을 식각함으로써 형성된다.
한편, 제1 식각 베리어를 이용하여 셀 영역과 주변 영역의 단차를 개선하더라도, CMP공정 후 제2 폴리 실리콘막을 노출시키기 위해 다수의 식각 공정을 실시할 때 게이트 패턴의 밀도차에 의해 주변 영역 및 셀 영역에 잔여하는 절연막들 간에 단차가 발생한다. 이에 따라, 콘택홀 형성 공정시 타겟이 되는 절연막의 높이가 균일하지 못하게 되므로 콘택홀 형성 공정을 안정적으로 실시하기 위한 공정 마진을 확보하기 어려워진다.
본 발명은 보다 단순화된 공정으로 셀 영역과 주변 영역에 형성된 절연막의 단차를 보다 효과적으로 개선할 수 있는 플래시 메모리 소자의 제조방법을 제공한다.
본 발명에 따른 플래시 메모리 소자의 제조방법은 반도체 기판상에 전하 저장막, 유전체막, 및 폴리 실리콘막이 적층된 적층 패턴을 형성하는 단계, 적층 패턴들 사이의 공간이 매립되도록 적층 패턴을 포함한 반도체 기판의 상부에 층간 절연막을 형성하는 단계, 및 폴리 실리콘막에서 정지하는 평탄화 공정으로 층간 절연막의 표면을 평탄화하는 단계를 포함한다.
적층 패턴은 폴리 실리콘막 상부에 형성된 하드 마스크 패턴을 더 포함한다.
하드 마스크 패턴은 산화막 또는, 산화막 및 질화막이 적층된 구조로 형성된다.
층간 절연막을 형성하는 단계 이전에, 적층 패턴의 측벽에 산화막을 이용하여 스페이서를 형성하는 단계, 및 스페이서, 적층 패턴 및 반도체 기판의 표면에 식각 정지막을 형성하는 단계를 포함한다.
층간 절연막은 산화막을 이용하여 형성한다.
폴리 실리콘막에서 정지하는 평탄화 공정으로 층간 절연막의 표면을 평탄화 하는 단계는 계면 활성제를 포함하는 슬러리를 이용하여 실시한다.
층간 절연막의 표면을 평탄화하는 단계 이후, 세정 공정을 실시하여 폴리 실리콘막의 측벽을 노출시키는 단계, 노출된 폴리 실리콘막의 표면에 금속막을 형성하는 단계, 및 어닐링 공정으로 금속막과 폴리 실리콘막을 반응시켜 금속 실리사이드막을 형성하는 단계, 및 잔여하는 금속막을 제거하는 단계를 실시한다.
반도체 기판은 셀 영역 및 주변 영역을 포함하고 적층 패턴은 주변 영역에 비해 셀 영역에서 더 조밀하게 형성된다.
본 발명은 폴리 실리콘막에서 정지하는 평탄화 공정을 통해 셀 영역과 주변 영역의 단차 개선과 동시에 폴리 실리콘막의 상부에 형성된 산화막 및 질화막을 제거할 수 있다. 이에 따라 본 발명은 셀 영역과 주변 영역에 형성된 절연막의 단차를 개선하기 위한 별도의 식각 공정을 삭제할 수 있다.
또한 본 발명은 절연막의 단차 개선과 동시에 폴리 실리콘막을 노출시킬 수 있으므로 폴리 실리콘막을 노출시키기 위한 별도의 식각 공정을 실시하지 않아도 된다. 이로서 본 발명은 폴리 실리콘막을 노출시키는 과정에서 셀 영역과 주변 영역에서 발생하는 절연막의 단차를 완화할 수 있다. 그 결과 본 발명은 후속 콘택홀을 형성 공정의 마진을 확보하여 접합 영역을 노출시키는 콘택홀을 안정적으로 형성할 수 있다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 설명하기로 한다. 그러나, 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 단지 본 실시예는 본 발명의 개시가 완전하도록 하며 통상의 지식을 가진자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이다.
도 1a 내지 도 1f는 본 발명에 따른 플래시 메모리 소자의 제조방법을 설명하기 위한 단면도들이다.
도 1a를 참조하면, 웰(well; 미도시)이 형성되고 문턱전압 조절용 이온주입 공정이 실시된 반도체 기판(101)의 상부에 게이트 절연막(103), 전하 저장막(105), 유전체막(107) 및 콘트롤 게이트용 폴리 실리콘막(109)을 적층한다. 게이트 절연막(103)은 산화막으로 형성할 수 있다. 전하 저장막(105)은 플로팅 게이트용 도전막으로서 폴리실리콘막을 이용하여 형성할 수 있다. 예를 들면, 도프트(doped) 폴리실리콘막으로 형성할 수 있으며, 또는 도프트 폴리실리콘막과 언도프트(undoped) 폴리실리콘막을 적층하여 형성할 수도 있다. 유전체막(107)은 산화막, 질화막 및 산화막을 적층하여 형성할 수 있다. 유전체막(107)을 형성한 이후에는, 셀렉트 트랜지스터 영역 및 주변 영역에서 트랜지스터가 형성될 영역 상에 유전체막 콘택홀을 형성한다. 유전체막 콘택홀은 폴리 실리콘막(109)과 전하 저장막(105)을 전기적으로 연결시는 홀(hole)이 될 수 있다. 폴리 실리콘막(109)은 도프트 폴리 실리콘막으로 형성할 수 있다. 또한, 도면의 단면에는 도시되지 않았지만, 반도체 기 판(101)에 소자 분리막(미도시)을 형성한다. 예를 들면, 소자 분리막은 전하 저장막(105)을 형성한 후에 트렌치(trench)를 형성하고, 트렌치(trench)의 내부에 산화막을 채워서 형성할 수 있다.
이어서, 폴리 실리콘막(109)의 상부에 상술한 적층막들을 패터닝하기 위한 하드 마스크 패턴(111)을 적층한다. 하드 마스크 패턴(111)은 산화막으로 형성되거나, 질화막 및 산화막의 적층 구조로 형성될 수 있다.
상술한 하드 마스크 패턴(111)을 식각 베리어로 게이트 절연막(103)이 노출될 때까지 폴리 실리콘막(109), 유전체막(107), 및 전하 저장막(105)을 식각한다. 이로써, 폴리 실리콘막(109), 유전체막(107), 및 전하 저장막(105)이 다수의 패턴들로 패터닝된다.
이후, 폴리 실리콘막(109), 유전체막(107), 및 전하 저장막(105)을 패터닝하는 과정에서 발생한 손상을 제거하기 위해 패터닝된 폴리 실리콘막(109), 유전체막(107), 및 전하 저장막(105)과, 하드 마스크 패턴(111)을 포함하는 적층 패턴(112)의 측벽에 측벽 산화막(113)을 형성할 수 있다.
이어서 적층 패턴(112)들 사이의 반도체 기판(101)에 접합영역(junction; 101a)을 형성하기 위한 이온주입 공정을 실시한다. 이 때, 주변 영역과 셀 영역의 접합 영역(101a)은 각각 별도의 이온주입 공정을 통해 형성된다. 즉, 주변 영역의 접합 영역을 형성하기 위한 이온주입 공정과, 셀 영역의 접합 영역을 형성하기 위한 이온 주입 공정이 별도로 실시되며, 각각의 이온 주입 공정시 포토레지스트 패턴을 이온 주입 마스크로 이용할 수 있다.
이 후, 적층 패턴(112)의 측벽을 보호하는 스페이서(115)를 형성한다. 스페이서(115)는 산화막을 이용하여 형성할 수 있다. 한편, 셀 영역 중 메모리 셀 영역에 형성된 적층 패턴(112)들 사이의 공간은 셀렉트 트랜지스터 영역에 형성된 적층 패턴(112)들 사이의 공간 및 주변 영역에 형성된 적층 패턴(112)들 사이의 공간보다 좁다. 이에 따라 메모리 셀 영역에 형성된 적층 패턴(112)들 사이의 공간에서 인접합 스페이서(115)는 서로 연결될 수 있다. 이에 따라 메모리 셀 영역에 형성된 적층 패턴들(112) 사이에 형성된 접합 영역(101a)은 스페이서(115)에 의해 가려져 노출되지 않다. 반면, 셀렉트 트랜지스터 영역 및 주변 영역에 형성된 적층 패턴(112)들 사이에 형성된 접합 영역(101a)은 인접한 스페이서(115)들 사이에서 노출된다.
이어서, 주변 영역에 형성된 접합영역(101a)의 전기적 특성을 향상시키기 위한 이온주입 공정을 더 실시할 수 있다.
스페이서(115) 형성 후, 적층 패턴(112), 스페이서(115) 및 접합 영역(101a)의 노출된 표면을 따라 버퍼막(117) 및 제1 식각 정지막(119)을 형성한다. 제1 식각 정지막(119)은 후속 콘택 홀(contact hole)을 형성하는 식각 공정 시 게이트 패턴의 측벽이 노출되는 것을 방지하기 위하여 형성하는 것이며, 질화막으로 형성할 수 있다. 버퍼막(117)은 제1 식각 정지막(119) 형성시 가해지는 스트레스를 완화하기 위해 형성된 것으로서 산화막을 이용하여 형성할 수 있다.
이 후, 제1 식각 정지막(119)의 상부에 적층 패턴(112)들 사이의 공간이 완전히 매립될 수 있도록 제1 층간 절연막(121)을 형성한다. 제1 층간 절연막(121) 은 HDP(High Density Plasma) 산화막을 이용하여 형성할 수 있다. 이 때, 적층 패턴(112)들 간 영역별 밀도차로 인하여 셀 영역과 주변 영역에서 적층 패턴(112) 상부에 형성된 제1 층간 절연막(121)의 높이가 다르게 형성될 수 있다.
도 1b를 참조하면, 폴리 실리콘막(109)의 표면에서 정지하는 평탄화 공정을 실시한다. 평탄화 공정은 화학적 기계적 연마(Chemical Mechanical Polishing : CMP)공정을 이용하여 실시할 수 있다. 이 때, 계면 활성제(surfactant)를 포함하는 슬러리(slurry)를 이용하여 평탄화 공정을 실시한다. 계면 활성제는 폴리 실리콘막(109)에 비해 산화막 또는 질화막으로 이루어진 제1 층간 절연막(121), 제1 식각 정지막(119), 버퍼막(117), 스페이서(115), 측벽 산화막(113) 및, 하드 마스크 패턴(111)을 더 빠르게 식각한다. 따라서, 계면 활성제를 포함하는 슬러리를 이용하면 폴리 실리콘막(109)이 노출되는 시점에서 평탄화 공정을 정지할 수 있다.
상술한 바와 같이 폴리 실리콘막(109)이 노출되는 시점에서 평탄화 공정을 정지하는 경우, 질화막 및 산화막을 동시에 제거할 수 있음과 아울러 폴리 실리콘막(109)의 상부면을 노출시킬 수 있다. 뿐만 아니라, 평탄화 공정을 통해 적층 패턴(112)들 사이에 잔여하는 절연막(121, 119, 117, 115 ,113 중 적어도 어느 하나)의 높이를 균일화할 수 있다.
도 1c를 참조하면, 평탄화 공정 후 잔여물을 세정하기 위한 세정 공정을 실시한다. 이러한 세정 공정의 영향으로 적층 패턴(112)들 사이에 잔여하는 절연막(121, 119, 117, 115 ,113 중 적어도 어느 하나)의 높이가 폴리 실리콘막(109)보다 낮아져서, 폴리 실리콘막(109)의 측벽이 노출될 수 있다.
도 1d를 참조하면, 잔여하는 절연막(121, 119, 117, 115 ,113 중 적어도 어느 하나)과, 폴리 실리콘막(109)의 노출된 표면에 금속막(123) 및 산화 방지막(125)을 형성한다.
금속막(123)은 후속 공정에서 폴리 실리콘막(109)과 반응하여 금속 실리사이드막을 형성시키기 위해 증착되는 것으로서 코발트(Co)를 이용하여 형성할 수 있다. 산화 방지막(125)은 후속 공정에서 금속막(123)이 폴리 실리콘막(109)과 반응할 수 있도록 어닐링(annealing) 공정을 실시하는 과정에서 금속막(123)의 표면이 산화되는 것을 방지하기 위해 형성한 것이다. 이러한 산화 방지막(125)으로는 티타늄(Ti) 및 티타늄 질화막(TiN)을 적층하여 형성할 수 있다.
이 후, 금속막(123)과 폴리 실리콘막(109)이 반응할 수 있도록 어닐링 공정을 실시한다.
도 1e를 참조하면 어닐링 공정 후, 폴리 실리콘막(109)의 상부가 금속막과 반응하여 폴리 실리콘막(109)의 상부에 금속 실리사이드막(127)이 형성된다. 금속막으로 코발트막이 적용된 경우 형성되는 금속 실리사이드막(127)은 코발트 실리사이드막이다. 금속 실리사이드막(127)을 형성하기 위한 어닐링 공정은 제1 어닐링 공정 및 제2 어닐링 공정으로 구분되어 형성될 수 있다. 코발트 실리사이드막을 형성하는 경우를 예로 들어 보다 상세히 설명하면, 제1 온도로 제1 어닐링 공정을 실시하여 CoSi상의 코발트 실리사이드막을 형성한다. 이 후, 제1 온도보다 높은 제2 온도로 제2 어닐링 공정을 실시하여 CoSi상의 코발트 실리사이드막을 CoSi2상의 코발트 실리사이드막으로 상변화시킨다. CoSi2상의 코발트 실리사이드막은 CoSi상의 코발트 실리사이드막에 비해 안정된 물질이며, 저항이 낮은 물질이다.
이러한 금속 실리사이드막(127) 형성 후, 반응하지 않고 잔여하는 금속막 및 산화 방지막을 스트립 공정으로 제거한다. 스트립 공정은 고온의 SPM을 이용하여실시될 수 있다. 한편, 제2 어닐링 공정은 스트립 공정 후 실시될 수 있다.
이러한 금속 실리사이드막(127)의 형성으로 전하 저장막(105), 유전체막(107)과, 폴리 실리콘막(109) 및 금속 실리사이드막(127)을 포함하는 콘트롤 게이트(129)가 적층된 게이트 패턴(131)이 형성된다.
게이트 패턴(131)은 메모리 셀 영역에 형성된 셀 게이트(CG), 셀렉트 트랜지스터 영역에 형성된 셀렉트 게이트(SG), 주변 영역에 형성된 구동 회로 게이트(G)를 포함한다.
도 1f를 참조하면, 게이트 패턴(131)들 사이를 절연시키는 제2 층간 절연막(133)을 형성한다. 제2 층간 절연막(133)은 TEOS(Tetra Ethyl Ortho Silicate)와 같은 산화막을 이용하여 형성할 수 있다. 제2 층간 절연막(133)의 상부에는 제2 식각 정지막(135)이 더 형성될 수 있다. 제2 식각 정지막(135)은 후속 제2 층간 절연막(133)의 상부에 콘택홀을 형성하는 과정에서 하부의 패턴들이 노출되는 것을 방지한다.
이후 도시하진 않았으나, 제2 식각 정지막(135), 제2 층간 절연막(133), 제1 층간 절연막(121), 및 버퍼막(119)을 관통하여 접합 영역(101a)을 노출시키는 콘택 홀을 형성할 수 있다.
본 발명에서는 도 1b에서 상술한 바와 같이 폴리 실리콘막에서 정지하는 평탄화 공정을 통해 셀 영역과 주변 영역의 단차 개선과 동시에 폴리 실리콘막의 상부에 형성된 산화막 및 질화막을 제거할 수 있다. 이에 따라 본 발명은 단순화된 공정으로 셀 영역과 주변 영역의 단차를 개선함과 동시에 폴리 실리콘막의 표면을 노출시킬 수 있다. 또한 본 발명은 단차 개선과 동시에 폴리 실리콘막을 노출시킬 수 있으므로 폴리 실리콘막을 노출시키기 위한 별도의 식각 공정을 실시하지 않아도 된다. 이로서 본 발명은 폴리 실리콘막을 노출시키는 과정에서 셀 영역과 주변 영역에서 발생하는 절연막의 단차를 완화할 수 있다. 그 결과 본 발명은 후속 콘택홀을 형성 공정의 마진을 확보하여 접합 영역을 노출시키는 콘택홀을 안정적으로 형성할 수 있다. 여기서, 콘택홀을 형성하는 공정의 마진은 콘택홀을 형성하기 위해 제2 식각 정지막의 상부에 형성되는 포토레지스트 패턴의 마진이다. 셀 영역과 주변영역에서 단차가 심한 경우 셀 영역과 주변 영역에 형성된 포토레지스트 패턴의 두께가 달라질 수 있다. 이로 인하여 절연막의 식각 마진을 확보하기 어렵다. 그러나 본 발명에서 셀 영역과 주변 영역 각각에서 콘택홀이 형성될 절연막들 사이의 단차가 완화되므로 콘택홀 형성 공정의 마진을 확보할 수 있다.
상기에서 설명한 본 발명의 기술적 사상은 바람직한 실시예에서 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명은 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술적 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
도 1a 내지 도 1f는 본 발명에 따른 플래시 메모리 소자의 제조방법을 설명하기 위한 단면도들.
<도면의 주요 부분에 대한 부호의 설명>
101 : 반도체 기판 103 : 게이트 절연막
105 : 전하 저장막 107 : 유전체막
109 : 폴리 실리콘막 111 : 하드 마스크 패턴
112 : 적층 패턴 113 : 측벽 산화막
115 : 스페이서 117 : 버퍼막
119 : 제1 식각 정지막 121 : 제1 층간 절연막
123 : 금속막 125 : 산화 방지막
127 : 금속 실리사이드막 129 : 콘트롤 게이트
131 : 게이트 패턴 133 : 제2 층간 절연막
135 : 제2 식각 정지막

Claims (8)

  1. 반도체 기판상에 전하 저장막, 유전체막, 및 폴리 실리콘막이 적층된 적층 패턴을 형성하는 단계;
    상기 적층 패턴들 사이의 공간이 매립되도록 상기 적층 패턴을 포함한 상기 반도체 기판의 상부에 층간 절연막을 형성하는 단계; 및
    상기 폴리 실리콘막에서 정지하는 평탄화 공정으로 상기 층간 절연막의 표면을 평탄화하는 단계를 포함하는 플래시 메모리 소자의 제조방법.
  2. 제 1 항에 있어서,
    상기 적층 패턴은 상기 폴리 실리콘막 상부에 형성된 하드 마스크 패턴을 더 포함하는 플래시 메모리 소자의 제조방법.
  3. 제 2 항에 있어서,
    상기 하드 마스크 패턴은 산화막 또는, 산화막 및 질화막이 적층된 구조로 형성된 플래시 메모리 소자의 제조방법.
  4. 제 1 항에 있어서,
    상기 층간 절연막을 형성하는 단계 이전에,
    상기 적층 패턴의 측벽에 산화막을 이용하여 스페이서를 형성하는 단계; 및
    상기 스페이서, 상기 적층 패턴 및 상기 반도체 기판의 표면에 식각 정지막을 형성하는 단계를 포함하는 플래시 메모리 소자의 제조방법.
  5. 제 1 항에 있어서,
    상기 층간 절연막은 산화막을 이용하여 형성하는 플래시 메모리 소자의 제조방법.
  6. 제 1 항에 있어서,
    상기 폴리 실리콘막에서 정지하는 평탄화 공정으로 상기 층간 절연막의 표면을 평탄화하는 단계는 계면 활성제를 포함하는 슬러리를 이용하여 실시하는 플래시 메모리 소자의 제조방법.
  7. 제 1 항에 있어서,
    상기 층간 절연막의 표면을 평탄화하는 단계 이후,
    상기 세정 공정을 실시하여 상기 폴리 실리콘막의 측벽을 노출시키는 단계;
    노출된 상기 폴리 실리콘막의 표면에 금속막을 형성하는 단계; 및
    어닐링 공정으로 상기 금속막과 상기 폴리 실리콘막을 반응시켜 금속 실리사이드막을 형성하는 단계; 및
    잔여하는 상기 금속막을 제거하는 단계를 실시하는 플래시 메모리 소자의 제조방법.
  8. 제 1 항에 있어서,
    상기 반도체 기판은 셀 영역 및 주변 영역을 포함하고,
    상기 적층 패턴은 상기 주변 영역에 비해 상기 셀 영역에서 더 조밀하게 형성되는 플래시 메모리 소자의 제조방법.
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