KR20110024185A - 반도체 소자의 금속 실리사이드 패턴 형성방법 - Google Patents

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Abstract

본 발명은 금속 실리사이드 패턴의 용적을 확보하여 넥킹 현상에 의한 소자의 특성 열화를 개선할 수 있는 반도체 소자의 금속 실리사이드 패턴 형성방법에 관한 것이다.
본 발명에 따른 반도체 소자의 금속 실리사이드 패턴 형성방법은 반도체 기판 상에 형성된 게이트 절연막의 상부에 제1 폭의 상부 및 제1 폭보다 좁은 제2 폭의 하부를 포함하는 폴리 실리콘 패턴들을 형성하는 단계, 상기 폴리 실리콘 패턴의 상부가 노출되도록 절연막을 형성하는 단계, 및 상기 노출된 폴리 실리콘 패턴의 상부에 금속 실리사이드 막을 형성하는 단계를 포함한다.
실리사이드, 저항

Description

반도체 소자의 금속 실리사이드 패턴 형성방법{Manufacturing method for metal silicide patterns of semiconductor device}
본 발명은 반도체 소자의 패턴 형성방법에 관한 것으로, 특히 반도체 소자의 금속 실리사이드 패턴 형성방법에 관한 것이다.
반도체 소자의 디자인 룰(Design Rule)이 감소함에 따라 반도체 소자의 도전 패턴들의 저항이 반도체 소자의 안정적인 동작에 큰 영향을 준다. 이러한 반도체 소자의 안정적인 동작을 위하여 도전 패턴에 금속 실리사이드를 적용하여 도전 패턴의 저항을 확보하는 기술이 널리 이용되고 있다.
이하, 금속 실리사이드를 포함하는 종래 도전 패턴의 형성방법에 대해 설명한다.
먼저, 활성 영역과 소자 분리 영역을 포함하는 반도체 기판의 활성 영역 상에 게이트 절연막을 형성하고, 게이트 절연막 상에 폴리 실리콘막을 포함한 적층 패턴을 형성한다.
이 후, 폴리 실리콘막을 포함한 반도체 기판의 전면에 절연막을 형성하고 폴리 실리콘막이 노출되도록 절연막을 식각한다. 이 때, 식각 공정 후 절연막의 높이는 폴리 실리콘막의 상면 및 측면이 노출되도록 폴리 실리콘막보다 낮게 형성될 수 있다.
이어서 노출된 폴리 실리콘 패턴의 표면을 포함한 절연막의 표면에 금속막을 형성한 후, 어닐링(annealing)을 실시하여 금속을 폴리 실리콘막에 확산시킴으로써 폴리 실리콘막의 상부에 폴리 실리콘보다 저항이 낮은 금속 실리사이드막이 형성된다. 금속막으로부터 폴리 실리콘막으로의 금속의 확산은 폴리 실리콘막의 상면 및 측면을 통해 이루어지는데, 폴리 실리콘막의 측면을 통해 확산되는 금속의 확산을 일정하게 제어하기 어려워 금속의 확산 정도가 폴리 실리콘막의 부분별로 달라진다. 따라서 금속 실리사이드막에 포함된 금속의 함량이 부분별로 달라진다.
금속 실리사이드막이 형성된 후 폴리 실리콘과 반응하지 않고 남은 금속막을 제거한다. 이 때, 금속 실리사이드막 중 금속 함량이 많은 부분이 동시에 제거될 수 있다. 그 결과 금속 함량이 많은 부분이 과도 식각되어 금속 실리사이드막으로 이루어진 패턴의 특정 부분이 과도하게 좁게 형성되는 넥킹(necking) 현상이 발생한다. 넥킹 현상으로 인하여 금속 실리사이드 패턴이 기울어져서 패턴의 단락 또는 이웃한 금속 실리사이드 패턴에 연결되는 현상을 유발할 뿐 아니라 금속 실리사이드 패턴의 저항 특성을 열화시켜 소자의 동작 특성을 저하시킨다.
본 발명은 금속 실리사이드 패턴의 용적을 확보하여 넥킹 현상에 의한 소자의 특성 열화를 개선할 수 있는 반도체 소자의 금속 실리사이드 패턴 형성방법을 제공한다.
본 발명에 따른 반도체 소자의 금속 실리사이드 패턴 형성방법은 반도체 기판 상에 형성된 게이트 절연막의 상부에 제1 폭의 상부 및 제1 폭보다 좁은 제2 폭의 하부를 포함하는 폴리 실리콘 패턴들을 형성하는 단계, 상기 폴리 실리콘 패턴의 상부가 노출되도록 절연막을 형성하는 단계, 및 상기 노출된 폴리 실리콘 패턴의 상부에 금속 실리사이드 막을 형성하는 단계를 포함한다.
상기 폴리 실리콘 패턴들을 형성하는 단계는 상기 게이트 절연막의 상부에 폴리 실리콘막 및 하드 마스크 패턴을 형성하는 단계와, 상기 폴리 실리콘막을 제1 식각 공정으로 식각하여 상기 제1 폭의 상부를 형성하는 단계와, 상기 폴리 실리콘막을 제2 식각 공정으로 식각하여 상기 제2 폭의 하부를 형성하는 단계를 포함한다.
상기 폴리 실리콘 패턴과 상기 게이트 절연막 사이에 전하 저장막 및 유전체막이 더 적층된다.
상기 제2 식각 공정은 상기 제1 식각 공정에 비해 상기 유전체막에 대한 상 기 폴리 실리콘막의 식각 선택비가 높은 식각 물질을 이용하여 실시된다.
상기 폴리 실리콘 패턴의 상부가 노출되도록 절연막을 형성하는 단계는 상기 폴리 실리콘 패턴들 사이의 공간을 매립하도록 상기 폴리 실리콘 패턴들을 포함한 상기 반도체 기판의 상부에 상기 절연막을 형성하는 단계, 및 상기 폴리 실리콘 패턴의 상부가 노출되도록 상기 절연막의 높이를 낮추는 단계를 포함한다.
상기 절연막의 높이를 낮추는 단계는 상기 폴리 실리콘 패턴이 노출되도록 상기 절연막의 평탄화 공정을 실시하는 단계, 및 상기 절연막을 에치-백 공정으로 식각하는 단계를 포함한다.
상기 노출된 폴리 실리콘 패턴의 상부에 금속 실리사이드 막을 형성하는 단계는 상기 폴리 실리콘 패턴의 상부 표면을 포함한 상기 절연막의 표면에 금속막을 형성하는 단계, 및 상기 금속막과 상기 폴리 실리콘 패턴을 반응시켜 상기 폴리 실리콘 패턴의 상부에 금속 실리사이드막을 형성하는 단계를 포함한다.
상기 금속막은 코발트를 포함한다.
상기 금속 실리사이드막을 형성하는 단계는 제1 온도로 1차 어닐링을 실시하여 CoSi상을 형성하는 단계와, 상기 금속막 중 상기 1차 어닐링 공정에서 반응하지 않고 잔여하는 금속막을 제거하는 단계와, 상기 제1 온도보다 높은 제2 온도로 2차 어닐링을 실시하여 상기 CoSi상을 CoSi2상으로 상변이시키는 단계를 포함한다.
본 발명은 금속이 확산될 폴리 실리콘 패턴의 상부 폭을 하부 폭보다 넓게 형성하여, 금속과 반응할 폴리 실리콘 패턴의 용적을 확보할 수 있게 됨에 따라 넥킹 현상에 의한 소자의 특성 열화를 개선할 수 있다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 설명하기로 한다. 그러나, 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 단지 본 실시예는 본 발명의 개시가 완전하도록 하며 통상의 지식을 가진자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이다.
도 1a 내지 도 1e는 본 발명의 실시 예에 따른 반도체 소자 금속 실리사이드 패턴 형성방법을 설명하기 위한 단면도들이다. 이하에서는 낸드 플래시 소자의 게이트 패턴에 적용되는 금속 실리사이드 패턴을 예로 들어 설명한다.
도 1a를 참조하면, 반도체 기판(101)의 상부에 게이트 절연막(103), 전하 저장막(105), 유전체막(107), 및 폴리 실리콘막(109)을 적층한다. 이 후 폴리 실리콘막(109)의 상부에 하드 마스크 패턴(111a)을 형성한다.
반도체 기판(101)에는 웰(well; 미도시)이 형성되고 문턱전압 조절용 이온 주입된 상태일 수 있으며, 게이트 절연막(103)은 산화막으로 형성할 수 있고, 전하 저장막(105)은 폴리 실리콘막으로 형성할 수 있다. 여기서, 게이트 절연막(103) 및 전하 저장막(105)은 반도체 기판(101)의 활성 영역 상부에 형성되며, 반도체 기 판(101)의 소자 분리 영역(미도시)을 사이에 두고 분리된 패턴으로 형성될 수 있다.
도면에 도시하진 않았으나 반도체 기판의 소자 분리 영역에는 반도체 기판(101)에 트렌치(trench)를 형성한 후, 트렌치의 내부에 산화막을 채워서 형성할 수 있다. 트렌치는 활성 영역 및 소자 분리 영역을 포함하는 반도체 기판(101)의 전면 상에 게이트 절연막(103) 및 전하 저장막(105)을 적층한 후 전하 저장막(105)의 상부에 소자 분리 하드 마스크 패턴을 형성하여 소자 분리 하드 마스크 패턴을 식각 베리어로 전하 저장막(105), 게이트 절연막(103) 및 반도체 기판(101)을 식각함으로써 형성할 수 있다. 소자 분리 하드 마스크 패턴은 소자 분리막 형성 후 제거된다. 반도체 기판(101)의 활성 영역은 트렌치 및 소자 분리막을 포함하는 소자 분리 구조에 의해 구분되는 영역이다.
유전체막(107) 및 폴리 실리콘막(109)은 반도체 기판(101)의 활성 영역 상부에 잔여하는 제1 도전막(105) 및 소자 분리막의 상부에 형성된다. 여기서, 유전체막(107)은 산화막/질화막/산화막이 적층된 ONO구조로 형성되거나, 컨트롤 게이트 전극에 인가된 전압 대비 전하 저장막에 유기되는 전압의 비인 커플링 비를 개선하고, 셀 간 간섭 효과를 개선하기 위해 유전상수가 큰 Al2O3막, ZrO2막, HfO2막 또는 이들의 적층막으로 이루어진 고유전율(high-k) 막으로 형성될 수 있다. 그리고, 폴리 실리콘막(109)은 컨트롤 게이트 전극을 위해 형성되는 것이다.
한편, 하드 마스크 패턴(111a)은 포토레지스트 패턴을 이용한 식각 공정으로 형성될 수 있으며, 컨트롤 게이트가 형성될 영역을 정의하는 패턴으로 형성된다. 그리고 하드 마스크 패턴(111a)은 폴리 실리콘막(109), 유전체막(107), 및 전하 저장막(105)이 후속 공정에서 식각되는 동안 식각 베리어 역할을 한다.
도 1b를 참조하면, 상술한 하드 마스크 패턴(111a)을 식각 베리어로 이용한 식각 공정으로 폴리 실리콘막(109)을 제1 식각 공정으로 식각한다.
제1 식각 공정은 유전체막(107)의 상부에 폴리 실리콘막(109)의 소정 두께로 잔여하여 유전체막(107)이 노출되지 않도록 실시된다. 이러한 제1 식각 공정의 결과, 폴리 실리콘막(109)에 트렌치(112)가 형성된다.
도 1c를 참조하면, 유전체막(107)보다 폴리 실리콘막(109)을 더 빠르게 식각하는 식각 물질을 이용한 제2 식각 공정으로 도 1b에 도시된 트렌치(112)의 바닥면을 이루는 폴리 실리콘막(109)을 하드 마스크 패턴(111a)들 사이의 유전체막(107)을 노출시킨다.
제2 식각 공정은 유전체막(107)의 손실을 줄이기 위해 제1 식각 공정시 이용되는 식각 물질에 비해 유전체막(107)에 대한 폴리 실리콘막(109)의 식각 선택비가 높은 식각 물질을 이용하여 실시하는 것이 바람직하다. 특히 유전체막(107)이 산화막을 포함하는 경우, 제2 식각 공정은 제1 식각 공정시 이용되는 식각 물질에 비해 산화막에 대한 폴리 실리콘막(109)의 식각 선택비가 높은 식각 물질을 이용하여 실시하는 것이 바람직하다.
상술한 제2 식각 공정의 결과, 폴리 실리콘 패턴(109a)이 형성되며, 제1 식각 공정으로 형성된 폴리 실리콘 패턴(109a) 상부의 제1 폭(W1)은 제2 식각 공정으 로 형성된 폴리 실리콘 패턴(109a) 하부의 제2 폭(W2)에 비해 넓게 형성된다. 제1 및 제2 식각 공정시 압력, 온도, 가스 중 적어도 어느 하나의 조건을 제어하여 제1 폭(W1)을 제2 폭(W2)보다 크게 구현할 수 있다.
제2 식각 공정 후, 유전체막(107)을 식각하여 유전체 패턴(107a)을 형성하고, 전하 저장막(105)을 식각하여 전하 저장 패턴(105a)을 형성한다.
도 1d를 참조하면, 폴리 실리콘 패턴(109a)들 사이의 공간이 매립될 수 있도록 충분한 두께의 절연막(113)을 형성한다. 이 후, 폴리 실리콘 패턴(109a)의 측면 및 상면이 노출될 수 있도록 절연막(113)의 평탄화 공정 및 에치-백 공정을 실시한다.
평탄화 공정은 화학적 기계적 연마(Chemical Mechanical Polishing : CMP)공정으로 실시될 수 있으며, 폴리 실리콘 패턴(109a)의 표면이 노출되는 시점에서 정지할 수 있다. 이로써 폴리 실리콘 패턴(109a) 상부의 하드 마스크 패턴(도 1c의 111a)이 제거되어 폴리 실리콘 패턴(109a)의 상면이 노출된다.
에치-백 공정은 폴리 실리콘 패턴(109a)의 노출 면적을 증가시키기 위해 절연막(113)의 높이를 낮추는 공정이다. 이러한 에치-백 공정으로 절연막(113)의 높이가 낮아지면, 폴리 실리콘 패턴(109a)의 측면이 노출된다. 이 때, 잔여하는 절연막(113)의 높이는 제2 폭(W2)의 폴리 실리콘 패턴(109a) 하부가 노출되지 않도록 제어되는 것이 바람직하다. 즉, 절연막(113)의 높이는 에치-백 공정 후, 제2 폭(W2)의 폴리 실리콘 패턴(109a) 하부보다 높되 제1 폭(W1)의 폴리 실리콘 패턴(109a) 상부보다 낮게 제어되는 것이 바람직하다. 그 결과, 노출되는 폴리 실리 콘 패턴(109a)의 측면은 제1 폭(W1)을 형성하는 폴리 실리콘 패턴(109a)의 측면이 된다.
이 후, 노출된 폴리 실리콘 패턴(109a)의 표면에 금속막(115) 및 산화 방지막(117)을 적층한다. 여기서, 금속막(115)은 제1 폭(W1)의 폴리 실리콘 패턴(109a)의 표면에 형성된다.
금속막(115)은 후속 공정에서 폴리 실리콘 패턴(109a)과 반응시켜 금속 실리사이드막을 형성하기 위해 증착되는 것으로서 코발트(Co)를 이용하여 형성할 수 있다. 산화 방지막(117)은 후속 공정에서 금속막(115)이 폴리 실리콘 패턴(109a)과 반응할 수 있도록 어닐링(annealing) 공정을 실시하는 과정에서 금속막(115)의 표면이 산화되는 것을 방지하기 위해 형성한 것이다. 이러한 산화 방지막(117)으로는 티타늄(Ti) 및 티타늄 질화막(TiN)을 적층하여 형성할 수 있다.
도 1e를 참조하면, 금속막(도 1d의 115)과 폴리 실리콘 패턴(109a)이 반응할 수 있도록 어닐링 공정을 실시한다. 어닐링 공정 후, 제1 폭(W1)의 폴리 실리콘 패턴(109a)의 상부가 금속막(115)과 반응하여 폴리 실리콘 패턴(109a)의 상부에 금속 실리사이드 패턴(119)이 형성된다.
금속막(115)으로 코발트막이 적용된 경우 형성되는 금속 실리사이드막(119)은 코발트 실리사이드막(CoSi2)이다.
금속막(115)으로 코발트막이 적용된 경우를 예로 들어 금속 실리사이드막(119)을 형성하는 방법을 보다 구체적으로 설명하면, 먼저 제1 온도의 1차 어닐 링 공정을 통해 금속막으로부터의 금속이 제1 폭(W1)의 폴리 실리콘 패턴(109a) 상부 표면으로 확산되어 폴리 실리콘 패턴(109a)의 상부에 CoSi가 형성된다.
1차 어닐링 후, 반응하지 않고 남은 금속막(115) 및 산화 방지막(117)을 제거한다.
이 후, 제1 온도보다 높은 제2 온도에서 2차 어닐링을 진행하면, CoSi가 실리콘 패턴(109a) 및 CoSi보다 비저항이 낮은 CoSi2로 상변이된다. 이로써 전하 저장 패턴(105a), 유전체 패턴(107a), 폴리 실리콘 패턴(109a),및 금속 실리사이드패턴(119)이 적층된 게이트 패턴(G)이 형성된다.
상술한 금속막(115) 및 산화 방지막(117)의 제거 공정시 제1 폭(W1)의 폴리 실리콘 패턴(109a)에 확산된 금속이 집중되어 금속의 함량이 과도하게 높은 부분도 함께 식각되어 금속 실리사이드 패턴(119)의 특정 부분이 좁아질 수 있다. 그러나, 금속이 확산되는 폴리 실리콘 패턴(109a) 상부의 폭을 하부보다 넓게 형성하였으므로 금속 실리사이드 패턴(119)의 특정 부분이 좁아지더라도 금속 실리사이드 패턴(119)의 용적을 확보할 수 있다. 그 결과, 본 발명은 금속 실리사이드 패턴(119)이 기울어지는 현상을 개선할 수 있고, 금속 실리사이드 패턴(119)의 단락, 금속 실리사이드 패턴(119)들끼리 연결되는 현상을 방지할 수 있으며 금속 실리사이드 패턴(119)의 저항을 확보하여 반도체 소자의 특성을 개선할 수 있다.
상기에서 설명한 본 발명의 기술적 사상은 바람직한 실시예에서 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님 을 주의하여야 한다. 또한, 본 발명은 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술적 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
도 1a 내지 도 1e는 본 발명의 실시 예에 따른 반도체 소자 금속 실리사이드 패턴 형성방법을 설명하기 위한 단면도들.
<도면의 주요 부분에 대한 부호의 설명>
101 : 반도체 기판 103 : 게이트 절연막
105 : 전하 저장막 107 : 유전체막
109 : 폴리 실리콘막 111a : 하드 마스크 패턴
113 : 절연막 115 : 금속막
119 : 금속 실리사이드막

Claims (9)

  1. 반도체 기판 상에 형성된 게이트 절연막의 상부에 제1 폭의 상부 및 제1 폭보다 좁은 제2 폭의 하부를 포함하는 폴리 실리콘 패턴들을 형성하는 단계;
    상기 폴리 실리콘 패턴의 상부가 노출되도록 절연막을 형성하는 단계; 및
    상기 노출된 폴리 실리콘 패턴의 상부에 금속 실리사이드 막을 형성하는 단계를 포함하는 반도체 소자의 금속 실리사이드 패턴 형성방법.
  2. 제 1 항에 있어서,
    상기 폴리 실리콘 패턴들을 형성하는 단계는
    상기 게이트 절연막의 상부에 폴리 실리콘막 및 하드 마스크 패턴을 형성하는 단계;
    상기 폴리 실리콘막을 제1 식각 공정으로 식각하여 상기 제1 폭의 상부를 형성하는 단계; 및
    상기 폴리 실리콘막을 제2 식각 공정으로 식각하여 상기 제2 폭의 하부를 형성하는 단계를 포함하는 반도체 소자의 금속 실리사이드 패턴 형성방법.
  3. 제 2 항에 있어서,
    상기 폴리 실리콘 패턴과 상기 게이트 절연막 사이에 전하 저장막 및 유전체막이 더 적층된 반도체 소자의 금속 실리사이드 패턴 형성방법.
  4. 제 3 항에 있어서,
    상기 제2 식각 공정은 상기 제1 식각 공정에 비해 상기 유전체막에 대한 상기 폴리 실리콘막의 식각 선택비가 높은 식각 물질을 이용하여 실시되는 반도체 소자의 금속 실리사이드 패턴 형성방법.
  5. 제 1 항에 있어서,
    상기 폴리 실리콘 패턴의 상부가 노출되도록 절연막을 형성하는 단계는
    상기 폴리 실리콘 패턴들 사이의 공간을 매립하도록 상기 폴리 실리콘 패턴들을 포함한 상기 반도체 기판의 상부에 상기 절연막을 형성하는 단계; 및
    상기 폴리 실리콘 패턴의 상부가 노출되도록 상기 절연막의 높이를 낮추는 단계를 포함하는 반도체 소자의 금속 실리사이드 패턴 형성방법.
  6. 제 5 항에 있어서,
    상기 절연막의 높이를 낮추는 단계는
    상기 폴리 실리콘 패턴이 노출되도록 상기 절연막의 평탄화 공정을 실시하는 단계; 및
    상기 절연막을 에치-백 공정으로 식각하는 단계를 포함하는 반도체 소자의 금속 실리사이드 패턴 형성방법.
  7. 제 1 항에 있어서,
    상기 노출된 폴리 실리콘 패턴의 상부에 금속 실리사이드 막을 형성하는 단계는
    상기 폴리 실리콘 패턴의 상부 표면을 포함한 상기 절연막의 표면에 금속막을 형성하는 단계; 및
    상기 금속막과 상기 폴리 실리콘 패턴을 반응시켜 상기 폴리 실리콘 패턴의 상부에 금속 실리사이드막을 형성하는 단계를 포함하는 반도체 소자의 금속 실리사이드 패턴 형성방법.
  8. 제 7 항에 있어서,
    상기 금속막은 코발트를 포함하는 반도체 소자의 금속 실리사이드 패턴 형성방법.
  9. 제 8 항에 있어서,
    상기 금속 실리사이드막을 형성하는 단계는
    제1 온도로 1차 어닐링을 실시하여 CoSi상을 형성하는 단계;
    상기 금속막 중 상기 1차 어닐링 공정에서 반응하지 않고 잔여하는 금속막을 제거하는 단계; 및
    제1 온도보다 높은 제2 온도로 2차 어닐링을 실시하여 상기 CoSi상을 CoSi2 상으로 상변이시키는 단계를 포함하는 반도체 소자의 금속 실리사이드 패턴 형성방법.
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