KR20020017764A - 캐패시터의 제조 방법 - Google Patents
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Abstract
본 발명은 캐패시터의 하부전극 분리시 화학적기계적연마로 인한 결함을 방지하는데 적합한 캐패시터의 제조 방법에 관한 것으로, 셀영역과 주변회로영역이 정의된 반도체기판상에 절연막을 형성하는 제 1 단계; 상기 절연막을 선택적으로 식각하여 후속 하부전극이 형성될 영역을 오픈시키는 제 2 단계; 상기 오픈 영역을 포함한 전면에 하부전극용 도전층을 형성하는 제 3 단계; 상기 주변회로영역을 노출시키는 감광막을 형성하는 제 4 단계; 상기 감광막을 마스크로 하여 상기 주변회로영역의 도전층을 제거하는 제 5 단계; 상기 감광막을 에치백하여 상기 셀영역의 도전층을 노출시키는 제 6 단계; 상기 절연막이 노출되도록 상기 도전층을 에치백하여 서로 분리된 하부전극을 형성하는 제 7 단계; 및 상기 감광막을 스트립하는 제 8 단계를 포함하여 이루어짐을 특징으로 한다.
Description
본 발명은 캐패시터의 제조 방법에 관한 것으로, 특히 캐패시터의 분리시 결함을 제거하도록 한 캐패시터의 제조 방법에 관한 것이다.
도 1a 내지 도 1d는 종래기술에 따른 캐패시터의 제조 방법을 도시한 도면이다.
도 1a에 도시된 바와 같이, 소정 공정이 완료된 반도체기판(11)상에 층간절연막(12)을 형성한 후, 상기 층간절연막(12)을 선택적으로 식각하여 캐패시터의 스토리지노드를 위한 콘택홀을 형성한다. 이어서, 상기 콘택홀을 포함한 전면에 플러그용 도전층을 형성한 후, 에치백이나 화학적기계적연마하여 상기 콘택홀을 통해 반도체기판(11)에 접속되는 스토리지노드 콘택플러그(13)를 형성한다. 이 때, 상기 스토리지노드 콘택플러그(13)는 2층 플러그구조를 갖는다.
이어서, 상기 스토리지노드 콘택플러그(13)를 포함한 전면에 캐패시터 산화막(14)을 형성한 후, 캐패시터를 정의하기 위한 마스크를 형성하고 상기 마스크를 이용하여 캐패시터산화막(14)을 선택적으로 식각하여 스토리지노드 콘택플러그(13)를 노출시키는 캐패시터의 하부전극이 형성될 부분을 오픈한다. 이어서, 주변회로영역(Ⅱ)에 캐패시터산화막(14) 및 층간절연막(12)을 선택적으로 식각하여 정렬키박스패턴(15)을 형성한다.
이어 상기 오픈된 영영을 포함한 전면에 하부전극용 폴리실리콘(16)을 형성하고, 주변회로영역(Ⅱ)을 노출시키는 감광막을 이용한 마스크(17)를 형성한다.
도 1b에 도시된 바와 같이, 상기 마스크(17)를 이용하여 주변회로영역(Ⅱ)의 폴리실리콘(16)을 식각한 후, 화학적기계적연마(Chemical Mechanical Polishing;CMP)를 실시하여 서로 분리된 하부전극(16a)을 형성한다. 이 때, 상기 하부전극 (16a)의 콘택홀 부분에는 감광막(17a)이 잔류한다.
도 1c에 도시된 바와 같이, 상기 하부전극(16a)내에 잔류하는 감광막(17a)을 제거한다.
도 1d에 도시된 바와 같이, 상기 캐패시터산화막(14)를 습식세정하여 하부전극(16a)을 드러나게 한다.
그러나, 도 2에 도시된 바와 같이, 상술한 종래기술은 공정단계가 복잡하고 캐패시터 분리를 위해 화학적기계적연마(CMP)를 이용하므로 캐패시터의 높이 손실(Height loss)이 과다하고 결함(Defect), 예컨대, 슬러리(Slurry), 캐패시터의 깨짐(Broken), 디싱 (Dishing), 파티클로 인한 결함이 발생하여 소자의 수율이 저하되는 문제점이 있다.
또한, 주변회로영역(Ⅱ)의 폴리실리콘을 제거하기 위한 장비, 화학적기계적연마장비, 감광막스트립장비, 습식세정장비 등 4개의 장비가 이용됨에 따른 결함소스가 확률적으로 다량 발생하고 자연적으로 공정진행시간이 증가되어 수율 감소의 주원인이 되고 있다.
본 발명은 상기 종래기술의 문제점을 해결하기 위해 안출한 것으로서, 캐패시터의 분리공정시 공정의 복잡하여 발생되는 결함으로 인한 소자의 수율저하를 방지하는데 적합한 캐패시터의 제조 방법을 제공함에 그 목적이 있다.
도 1a 내지 도 1d는 종래기술에 따른 캐패시터의 제조 방법을 도시한 도면,
도 2는 종래기술에 따른 캐패시터의 하부전극 분리시 발생하는 결함을 도시한 도면,
도 3a 내지 도 3e는 본 발명의 실시예에 따른 캐패시터의 제조 방법을 도시한 도면,
*도면의 주요 부분에 대한 부호의 설명
21 : 반도체기판 22 : 층간절연막
23 : 스토리지노드 콘택플러그 24 : 캐패시터산화막
25 : 정렬키박스패턴 26a : 하부전극
27a : 감광막
상기의 목적을 달성하기 위한 본 발명의 캐패시터의 제조 방법은 셀영역과 주변회로영역이 정의된 반도체기판상에 절연막을 형성하는 제 1 단계; 상기 절연막을 선택적으로 식각하여 후속 하부전극이 형성될 영역을 오픈시키는 제 2 단계; 상기 오픈 영역을 포함한 전면에 하부전극용 도전층을 형성하는 제 3 단계; 상기 주변회로영역을 노출시키는 감광막을 형성하는 제 4 단계; 상기 감광막을 마스크로 하여 상기 주변회로영역의 도전층을 제거하는 제 5 단계; 상기 감광막을 에치백하여 상기 셀영역의 도전층을 노출시키는 제 6 단계; 상기 절연막이 노출되도록 상기 도전층을 에치백하여 서로 분리된 하부전극을 형성하는 제 7 단계; 및 상기 감광막을 스트립하는 제 8 단계를 포함하여 이루어짐을 특징으로 한다.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부 도면을 참조하여 설명하기로 한다.
도 3a 내지 도 3e는 본 발명의 실시예에 따른 캐패시터의 제조 방법을 도시한 도면이다.
도 3a에 도시된 바와 같이, 소정 공정이 완료된 반도체기판(21)상에 층간절연막(22)을 형성한 후, 상기 층간절연막(22)을 선택적으로 식각하여 스토리지노드용 콘택홀을 형성한다. 이어서, 상기 콘택홀을 포함한 전면에 플러그용 도전층을 형성한 후, 선택적으로 제거하여 상기 콘택홀을 통해 반도체기판(21)에 접속되는 스토리지노드 콘택플러그(23)를 형성한다. 이 때, 상기 콘택플러그(23)는 캐패시터가 형성되는 셀영역(Ⅰ)에만 형성되고 주변회로영역(Ⅱ)에는 형성되지 않는다.
도면에 도시되지 않았지만, 상기 스토리지노드 콘택플러그(23)를 형성하기 전에, 상기 반도체기판(21)상에 워드라인을 형성하고, 상기 워드라인을 마스크로 이용한 이용한 불순물 이온주입으로 소스/드레인을 형성한 후, 상기 워드라인 사이의 불순물접합층에 수직으로 접속되는 제 1 콘택플러그를 형성하며, 상기 제 1 콘택플러그상에 워드라인절연막을 형성하고, 상기 워드라인절연막상에 비트라인패턴을 형성한다. 이어서, 상기 제 1 콘택플러그가 노출되는 콘택홀을 형성한 후, 전면에 플러그용 도전층을 형성하고, 상기 워드라인절연막이 드러날때까지 화학적기계적연마하여 상기 제 1 콘택플러그에 접속되는 제 2 콘택플러그를 형성한다.
이 때, 상기 제 2 콘택플러그를 스토리지노드 콘택플러그(23)을 나타내고, 상기 층간절연막(22)은 워드라인절연막을 나타낸다.
이어서, 상기 스토리지 노드 콘택플러그(23)를 포함한 전면에 캐패시터산화막(24)으로서 TEOS 또는 BPSG 중 어느 하나를 8000Å∼18000Å두께로 형성한 후, 상기 캐패시터산화막(24)을 선택적으로 식각하여 상기 스토리지노드 콘택플러그 (23)를 노출시키는 후속 하부전극이 형성될 영역을 오픈한다. 한편, 주변회로영역의 캐패시터산화막(24) 및 층간절연막(22)을 선택적으로 식각하여 정렬키박스 (Align key box)패턴(25)을 형성한다.
이어서 상기 오픈된 영역을 포함한 전면에 하부전극용 폴리실리콘(26)을 400Å∼600Å의 두께로 형성한 후, 후속 하부전극을 드러내기 위한 캐패시터산화막 (24)의 습식식각시 하부전극의 리프팅의 원인이 되는 주변회로영역(Ⅱ), 특히, 정렬키박스패턴(25)의 폴리실리콘을 제거하기 위해 주변회로영역(Ⅱ)을 노출시키는 감광막(27)을 형성한다. 이 때, 상기 감광막(27)은 하부전극용 폴리실리콘(26)을 포함한 전면에 감광막을 도포하고 노광 및 현상하여 주변회로영역(Ⅱ)을 노출시키도록 형성된다.
도 3b에 도시된 바와 같이, 상기 감광막(27)이 형성된 반도체기판(21)을 등방성에처(Isotropic Etcher)로 로딩한다. 여기서, 상기 등방성에처는 300mTorr∼1000mTorr의 압력을 유지하고, 주식각가스인 CF4,NF4와 피드가스(Feed gas)인 O2를 적절히 혼합한 가스가 유입되며, 다운스트림 마이크로웨이브 파워(Downstream Microwave Power)와 RF 바이어스 파워(Radio Frequency bias power)가 인가된다. 여기서, 상기 마이크로웨이브파워는 700W∼1800W의 범위를 갖고 인가된다.
먼저, 상기 등방성에처를 이용하여 주변회로영역(Ⅱ)의 폴리실리콘(26)을 식각하되, 캐패시터산화막(24)에 대한 선택비가 4:1∼10:1인 조건으로 진행한다. 이 때, 상기 폴리실리콘(26)의 식각은 900W∼1600W의 마이크로파워, 0W∼450W의 RF 바이어스 파워, 500mTorr∼1000mTorr의 압력, 20sccm∼100sccm의 CF4, 500sccm∼1000sccm의 O2, 20sccm∼40sccm의 NF3, 10℃∼90℃의 챔버측벽온도, 10℃∼90℃의 챔버바닥온도의 공정조건에서 이루어진다.
예컨대, 1000W(MW)/150W(RF)/700mTorr/200 CF4/100 O2/70℃, 폴리실리콘의 식각률 7340Å/분±7%로 폴리실리콘(26)을 식각하면, 폴리실리콘(26)의 두께가 500Å이고 정렬키박스(25)의 깊이가 약 15000Å라 할 때, 등방성에처를 실시하기 때문에 식각타겟을 5000Å으로 진행하여도 정렬키박스(25)내의 폴리실리콘(26)을 완전히 제거할 수 있다.
도 3c에 도시된 바와 같이, 동일한 등방성 에처내에서 상기 감광막(27)을 에치백하여 하부전극용 폴리실리콘의 콘택홀부분에 잔류시키는데(27a), 챔버의 온도를 20℃∼90℃로 유지하고, O2의 유량을 200sccm∼600sccm으로 유지시켜, RF 파워를 100W∼450W로 유지하여 균일도를 3%이하로 조절하고 종말점 검출을 이용하여 감광막이 드러나는 포인트를 콘택홀에서 찾는다.
예를 들어, 420W(RF)/400 O2/300mT/70℃(W)/60℃(E), 감광막의 식각률 6690Å/분±2.8%인 레시피로 진행한다. 여기서, 상기 70℃(W)는 챔버의 측벽의 온도를 나타내고, 60℃(E)는 웨이퍼가 챔버에 놓이는 챔버 바닥의 온도를 나타낸다.
상기한 것처럼, 주변회로영역의 폴리실리콘(26)을 제거한 동일 장비내에서 산소(O2) 및 RF 바이어스 파워만을 이용하여 감광막(27) 에치백의 균일도를 향상시키고, 70℃의 공정온도와 종말점검출(End point detection)을 실시하여 감광막의 식각률을 정교하게 조절한다.
도 3d에 도시된 바와 같이, 동일한 챔버내에서 상기 감광막(27)의 에치백으로 드러나는 폴리실리콘(26)을 에치백하여 서로 분리되는 하부전극(26a)을 형성하는데, NF3/CF4/He의 혼합가스를 이용하여 콘택홀 부분에 잔류하는 감광막(27a)과의 선택비를 1:1∼3:1, 캐패시터산화막(24)과의 선택비를 0.8:1∼1.5:1로 하여 실시한다.
이 때, 마이크로웨이브파워는 900W∼1600W, RF파워는 0∼450W, 압력은 500mTorr∼1000mTorr로 유지한다.
또한, 상기 NF3는 10sccm∼40sccm, CF4는 20sccm∼100sccm, He는 500sccm∼1000sccm를 유지한다.
이어서, 상기 하부전극(26a)의 콘택홀 부분에 잔류하는 감광막(27a)을 스트립하는데, 마이크로웨이브파워 1000W∼1800W만을 이용하며, O2/N2가스를 단독 또는 혼합하여 사용하고, 챔버에 히팅램프(Heating ramp) 온도를 200℃∼280℃로 유지하고 챔버벽(Chamber wall)의 온도는 70℃를 유지한다. 이 때, 상기 감광막(27a) 스트립시, 압력은 500mTorr∼1000mTorr을 유지하고 O2는 1000sccm∼4000sccm, N2는 100sccm∼400sccm을 유지한다.
도 3e에 도시된 바와 같이, 캐패시터산화막(24)을 습식세정하여 하부전극 (26a)을 노출시키는데, 솔벤트(Solvent) 또는 H2SO4:H2O2= 50:1을 100℃∼120℃, 10분∼20분동안 진행한 후 300:1 BOE(Buffered Oxide Etchant)를 2초∼10초동안 진행한다.
본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
상술한 바와 같은 본 발명의 캐패시터의 제조 방법은 주변회로영역의 폴리실리콘 식각, 감광막 에치백, 하부전극 분리를 위한 폴리실리콘 에치백, 감광막 스트립공정을 동일한 장비에서 실시하므로써 공정을 단순화시키고 공정에 따른 결함을 감소시켜 소자의 수율을 향상시킬 수 있는 효과가 있다.
Claims (18)
- 캐패시터의 제조 방법에 있어서,셀영역과 주변회로영역이 정의된 반도체기판상에 절연막을 형성하는 제 1 단계;상기 절연막을 선택적으로 식각하여 후속 하부전극이 형성될 영역을 오픈시키는 제 2 단계;상기 오픈 영역을 포함한 전면에 하부전극용 도전층을 형성하는 제 3 단계;상기 주변회로영역을 노출시키는 감광막을 형성하는 제 4 단계;상기 감광막을 마스크로 하여 상기 주변회로영역의 도전층을 제거하는 제 5 단계;상기 감광막을 에치백하여 상기 셀영역의 도전층을 노출시키는 제 6 단계;상기 절연막이 노출되도록 상기 도전층을 에치백하여 서로 분리된 하부전극을 형성하는 제 7 단계; 및상기 감광막을 스트립하는 제 8 단계를 포함하여 이루어짐을 특징으로 하는 캐패시터의 제조 방법.
- 제 1 항에 있어서,상기 제 5, 6, 7, 8 단계는 동일한 장비내에서 이루어지는 것을 특징으로 하는 캐패시터의 제조 방법.
- 제 1 항에 있어서,상기 절연막은 TEOS, BPSG 중 어느 하나의 막을 이용하거나, 이들의 적층막을 이용하는 것을 특징으로 하는 캐패시터의 제조 방법.
- 제 1 항에 있어서,상기 하부전극용 도전층은 폴리실리콘을 이용하는 것을 특징으로 하는 캐패시터의 제조 방법.
- 제 1 항에 있어서,상기 주변회로영역의 하부전극용 도전층 식각시 상기 절연막과의 선택비가 4:1∼10:1인 조건으로 이루어지는 것을 특징으로 하는 캐패시터의 제조 방법.
- 제 1 항에 있어서,상기 제 3 단계의 하부전극용 도전층 식각시,900W∼1600W의 마이크로파워 및 0W∼450W의 RF 바이어스 파워를 인가하는 것을 특징으로 하는 캐패시터의 제조 방법.
- 제 1 항에 있어서,상기 제 3 단계의 하부전극용 도전층 식각시,500mTorr∼1000mTorr의 압력, 10℃∼90℃의 챔버측벽온도 및 10℃∼90℃의 챔버바닥온도에서 이루어지는 것을 특징으로 하는 캐패시터의 제조 방법.
- 제 1 항에 있어서,상기 제 3 단계의 하부전극용 도전층 식각시,20sccm∼100sccm의 CF4, 500sccm∼1000sccm의 O2및 20sccm∼40sccm의 NF3의 혼합가스를 이용하는 것을 특징으로 하는 캐패시터의 제조 방법.
- 제 1 항에 있어서,상기 제 6 단계의 감광막 에치백시,20℃∼90℃의 챔버온도, 200sccm∼600sccm의 O2, 100W∼450W의 RF파워에서이루어지는 것을 특징으로 하는 캐패시터의 제조 방법.
- 제 1 항에 있어서,상기 제 6 단계의 감광막 에치백시,종말점검출을 이용하는 것을 특징으로 하는 캐패시터의 제조 방법.
- 제 1 항에 있어서,상기 제 7 단계의 도전층 에치백시,상기 감광막과의 선택비를 1:1∼3:1로 하고, 상기 절연막과의 선택비를 0.8:1∼1.5:1로 하여 이루어지는 것을 특징으로 하는 캐패시터의 제조 방법.
- 제 1 항에 있어서,상기 제 7 단계의 도전층 에치백시,900W∼1600W의 마이크로웨이브파워와 0∼450W의 RF파워를 인가하고, 500mTorr∼1000mTorr의 압력하에서 이루어지는 것을 특징으로 하는 캐패시터의 제조 방법.
- 제 1 항에 있어서,상기 제 7 단계의 도전층 에치백시,10sccm∼40sccm의 NF3, 20sccm∼100sccm의 CF4, 500sccm∼1000sccm의 He를 혼합하여 이루어지는 것을 특징으로 하는 캐패시터의 제조 방법.
- 제 1 항에 있어서,상기 제 8 단계의 감광막 스트립시,1000W∼1800W의 마이크로웨이브파워를 인가하고, O2/N2가스를 단독 또는 혼합한 가스를 이용하는 것을 특징으로 하는 캐패시터의 제조 방법.
- 제 1 항에 있어서,상기 제 8 단계의 감광막 스트립시,챔버의 히팅램프 온도는 200℃∼280℃로 유지하고 챔버의 압력은 500mTorr∼1000mTorr로 유지하는 것을 특징으로 하는 캐패시터의 제조 방법.
- 제 1 항 또는 제 14 항에 있어서,상기 제 8 단계의 감광막 스트립시,상기 O2는 1000sccm∼4000sccm를 유지하고, 상기 N2는 100sccm∼400sccm을 유지하는 것을 특징으로 하는 캐패시터의 제조 방법.
- 제 1 항에 있어서,상기 제 8 단계후,상기 절연막을 제거하기 위한 습식세정을 실시하는 것을 특징으로 하는 캐패시터의 제조 방법.
- 제 17 항에 있어서,상기 습식세정은,솔벤트 또는 H2SO4:H2O2(50:1) 중 어느 하나를 이용하여 100℃∼120℃에서 10분∼20분동안 진행하는 단계; 및300:1 BOE를 이용하여 2초∼10초동안 진행하는 단계를 포함하여 이루어짐을특징으로 하는 캐패시터의 제조 방법.
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Cited By (2)
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|---|---|---|---|---|
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| KR100476932B1 (ko) * | 2002-10-02 | 2005-03-16 | 삼성전자주식회사 | 커패시터를 포함하는 반도체 소자의 제조 방법 |
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