JP4253812B2 - キャパシタの製造方法 - Google Patents
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- 239000003990 capacitor Substances 0.000 title claims description 43
- 238000004519 manufacturing process Methods 0.000 title claims description 35
- 238000005530 etching Methods 0.000 claims description 27
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims description 22
- 229920005591 polysilicon Polymers 0.000 claims description 22
- 230000002093 peripheral effect Effects 0.000 claims description 20
- 238000000034 method Methods 0.000 claims description 19
- 239000004065 semiconductor Substances 0.000 claims description 11
- 239000000758 substrate Substances 0.000 claims description 10
- 238000004140 cleaning Methods 0.000 claims description 5
- 238000001514 detection method Methods 0.000 claims description 3
- 229910017855 NH 4 F Inorganic materials 0.000 claims description 2
- BOTDANWDWHJENH-UHFFFAOYSA-N Tetraethyl orthosilicate Chemical compound CCO[Si](OCC)(OCC)OCC BOTDANWDWHJENH-UHFFFAOYSA-N 0.000 claims description 2
- 239000005380 borophosphosilicate glass Substances 0.000 claims description 2
- 238000010438 heat treatment Methods 0.000 claims description 2
- 239000011259 mixed solution Substances 0.000 claims description 2
- 239000000203 mixture Substances 0.000 claims description 2
- 229910052760 oxygen Inorganic materials 0.000 claims description 2
- 239000000243 solution Substances 0.000 claims description 2
- 239000010410 layer Substances 0.000 description 30
- 238000003860 storage Methods 0.000 description 11
- 239000011229 interlayer Substances 0.000 description 8
- 238000007796 conventional method Methods 0.000 description 6
- 239000007789 gas Substances 0.000 description 6
- 230000007547 defect Effects 0.000 description 5
- 230000007423 decrease Effects 0.000 description 2
- 239000012535 impurity Substances 0.000 description 2
- 238000005498 polishing Methods 0.000 description 2
- 239000000126 substance Substances 0.000 description 2
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical compound [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000009413 insulation Methods 0.000 description 1
- 238000005468 ion implantation Methods 0.000 description 1
- 238000002955 isolation Methods 0.000 description 1
- 239000001301 oxygen Substances 0.000 description 1
- 238000000926 separation method Methods 0.000 description 1
- 239000002002 slurry Substances 0.000 description 1
- 238000001039 wet etching Methods 0.000 description 1
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-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
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- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/01—Manufacture or treatment
- H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
- H10B12/03—Making the capacitor or connections thereto
- H10B12/033—Making the capacitor or connections thereto the capacitor extending over the transistor
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L28/00—Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
- H01L28/40—Capacitors
- H01L28/60—Electrodes
- H01L28/82—Electrodes with an enlarged surface, e.g. formed by texturisation
- H01L28/90—Electrodes with an enlarged surface, e.g. formed by texturisation having vertical extensions
- H01L28/91—Electrodes with an enlarged surface, e.g. formed by texturisation having vertical extensions made by depositing layers, e.g. by depositing alternating conductive and insulating layers
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
- H01L21/3205—Deposition of non-insulating-, e.g. conductive- or resistive-, layers on insulating layers; After-treatment of these layers
- H01L21/321—After treatment
- H01L21/3213—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer
- H01L21/32133—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer by chemical means only
- H01L21/32135—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer by chemical means only by vapour etching only
- H01L21/32136—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer by chemical means only by vapour etching only using plasmas
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/01—Manufacture or treatment
- H10B12/09—Manufacture or treatment with simultaneous manufacture of the peripheral circuit region and memory cells
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- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Manufacturing & Machinery (AREA)
- Semiconductor Memories (AREA)
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- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
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Description
【発明が属する技術分野】
本発明は、キャパシタの製造方法に関する。
【0002】
【従来の技術】
図1Aないし図1Cは、従来の技術にかかるキャパシタの製造方法における各工程を示した断図面である。従来技術によれば、図1Aに示したように、まず、所定工程が完了した半導体基板11上に層間絶縁膜12を形成した後、該層間絶縁膜12を選択的にエッチングしてキャパシタのストレージノードのためのコンタクト孔を形成する。次いで、該コンタクト孔を含む全面にプラグ用導電層を形成した後、エッチバックや化学的機械的研摩(CMP)をして前記コンタクト孔を介して半導体基板11に接続されるストレージノードコンタクトプラグ13を形成する。この場合、該ストレージノードコンタクトプラグ13は、2層プラグ構造を有する。
【0003】
次いで、該ストレージノードコンタクトプラグ13を含んだ全面に犠牲絶縁膜14を形成した後、キャパシタを定義するためのマスクを形成し、該マスクを利用して犠牲絶縁膜14を選択的にエッチングする。かくしてストレージノードコンタクトプラグ13を露出させたキャパシタの下部電極が形成される部分を形成する。次いで、周辺回路領域IIにおける犠牲絶縁膜14および層間絶縁膜12を選択的にエッチングして整列キーボックスパターン(Align key box)15を形成する。
【0004】
次いで、上記で形成された犠牲絶縁膜14上全面に下部電極用ポリシリコン層16を形成し、更にその上面に、周辺回路領域IIを露出させるように感光膜を利用したマスク17を形成する。
【0005】
図1Bに示したように、該マスク17を利用して周辺回路領域IIのポリシリコン層16をエッチングした後、セル領域Iについて化学的機械的研摩(Chemical Mechanical Polishing:CMP)を実施して、互いに分離された下部電極16aを形成する。この場合、該下部電極16aのコンタクト孔部分には尚感光膜17aが残留する。
【0006】
図1Cに示したように、次いで、前記下部電極16a内に残留する感光膜17aを除去する。最後に、前記犠牲絶縁膜14を湿式洗浄して下部電極16aを露出させる。
【0007】
しかしながら、従来の技術は、上述した通り、工程ステップが複雑である問題がある。しかも、キャパシタ分離のためにCMPを利用するため、キャパシタの高さ損失(Height loss)があまりに大きくなりすぎる問題、例えば、スラリー(Slurry)に因る欠陥(Defect)、キャパシタの割れ(Broken)、ディッシング(Dishing)などが発生して、素子の収率が低下する問題がある。
【0008】
また、従来法は、周辺回路領域IIのポリシリコンを除去するための設備、CMPのための設備、感光膜をストリップするための設備、および湿式洗浄のための設備等の4設備を利用するため、欠陥ソースが増大し、工程進行時間が増加し、半導体素子の収率が減少する欠点を有している。
【0009】
【発明が解決しようとする課題】
本発明は、前記した従来技術の問題点を解決したキャパシタの製造方法を提供することをその目的とする。より詳しくは、本発明はキャパシタの分離時、工程の複雑さによって発生する欠陥を解消して、半導体素子の収率を向上させ得るキャパシタの製造方法を提供することをその目的とする。
【0010】
【課題を解決するための手段】
本発明は、キャパシタの製造方法において、セル領域と周辺回路領域とが定義される半導体基板上に犠牲絶縁膜を形成する第1ステップと、該犠牲絶縁膜を選択的にエッチングして後続下部電極が形成される領域を形成する第2ステップと、該後続下部電極が形成される領域を含む全面に下部電極用導電層を形成する第3ステップと、前記周辺回路領域を露出させるように感光膜を形成する第4ステップと、該感光膜をマスクとして前記周辺回路領域の導電層を除去する第5ステップと、前記感光膜をエッチバックして前記セル領域の導電層を露出させる第6ステップと、前記犠牲絶縁膜が露出されるように前記導電層をエッチバックして互いに分離された下部電極を形成する第7ステップと、前記感光膜をストリップする第8ステップとを含んでなることを特徴とするキャパシタの製造方法を提供する。
【0011】
【発明の実施の形態】
以下、本発明の好ましい実施例を、添付図面を参照しながら説明する。
【0012】
図2Aないし図2Eは、本発明にかかるキャパシタの製造方法における各工程を示した断面図である。
【0013】
図2Aに示したように、セル領域Iと周辺回路領域IIとが定義される半導体基板21上に層間絶縁膜22を形成した後、該層間絶縁膜22を選択的にエッチングしてストレージノード用コンタクト孔を形成する。
【0014】
次いで、該コンタクト孔を含む全面にプラグ用導電層を形成した後、該層を選択的に除去して前記コンタクト孔を介して半導体基板21に接続するストレージノードコンタクトプラグ23を形成する。この場合、前記コンタクトプラグ23は、キャパシタが形成されるセル領域Iのみに形成され、周辺回路領域IIには形成されない。
【0015】
前記ストレージノードコンタクトプラグ23を形成する前に、前記半導体基板21上にワードライン(図示せず)を形成し、次いで、前記ワードラインを基礎として不純物イオン注入によってソース/ドレインを形成する。その後、前記ワードライン間の不純物接合層に垂直に接続される第1コンタクトプラグ(図示せず)を形成する。次いで、前記第1コンタクトプラグ上にワードライン絶縁膜(図示せず)を形成し、前記ワードライン絶縁膜上にビットラインパターンを形成する。更に、前記第1コンタクトプラグが露出されるようにコンタクト孔を形成した後、全面にプラグ用導電層を形成し、前記ワードライン絶縁膜が露出されるまでCMPを行って前記第1コンタクトプラグに接続される第2コンタクトプラグを形成する。この場合、第2コンタクトプラグが、ストレージノードコンタクトプラグ23を示し、層間絶縁膜22がワードライン絶縁膜を示す。
【0016】
次いで、前記ストレージノードコンタクトプラグ23を含んだ全面に犠牲絶縁膜24を形成する。ここで、犠牲絶縁膜24としては、TEOSまたはBPSGのいずれからなっていてもよく、またこれらの積層膜であってもよい。その膜厚は、一般には約8000Å〜約18000Åの厚さとされるのが好ましい。その後、前記犠牲絶縁膜24を選択的にエッチングして前記ストレージノードコンタクトプラグ23を露出させる後続下部電極が形成される領域を形成する。一方、周辺回路領域の犠牲絶縁膜24および層間絶縁膜22を選択的にエッチングして整列キーボックス(Align key box)パターン25を形成する。
【0017】
次いで、前記で形成された後続下部電極が形成される領域を含む犠牲絶縁膜24の全表面に、下部電極用のポリシリコン層26を形成する。該ポリシリコン層26の厚さは、好ましくは約400Å〜約600Åとする。その後、周辺回路領域IIを露出させるように感光膜27を形成して、整列キーボックスパターン25のポリシリコン層を除去する。ここで周辺回路領域II、特に整列キーボックスパターン25のポリシリコン層は、後続下部電極を露出させるための犠牲絶縁膜24の湿式エッチング時に下部電極のリフティングを起こす原因となる。この場合、前記感光膜27は、下部電極用ポリシリコン層26を含む全表面に適用し、次いで露光および現像して周辺回路領域IIを露出させるように形成される。
【0018】
図2Bに示したように、前記感光膜27が形成された半導体基板21を等方性(Isotropic)エッチング装置にローディングする。ここで、等方性エッチング装置内は、約300mTorr〜約1000mTorrの圧力に保持され、主なエッチングガスであるCF4、NF4とフィードガス(Feed gas)であるO2とを適切に混合したガスが流入され、ダウンストリームマイクロウエーブ電力(Downstream Microwave Power)とRFバイアス電力(Radio Frequency bias power)が印加される。ここで、マイクロウエーブ電力は、約700W〜約1800Wの範囲にある。
【0019】
まず、前記等方性エッチング装置を利用して周辺回路領域IIのポリシリコン層26をエッチングする。その条件は、犠牲絶縁膜24に対する選択比が、約4:1〜約10:1となる条件ものとするのが好ましい。
【0020】
この場合、前記ポリシリコン層26のエッチングは、約900W〜約1600Wのマイクロウエーブ電力(MW)、および0W〜約450WのRFバイアス電力を印加することによって実施されるのが好ましい。
【0021】
また、該エッチングは、約500mTorr〜約1000mTorrの圧力、約10℃〜約90℃の反応器側壁温度、および約10℃〜約90℃の反応器底温度の条件で実施されるのが好ましい。
【0022】
更に、上記エッチングは、一般には、約20sccm〜約100sccmのCF4、約500sccm〜約1000sccmのO2、および約20sccm〜約40sccmのNF4の混合ガスを利用することによって行われるのが適当である。
【0023】
例えば、約1000W(MW)/150W(RF)/700mTorr/200CF4/100O2/70℃、およびポリシリコンのエッチング率7340Å/分±7%の条件で、ポリシリコン層26をエッチングすることによって、ポリシリコン層26の厚さが500Åであり、整列キーボックス25の深さが約15000Åとすれば、エッチングターゲットの厚さを5000Åに設定しても整列キーボックス25内のポリシリコン層26を完全に除去することができる。
【0024】
図2Cに示したように、前記した等方性エッチング装置と同じ装置内で前記感光膜27をエッチバックしてポリシリコン層26を露出させ、また該層26で囲まれたコンタクト孔内に感光膜27aを残留させる。この場合、好ましくは反応器の温度を約20℃〜約90℃に保持し、O2の流量を約200sccm〜約600sccmに保持し、RF電力を約100W〜約450Wに保持する条件下に、また均一度を3%以下に保持する条件下に、終点検出を利用して、感光膜が露出されるポイントをコンタクト孔から探すことができる。
【0025】
例えば、約420W(RF)/400、O2/300mT/70℃(W)/60℃(E)、および感光膜のエッチング率6690Å/分±2.8%のレシピが適用できる。ここで、前記70℃(W)は、反応器側壁の温度を示し、60℃(E)は、ウェーハが置かれる反応器底の温度を示す。
【0026】
前記したように、周辺回路領域IIのポリシリコン層26を除去する同じ装置内で、酸素O2およびRFバイアス電力のみを利用し、70℃の工程温度の採用と終点検出(End point detection)の実施により感光膜のエッチング率を巧みに調節することによって、感光膜27のエッチバックの均一性を向上させ得る。
【0027】
図2Dに示したように、引続く工程では、同じ反応器内で前記感光膜27のエッチバックにより露出されるポリシリコン層26の一部分をエッチバックして、互いに分離される下部電極26aを形成する。このエッチバッグ工程では、NF3/CF4/Heの混合ガスを利用して、ポリシリコン層26とコンタクト孔部分に残留する感光膜27aとの選択比が約1:1〜約3:1となる条件、および犠牲絶縁膜24と感光膜27aとの選択比が約0.8:1〜約1.5:1となる条件を採用できる。
【0028】
また、この場合、マイクロウエーブ電力は、約900W〜約1600W、RF電力は、0〜約450Wとするのが適当であり、圧力は、約500mTorr〜約1000mTorrに保持するのが好ましい。更に、前記NF3は、約10sccm〜約40sccm、CF4は、約20sccm〜約100sccm、Heは、約500sccm〜約1000sccmの範囲で混合使用されるのが好ましい。
【0029】
次いで、前記下部電極26aのコンタクト孔部分に残留する感光膜27aをストリップする。この工程は、マイクロウエーブ電力が約1000W〜1800Wの範囲の条件下に、O2およびN2ガスを単独でまたは混合して使用して実施される。反応器内の加熱ランプ(Heating ramp)における温度を約200℃〜約280℃に保持し、反応器壁(Chamber wall)の温度を約70℃に保持して実施される。この場合、前記感光膜27aストリップの間、圧力は、約500mTorr〜約1000mTorrに保持し、O2は、約1000sccm〜約4000sccmに、またN2は、約100sccm〜約400sccmに、それぞれ保持される。
【0030】
上記工程の後、図2Eに示したように、犠牲絶縁膜24を湿式洗浄して、下部電極26aを露出させる。この工程は、まず体積比がH2SO4:H2O2約50:1の混合溶液を利用して、約100℃〜約120℃で約10分〜約20分間を要して行われ、次いで、体積比がNH4F:HF=約300:1のBOE(Buffered Oxide Etchant)溶液を利用して約2秒〜約10秒間洗浄することにより実施される。
【0031】
上述したように、本発明の技術思想を好ましい実施例によって具体的に記述したが、上記実施例はその説明のためのものであって、その制限のためのものでないことに留意されるべきである。また、当該技術分野における通常の知識を有するものは、本発明の技術思想の範囲内で種々の実施例の変更が可能であることを理解されるべきである。
【0032】
【発明の効果】
上述したように、本発明は、周辺回路領域のポリシリコンエッチング工程、感光膜エッチバック工程、下部電極分離のためのポリシリコンエッチバック工程、および感光膜ストリップ工程を、同じ装置で実施することによって、工程を単純化し、工程にともなう欠陥を減少させて、素子の収率を向上させることができる。
【図面の簡単な説明】
【図1A】従来の技術にかかるキャパシタの製造方法を示す断面図である。
【図1B】従来の技術にかかるキャパシタの製造方法を示す断面図である。
【図1C】従来の技術にかかるキャパシタの製造方法を示す断面図である。
【図2A】本発明の好ましい実施例にかかるキャパシタの製造方法を示す断面図である。
【図2B】本発明の好ましい実施例にかかるキャパシタの製造方法を示す断面図である。
【図2C】本発明の好ましい実施例にかかるキャパシタの製造方法を示す断面図である。
【図2D】本発明の好ましい実施例にかかるキャパシタの製造方法を示す断面図である。
【図2E】本発明の好ましい実施例にかかるキャパシタの製造方法を示す断面図である。
【符号の説明】
21 半導体基板
22 層間絶縁膜
23 ストレージノードコンタクトプラグ
24 犠牲絶縁膜
25 整列キーボックスパターン
26 下部電極用ポリシリコン層
26a 下部電極
27, 27a 感光膜
Claims (18)
- キャパシタの製造方法において、
セル領域と周辺回路領域とが定義される半導体基板上に犠牲絶縁膜を形成する第1ステップと、
該犠牲絶縁膜を選択的にエッチングして後続下部電極が形成される領域を形成する第2ステップと、
該後続下部電極が形成される領域を含む全面に下部電極用導電層を形成する第3ステップと、
前記周辺回路領域を露出させるように感光膜を形成する第4ステップと、
該感光膜をマスクとして前記周辺回路領域の導電層を除去する第5ステップと、前記感光膜をエッチバックして前記セル領域の導電層を露出させる第6ステップと、
前記犠牲絶縁膜が露出されるように前記導電層をエッチバックして互いに分離された下部電極を形成する第7ステップと、
前記感光膜をストリップする第8ステップと
を含んでなることを特徴とするキャパシタの製造方法。 - 前記第5、6、7および8ステップを同じ装置内で行う請求項1に記載のキャパシタの製造方法。
- 犠牲絶縁膜が、TEOSおよびBPSGのいずれかからなるかまたはこれらの積層膜である請求項1に記載のキャパシタの製造方法。
- 前記下部電極用導電層が、ポリシリコン層である請求項1に記載のキャパシタの製造方法。
- 前記周辺回路領域の下部電極用導電層のエッチングが、犠牲絶縁膜との選択比約4:1〜約10:1の条件で行われる請求項1に記載のキャパシタの製造方法。
- 前記第3ステップの下部電極用導電層のエッチングが、約900W〜約1600Wのマイクロ電力および0W〜約450WのRFバイアス電力を印加することにより行われる請求項1に記載のキャパシタの製造方法。
- 前記第3ステップの下部電極用導電層のエッチングが、約500mTorr〜約1000mTorrの圧力、約10℃〜約90℃の反応器側壁温度および約10℃〜約90℃の反応器底温度で行われる請求項1に記載のキャパシタの製造方法。
- 前記第3ステップの下部電極用導電層のエッチングが、約20sccm〜約100sccmのCF4、約500sccm〜約1000sccmのO2および約20sccm〜約40sccmのNF3からなる混合ガスを利用して行われる請求項1に記載のキャパシタの製造方法。
- 前記第6ステップの感光膜のエッチバックが、約20℃〜約90℃の反応器温度、約200sccm〜約600sccmのO2および約100W〜約450WのRF電力下で行われる請求項1に記載のキャパシタの製造方法。
- 前記第6ステップの感光膜のエッチバックが、終点検出を利用して行われる請求項1に記載のキャパシタの製造方法。
- 前記第7ステップの導電層のエッチバックが、前記感光膜との選択比約1:1〜約3:1下および前記犠牲絶縁膜との選択比約0.8:1〜約1.5:1下に行われる請求項1に記載のキャパシタの製造方法。
- 前記第7ステップの導電層のエッチバックが、約900W〜約1600Wのマイクロウエーブ電力と0〜約450WのRF電力とを印加し、約500mTorr〜約1000mTorrの圧力下で行われる請求項1に記載のキャパシタの製造方法。
- 前記第7ステップの導電層のエッチバックが、約10sccm〜約40sccmのNF3、約20sccm〜約100sccmのCF4および約500sccm〜約1000sccmのHeの混合下に行われる請求項1に記載のキャパシタの製造方法。
- 前記第8ステップの感光膜のストリップが、約1000W〜約1800Wのマイクロウエーブ電力を印加し、O2および/またはN2ガスを利用して行われる請求項1に記載のキャパシタの製造方法。
- 前記第8ステップの感光膜のストリップが、反応器の加熱ランプ温度約200℃〜約280℃および、反応器の圧力約500mTorr〜約1000mTorrの条件下に行われる請求項1に記載のキャパシタの製造方法。
- 前記第8ステップの感光膜のストリップが、O2ガス約1000sccm〜約4000sccmおよびN2ガス約100sccm〜約400sccmを保持する条件下に行われる請求項1または14に記載のキャパシタの製造方法。
- 前記第8ステップ後に、前記犠牲絶縁膜を除去するための湿式洗浄を実施する請求項1に記載のキャパシタの製造方法。
- 前記湿式洗浄が、体積比がH2SO4:H2O2=50:1の混合溶液を利用して約100℃〜約120℃で約10分〜約20分間洗浄するステップと、体積比がNH4F:HF=300:1のBOE溶液を利用して約2秒〜約10秒間洗浄するステップと
を含んでなる請求項17に記載のキャパシタの製造方法。
Applications Claiming Priority (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
KR2000-51277 | 2000-08-31 | ||
KR10-2000-0051277A KR100377174B1 (ko) | 2000-08-31 | 2000-08-31 | 캐패시터의 제조 방법 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2002124582A JP2002124582A (ja) | 2002-04-26 |
JP4253812B2 true JP4253812B2 (ja) | 2009-04-15 |
Family
ID=19686515
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2001261170A Expired - Fee Related JP4253812B2 (ja) | 2000-08-31 | 2001-08-30 | キャパシタの製造方法 |
Country Status (4)
Country | Link |
---|---|
US (1) | US6528385B2 (ja) |
JP (1) | JP4253812B2 (ja) |
KR (1) | KR100377174B1 (ja) |
TW (1) | TWI244662B (ja) |
Families Citing this family (7)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR100479606B1 (ko) * | 2002-07-19 | 2005-03-30 | 주식회사 하이닉스반도체 | 반도체장치의 캐패시터 제조방법 |
KR100476932B1 (ko) * | 2002-10-02 | 2005-03-16 | 삼성전자주식회사 | 커패시터를 포함하는 반도체 소자의 제조 방법 |
US20050221574A1 (en) * | 2004-03-31 | 2005-10-06 | Hynix Semiconductor, Inc. | Method for fabricating semiconductor device |
KR101190074B1 (ko) | 2007-08-31 | 2012-10-11 | 도쿄엘렉트론가부시키가이샤 | 반도체 장치의 제조 방법 |
GB2495256B (en) | 2010-06-25 | 2014-07-23 | Anastasios J Tousimis | Integrated processing and critical point drying systems for semiconductor and mems devices |
KR20120040761A (ko) * | 2010-08-26 | 2012-04-30 | 삼성전자주식회사 | 비휘발성 메모리 소자의 제조 방법 |
JP6504915B2 (ja) * | 2015-05-25 | 2019-04-24 | 株式会社日立ハイテクノロジーズ | プラズマ処理装置およびプラズマ処理方法 |
Family Cites Families (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2528731B2 (ja) * | 1990-01-26 | 1996-08-28 | 三菱電機株式会社 | 半導体記憶装置およびその製造方法 |
US5895250A (en) * | 1998-06-11 | 1999-04-20 | Vanguard International Semiconductor Corporation | Method of forming semicrown-shaped stacked capacitors for dynamic random access memory |
-
2000
- 2000-08-31 KR KR10-2000-0051277A patent/KR100377174B1/ko not_active IP Right Cessation
-
2001
- 2001-08-30 JP JP2001261170A patent/JP4253812B2/ja not_active Expired - Fee Related
- 2001-08-31 US US09/942,958 patent/US6528385B2/en not_active Expired - Lifetime
- 2001-09-06 TW TW090122091A patent/TWI244662B/zh not_active IP Right Cessation
Also Published As
Publication number | Publication date |
---|---|
KR100377174B1 (ko) | 2003-03-26 |
KR20020017764A (ko) | 2002-03-07 |
US20020052090A1 (en) | 2002-05-02 |
TWI244662B (en) | 2005-12-01 |
US6528385B2 (en) | 2003-03-04 |
JP2002124582A (ja) | 2002-04-26 |
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Legal Events
Date | Code | Title | Description |
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A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20060616 |
|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20081128 |
|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
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A01 | Written decision to grant a patent or to grant a registration (utility model) |
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A61 | First payment of annual fees (during grant procedure) |
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|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120206 Year of fee payment: 3 |
|
R150 | Certificate of patent or registration of utility model |
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|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130206 Year of fee payment: 4 |
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FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20140206 Year of fee payment: 5 |
|
LAPS | Cancellation because of no payment of annual fees |