JPH0864765A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH0864765A JPH0864765A JP21795694A JP21795694A JPH0864765A JP H0864765 A JPH0864765 A JP H0864765A JP 21795694 A JP21795694 A JP 21795694A JP 21795694 A JP21795694 A JP 21795694A JP H0864765 A JPH0864765 A JP H0864765A
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Abstract
(57)【要約】
【目的】 電極パターン間に発生した誘電体膜の柱状の
残渣を選択的に除去することにより、キャパシタの信頼
性を向上させる。 【構成】 多結晶シリコン膜３、誘電体膜４及び多結晶
シリコン膜５からなるキャパシタの側壁９を覆うフォト
レジスト膜７をマスクとしてエッチングを行うことによ
って、誘電体膜４の残存パターン８のみを除去する。
残渣を選択的に除去することにより、キャパシタの信頼
性を向上させる。 【構成】 多結晶シリコン膜３、誘電体膜４及び多結晶
シリコン膜５からなるキャパシタの側壁９を覆うフォト
レジスト膜７をマスクとしてエッチングを行うことによ
って、誘電体膜４の残存パターン８のみを除去する。
Description
【０００１】
【産業上の利用分野】本発明は、半導体装置の製造方法
に関し、特に、キャパシタの一部となる下部電極上に誘
電体膜と導電体膜とを順次堆積した後、この導電体膜を
キャパシタの上部電極形状に加工するようにした半導体
装置の製造方法に関するものである。
に関し、特に、キャパシタの一部となる下部電極上に誘
電体膜と導電体膜とを順次堆積した後、この導電体膜を
キャパシタの上部電極形状に加工するようにした半導体
装置の製造方法に関するものである。
【０００２】
【従来の技術】従来の半導体装置のキャパシタの製造方
法を、図２に基づいて説明する。図２は、従来の半導体
装置のキャパシタの製造方法を説明する製造工程図であ
る。
法を、図２に基づいて説明する。図２は、従来の半導体
装置のキャパシタの製造方法を説明する製造工程図であ
る。
【０００３】まず、図２（ａ）に示すように、Ｐ型の半
導体基板１０１上に層間絶縁膜１０２を形成した後、層
間絶縁膜１０２を選択エッチングして、半導体基板１０
１に達する第１の孔１１１及び第２の孔１１２を形成す
る。しかる後、層間絶縁膜１０２をマスクとしてＮ型の
不純物を第１の孔１１１及び第２の孔１１２の底面部の
半導体基板１０１にイオン注入し、熱処理して半導体基
板１０１にＮ型の不純物拡散層１１０を形成する。さら
に、Ｎ型の不純物を含有する多結晶シリコン膜１０３を
ＣＶＤ法で半導体基板１０１上及び層間絶縁膜１０２上
に堆積した後、この多結晶シリコン膜１０３を選択エッ
チングする。
導体基板１０１上に層間絶縁膜１０２を形成した後、層
間絶縁膜１０２を選択エッチングして、半導体基板１０
１に達する第１の孔１１１及び第２の孔１１２を形成す
る。しかる後、層間絶縁膜１０２をマスクとしてＮ型の
不純物を第１の孔１１１及び第２の孔１１２の底面部の
半導体基板１０１にイオン注入し、熱処理して半導体基
板１０１にＮ型の不純物拡散層１１０を形成する。さら
に、Ｎ型の不純物を含有する多結晶シリコン膜１０３を
ＣＶＤ法で半導体基板１０１上及び層間絶縁膜１０２上
に堆積した後、この多結晶シリコン膜１０３を選択エッ
チングする。
【０００４】次に、図２（ｂ）に示すように、多結晶シ
リコン膜１０３及び多結晶シリコン膜１０３以外の半導
体基板１０１上に減圧ＣＶＤ法等によって酸化膜、窒化
膜及び酸化膜を順次堆積し、誘電体膜１０４を形成す
る。その後、誘電体膜１０４上にＮ型の不純物を含有す
る多結晶シリコン膜１０５をＣＶＤ法によって堆積し、
この多結晶シリコン膜１０３及び誘電体膜１０４を半導
体装置のキャパシタ形状にするため、塗布、露光及び現
像を行うことによって多結晶シリコン膜１０５上にフォ
トレジスト膜１０６をパターン形成する。
リコン膜１０３及び多結晶シリコン膜１０３以外の半導
体基板１０１上に減圧ＣＶＤ法等によって酸化膜、窒化
膜及び酸化膜を順次堆積し、誘電体膜１０４を形成す
る。その後、誘電体膜１０４上にＮ型の不純物を含有す
る多結晶シリコン膜１０５をＣＶＤ法によって堆積し、
この多結晶シリコン膜１０３及び誘電体膜１０４を半導
体装置のキャパシタ形状にするため、塗布、露光及び現
像を行うことによって多結晶シリコン膜１０５上にフォ
トレジスト膜１０６をパターン形成する。
【０００５】次に、図２（ｃ）に示すように、パターニ
ングされたフォトレジスト膜１０６をマスクとして異方
性エッチングを行い、多結晶シリコン膜１０３、誘電体
膜１０４及び多結晶シリコン膜１０５を貫通する孔Ａを
形成する。その後、フォトレジスト膜１０６を除去す
る。以上の工程によって、多結晶シリコン膜１０３、１
０５を電極形状にして、下部電極、誘電体膜１０４及び
上部電極からなるキャパシタを形成する。
ングされたフォトレジスト膜１０６をマスクとして異方
性エッチングを行い、多結晶シリコン膜１０３、誘電体
膜１０４及び多結晶シリコン膜１０５を貫通する孔Ａを
形成する。その後、フォトレジスト膜１０６を除去す
る。以上の工程によって、多結晶シリコン膜１０３、１
０５を電極形状にして、下部電極、誘電体膜１０４及び
上部電極からなるキャパシタを形成する。
【０００６】
【発明が解決しようとする課題】近年の半導体装置の高
集積化の要望により、微細加工技術の中でドライエッチ
ング法は、高い異方性及び被エッチング膜と下地膜との
高い選択性を備えてきた。これによって、ドライエッチ
ング法は、サブミクロン以下の寸法レベルまで微細化さ
れた素子に適用できるようになった。しかしながら、ド
ライエッチング法の高い異方性や高い選択性によって、
以下のような新たな課題が生じてきた。
集積化の要望により、微細加工技術の中でドライエッチ
ング法は、高い異方性及び被エッチング膜と下地膜との
高い選択性を備えてきた。これによって、ドライエッチ
ング法は、サブミクロン以下の寸法レベルまで微細化さ
れた素子に適用できるようになった。しかしながら、ド
ライエッチング法の高い異方性や高い選択性によって、
以下のような新たな課題が生じてきた。
【０００７】つまり、従来は、図２に基づいて説明した
ように、上部電極となる多結晶シリコン膜１０５、誘電
体膜（酸化膜、窒化膜、酸化膜）１０４、下部電極とな
る多結晶シリコン膜１０３の３層を一括して異方性ドラ
イエッチングすることにより、合わせずれのない上下二
層電極を形成していた。しかし、この方法によると、図
２（ｂ）に示すように３層一括エッチングする前の多結
晶シリコン膜１０３のパターンの端部（側壁部）に、誘
電体膜１０４が基板平面に対して垂直に堆積する部分Ｂ
が存在することになる。
ように、上部電極となる多結晶シリコン膜１０５、誘電
体膜（酸化膜、窒化膜、酸化膜）１０４、下部電極とな
る多結晶シリコン膜１０３の３層を一括して異方性ドラ
イエッチングすることにより、合わせずれのない上下二
層電極を形成していた。しかし、この方法によると、図
２（ｂ）に示すように３層一括エッチングする前の多結
晶シリコン膜１０３のパターンの端部（側壁部）に、誘
電体膜１０４が基板平面に対して垂直に堆積する部分Ｂ
が存在することになる。
【０００８】この部分Ｂの誘電体膜１０４は、図２
（ｃ）に示すように、ドライエッチング法の高い異方性
及び高い選択性のために、異方性エッチングで孔Ａを形
成した後も取り除くことができず、そのため誘電体膜１
０４の一部である窒化膜等が孔Ａの底面に柱状（或いは
壁状）の残存パターン（残渣パターン）１０８として残
ってしまう。この残存パターン１０８は、その後の半導
体製造工程においてパターン形成不良を発生させたり、
層間絶縁膜成膜時に平坦性を悪化させる。よって、従来
の方法によると、キャパシタ形成後の加工が困難にな
り、さらに、残存パターン１０８を起因とする異物がウ
ェハに付着し、結果として半導体装置の製品歩留りを大
きく低下させるという問題があった。
（ｃ）に示すように、ドライエッチング法の高い異方性
及び高い選択性のために、異方性エッチングで孔Ａを形
成した後も取り除くことができず、そのため誘電体膜１
０４の一部である窒化膜等が孔Ａの底面に柱状（或いは
壁状）の残存パターン（残渣パターン）１０８として残
ってしまう。この残存パターン１０８は、その後の半導
体製造工程においてパターン形成不良を発生させたり、
層間絶縁膜成膜時に平坦性を悪化させる。よって、従来
の方法によると、キャパシタ形成後の加工が困難にな
り、さらに、残存パターン１０８を起因とする異物がウ
ェハに付着し、結果として半導体装置の製品歩留りを大
きく低下させるという問題があった。
【０００９】また、この残存パターン１０８を取り除く
ために、図２（ｄ）に示すようにウエットエッチングを
行うと、上下電極の側壁部分Ｃの近傍の誘電体膜１０４
が不必要にエッチング除去され、その結果上下電極が短
絡したりキャパシタ容量が小さくなる等によって半導体
装置の信頼性が低下するという問題があった。
ために、図２（ｄ）に示すようにウエットエッチングを
行うと、上下電極の側壁部分Ｃの近傍の誘電体膜１０４
が不必要にエッチング除去され、その結果上下電極が短
絡したりキャパシタ容量が小さくなる等によって半導体
装置の信頼性が低下するという問題があった。
【００１０】そこで、本発明は、電極パターン間に残っ
た誘電体膜の柱状の残存パターンを選択的に除去し、パ
ターン形成不良や異物の発生を低減できる半導体装置の
製造方法を提供することを目的とする。
た誘電体膜の柱状の残存パターンを選択的に除去し、パ
ターン形成不良や異物の発生を低減できる半導体装置の
製造方法を提供することを目的とする。
【００１１】
【課題を解決するための手段】上記目的を達成するため
に、本発明の半導体装置の製造方法は、半導体基板に設
けられた不純物拡散層と接続される第１の導電膜をパタ
ーン形成する第１の工程と、前記第１の導電膜の表面に
少なくとも窒化膜を具備する誘電体膜を形成する第２の
工程と、前記誘電体膜上に第２の導電膜を形成する第３
の工程と、前記第２の導電膜上に第１のフォトレジスト
膜を形成する第４の工程と、前記第１のフォトレジスト
膜を露光及び現像して、第１の孔を有するパターン形状
に加工する第５の工程と、前記第１のフォトレジスト膜
をマスクとして異方性エッチングを行い、前記第１の導
電膜、前記誘電体膜及び前記第２の導電膜を貫通する第
２の孔を形成する第６の工程と、前記第１のフォトレジ
スト膜を除去した後、少なくとも前記第２の孔の内側面
を覆う第２のフォトレジスト膜を形成する第７の工程
と、前記第２のフォトレジスト膜をマスクとしてエッチ
ングを行い、前記第２の孔内の前記誘電体膜の残存パタ
ーンを除去する第８の工程とを具備する。
に、本発明の半導体装置の製造方法は、半導体基板に設
けられた不純物拡散層と接続される第１の導電膜をパタ
ーン形成する第１の工程と、前記第１の導電膜の表面に
少なくとも窒化膜を具備する誘電体膜を形成する第２の
工程と、前記誘電体膜上に第２の導電膜を形成する第３
の工程と、前記第２の導電膜上に第１のフォトレジスト
膜を形成する第４の工程と、前記第１のフォトレジスト
膜を露光及び現像して、第１の孔を有するパターン形状
に加工する第５の工程と、前記第１のフォトレジスト膜
をマスクとして異方性エッチングを行い、前記第１の導
電膜、前記誘電体膜及び前記第２の導電膜を貫通する第
２の孔を形成する第６の工程と、前記第１のフォトレジ
スト膜を除去した後、少なくとも前記第２の孔の内側面
を覆う第２のフォトレジスト膜を形成する第７の工程
と、前記第２のフォトレジスト膜をマスクとしてエッチ
ングを行い、前記第２の孔内の前記誘電体膜の残存パタ
ーンを除去する第８の工程とを具備する。
【００１２】
【作用】本発明の半導体装置の製造方法では、まず、例
えば選択エッチングでパターン形成された第１の導電膜
上に誘電体膜（例えば酸化膜、窒化膜及び酸化膜の積層
膜）と上部電極となる例えば多結晶シリコン膜である第
２の導電膜を形成する。そして、第２の導電膜上で所定
形状にパターン形成されたフォトレジスト膜をマスクと
して第１の導電膜、誘電体膜及び第２の導電膜を異方性
ドライエッチング法で一度に選択的にエッチングし、フ
ォトレジスト膜を除去して２層の上部電極及び下部電極
を形成する。さらに、上記異方性ドライエッチングによ
り形成された孔の内側面を覆うフォトレジスト膜のパタ
ーンを基板表面に形成し、このフォトレジスト膜をマス
クとしてエッチングすることにより、異方性エッチング
では除去できなかった、孔内の誘電体膜の残存パターン
を選択的に除去することができる。
えば選択エッチングでパターン形成された第１の導電膜
上に誘電体膜（例えば酸化膜、窒化膜及び酸化膜の積層
膜）と上部電極となる例えば多結晶シリコン膜である第
２の導電膜を形成する。そして、第２の導電膜上で所定
形状にパターン形成されたフォトレジスト膜をマスクと
して第１の導電膜、誘電体膜及び第２の導電膜を異方性
ドライエッチング法で一度に選択的にエッチングし、フ
ォトレジスト膜を除去して２層の上部電極及び下部電極
を形成する。さらに、上記異方性ドライエッチングによ
り形成された孔の内側面を覆うフォトレジスト膜のパタ
ーンを基板表面に形成し、このフォトレジスト膜をマス
クとしてエッチングすることにより、異方性エッチング
では除去できなかった、孔内の誘電体膜の残存パターン
を選択的に除去することができる。
【００１３】本発明の方法で窒化膜等の誘電体膜の残存
パターンを除去することにより、その後の半導体製造工
程におけるパターン形成不良の発生や残存パターンに起
因する異物のウェハ上への付着を低減し、結果として半
導体装置の製品歩留りや信頼性を大きく向上させること
ができる。
パターンを除去することにより、その後の半導体製造工
程におけるパターン形成不良の発生や残存パターンに起
因する異物のウェハ上への付着を低減し、結果として半
導体装置の製品歩留りや信頼性を大きく向上させること
ができる。
【００１４】
【実施例】以下、本発明を半導体装置のキャパシタ製造
に適用した実施例につき、図１を参照して説明する。
に適用した実施例につき、図１を参照して説明する。
【００１５】図１は、本実施例に係る半導体装置のキャ
パシタ製造工程図である。まず、図１（ａ）に示すよう
に、Ｐ型の半導体シリコン基板１上に層間絶縁膜２を形
成した後、層間絶縁膜２を選択エッチングして第１の孔
１１及び第２の孔１２を形成する。しかる後、層間絶縁
膜２をマスクとして第１の孔１１及び第２の孔１２の底
面部に露出する半導体基板１にＮ型の不純物をイオン注
入し、さらに熱処理を施して半導体基板１の表面にＮ型
の不純物拡散層１０を形成する。
パシタ製造工程図である。まず、図１（ａ）に示すよう
に、Ｐ型の半導体シリコン基板１上に層間絶縁膜２を形
成した後、層間絶縁膜２を選択エッチングして第１の孔
１１及び第２の孔１２を形成する。しかる後、層間絶縁
膜２をマスクとして第１の孔１１及び第２の孔１２の底
面部に露出する半導体基板１にＮ型の不純物をイオン注
入し、さらに熱処理を施して半導体基板１の表面にＮ型
の不純物拡散層１０を形成する。
【００１６】しかる後、層間絶縁膜２及び不純物拡散層
１０上に減圧ＣＶＤ法によってＮ型不純物を含有する多
結晶シリコン膜３を膜厚１００〜２００ｎｍで成膜し、
層間絶縁膜２上に開孔を有する第１の所定パターンでパ
ターニングされたフォトレジスト膜（図示せず）をマス
クとして多結晶シリコン膜３をＲＩＥやＥＣＲプラズマ
によって異方性エッチングする。そして、フォトレジス
ト膜をドライアッシング等の方法で除去し、下部電極を
形成する。エッチング条件として、例えばＲＩＥの場合
は、Ｃｌ2 ／Ｈｅガスを使用して０．５Ｔｏｒｒの圧力
で３０〜６０秒程度の時間行うと、レジストマスクに対
する寸法変換差の少ない良好な形状が得られる。
１０上に減圧ＣＶＤ法によってＮ型不純物を含有する多
結晶シリコン膜３を膜厚１００〜２００ｎｍで成膜し、
層間絶縁膜２上に開孔を有する第１の所定パターンでパ
ターニングされたフォトレジスト膜（図示せず）をマス
クとして多結晶シリコン膜３をＲＩＥやＥＣＲプラズマ
によって異方性エッチングする。そして、フォトレジス
ト膜をドライアッシング等の方法で除去し、下部電極を
形成する。エッチング条件として、例えばＲＩＥの場合
は、Ｃｌ2 ／Ｈｅガスを使用して０．５Ｔｏｒｒの圧力
で３０〜６０秒程度の時間行うと、レジストマスクに対
する寸法変換差の少ない良好な形状が得られる。
【００１７】次に、図１（ｂ）に示すように、シリコン
酸化膜（膜厚５〜１０ｎｍ程度）、シリコン窒化膜（膜
厚５〜１０ｎｍ程度）及びシリコン酸化膜（膜厚５〜１
０ｎｍ程度）を積層したＯＮＯ膜４を全面に形成する。
さらに上部電極となる多結晶シリコン膜５を膜厚１００
〜２００ｎｍで全面に成膜する。しかる後、第１の所定
パターンの開孔を包含するような開孔を有する第２の所
定パターンでパターニングされたフォトレジスト膜６を
形成する。
酸化膜（膜厚５〜１０ｎｍ程度）、シリコン窒化膜（膜
厚５〜１０ｎｍ程度）及びシリコン酸化膜（膜厚５〜１
０ｎｍ程度）を積層したＯＮＯ膜４を全面に形成する。
さらに上部電極となる多結晶シリコン膜５を膜厚１００
〜２００ｎｍで全面に成膜する。しかる後、第１の所定
パターンの開孔を包含するような開孔を有する第２の所
定パターンでパターニングされたフォトレジスト膜６を
形成する。
【００１８】次に、図１（ｃ）に示すように、フォトレ
ジスト膜６をマスクとして多結晶シリコン膜５とＯＮＯ
膜４と多結晶シリコン膜３とを一括してドライエッチン
グし、ＯＮＯ膜を介した２層の多結晶シリコン膜からな
る上下電極を形成する。エッチング条件としては、例え
ばＲＩＥの場合、ステップ１でＣｌ2 ／Ｈｅガスを使用
して０．５Ｔｏｒｒの圧力で３０〜６０秒程度の時間行
い、多結晶シリコン膜５をエッチングする。次に、ステ
ップ２でＣＦ4 ガスを使用して０．５Ｔｏｒｒの圧力で
５〜１０秒程度の時間行い、ＯＮＯ膜４をエッチングす
る。次に、ステップ３でＣｌ2 ／Ｈｅガスを使用して
０．５Ｔｏｒｒの圧力で３０〜６０秒程度の時間行い、
多結晶シリコン膜３をエッチングする。このとき、シリ
コン窒化膜の壁状の残存パターン８が層間絶縁膜２上に
残る。その後、マスクとして使用したフォトレジスト膜
６をドライアッシングにより除去する。
ジスト膜６をマスクとして多結晶シリコン膜５とＯＮＯ
膜４と多結晶シリコン膜３とを一括してドライエッチン
グし、ＯＮＯ膜を介した２層の多結晶シリコン膜からな
る上下電極を形成する。エッチング条件としては、例え
ばＲＩＥの場合、ステップ１でＣｌ2 ／Ｈｅガスを使用
して０．５Ｔｏｒｒの圧力で３０〜６０秒程度の時間行
い、多結晶シリコン膜５をエッチングする。次に、ステ
ップ２でＣＦ4 ガスを使用して０．５Ｔｏｒｒの圧力で
５〜１０秒程度の時間行い、ＯＮＯ膜４をエッチングす
る。次に、ステップ３でＣｌ2 ／Ｈｅガスを使用して
０．５Ｔｏｒｒの圧力で３０〜６０秒程度の時間行い、
多結晶シリコン膜３をエッチングする。このとき、シリ
コン窒化膜の壁状の残存パターン８が層間絶縁膜２上に
残る。その後、マスクとして使用したフォトレジスト膜
６をドライアッシングにより除去する。
【００１９】ここで、仮に、誘電体膜４の残存パターン
８が残らないように上述のエッチング条件のうちステッ
プ２の時間を延ばした場合、上下電極間のＯＮＯ膜４に
サイドエッチが入ったり、下地である層間絶縁膜２がエ
ッチングされ、結果として半導体装置の歩留りや信頼性
を低下させることになる。
８が残らないように上述のエッチング条件のうちステッ
プ２の時間を延ばした場合、上下電極間のＯＮＯ膜４に
サイドエッチが入ったり、下地である層間絶縁膜２がエ
ッチングされ、結果として半導体装置の歩留りや信頼性
を低下させることになる。
【００２０】次に、図１（ｄ）に示すように、多結晶シ
リコン膜３、誘電体膜４及び多結晶シリコン膜５からな
るキャパシタの側壁９部分を含む表面を覆うように、第
１の所定パターンの開孔と第２の所定パターンの開孔と
の中間位置に開孔を有する第３の所定パターンでフォト
レジスト膜７をパターン形成する。
リコン膜３、誘電体膜４及び多結晶シリコン膜５からな
るキャパシタの側壁９部分を含む表面を覆うように、第
１の所定パターンの開孔と第２の所定パターンの開孔と
の中間位置に開孔を有する第３の所定パターンでフォト
レジスト膜７をパターン形成する。
【００２１】次に、図１（ｅ）に示すように、フォトレ
ジスト膜７をマスクとして残存パターン８をウェットエ
ッチングで除去する。ウエットエッチングの条件として
は、２０〜１００℃程度の熱リン酸溶液を使用し、１〜
３分程度の時間エッチングする。このときのシリコン酸
化膜に対するシリコン窒化膜のエッチング速度比は２０
以上あるので、下地にシリコン酸化膜を用いた層間絶縁
膜でも厚さにして数Åのエッチング量である。
ジスト膜７をマスクとして残存パターン８をウェットエ
ッチングで除去する。ウエットエッチングの条件として
は、２０〜１００℃程度の熱リン酸溶液を使用し、１〜
３分程度の時間エッチングする。このときのシリコン酸
化膜に対するシリコン窒化膜のエッチング速度比は２０
以上あるので、下地にシリコン酸化膜を用いた層間絶縁
膜でも厚さにして数Åのエッチング量である。
【００２２】ここで、層間絶縁膜２が比較的厚いシリコ
ン酸化膜の場合は、熱リン酸溶液の代わりに数％の濃度
のバファードフッ化水素（ＨＦ＋ＮＨ4 Ｆ）水溶液を用
いて数１０秒程度の時間エッチングしてもよい。この場
合は、下地のシリコン酸化膜をエッチングしてリフトオ
フによりシリコン窒化膜の残存パターン８を除去するこ
とができる。
ン酸化膜の場合は、熱リン酸溶液の代わりに数％の濃度
のバファードフッ化水素（ＨＦ＋ＮＨ4 Ｆ）水溶液を用
いて数１０秒程度の時間エッチングしてもよい。この場
合は、下地のシリコン酸化膜をエッチングしてリフトオ
フによりシリコン窒化膜の残存パターン８を除去するこ
とができる。
【００２３】また、層間絶縁膜２が比較的厚いシリコン
酸化膜の場合は、ドライエッチングで除去することも可
能である。ドライエッチングの条件としては、例えばＲ
ＩＥの場合、ＨＢｒ／Ｈｅガスを使用して０．５Ｔｏｒ
ｒ程度の圧力で等方性エッチングする。処理時間に関し
ては、シリコン窒化膜の壁状の残存パターン８の高さに
もよるが、仮に高さが５０ｎｍの場合２〜４分程度の時
間行えばよい。この条件でのシリコン酸化膜に対するシ
リコン窒化膜のエッチング速度比は３０〜４０程度ある
ので、下地酸化膜のエッチング量は少ない。
酸化膜の場合は、ドライエッチングで除去することも可
能である。ドライエッチングの条件としては、例えばＲ
ＩＥの場合、ＨＢｒ／Ｈｅガスを使用して０．５Ｔｏｒ
ｒ程度の圧力で等方性エッチングする。処理時間に関し
ては、シリコン窒化膜の壁状の残存パターン８の高さに
もよるが、仮に高さが５０ｎｍの場合２〜４分程度の時
間行えばよい。この条件でのシリコン酸化膜に対するシ
リコン窒化膜のエッチング速度比は３０〜４０程度ある
ので、下地酸化膜のエッチング量は少ない。
【００２４】これらの方法では、電極間のＯＮＯ膜４に
サイドエッチが入ることは全くなく、シリコン窒化膜の
壁状の残存パターン８を除去することができる。
サイドエッチが入ることは全くなく、シリコン窒化膜の
壁状の残存パターン８を除去することができる。
【００２５】次に、図１（ｆ）に示すように、マスクと
して使用したフォトレジスト膜７をドライアッシングに
より除去する。
して使用したフォトレジスト膜７をドライアッシングに
より除去する。
【００２６】尚、本実施例で用いたＮ型の不純物として
は、Ｐ、Ａｓ等を使用することができる。
は、Ｐ、Ａｓ等を使用することができる。
【００２７】
【発明の効果】以上説明したように、本発明によれば、
異方性ドライエッチング後において発生する、下部電極
の段差があった箇所の誘電体膜の残存パターンを除去す
ることができる。従って、その後の半導体製造工程にお
けるパターン形成不良の発生や残存パターンに起因する
異物のウェハ上への付着を低減し、結果として半導体装
置の製品歩留りや信頼性を大きく向上させることが可能
になる。
異方性ドライエッチング後において発生する、下部電極
の段差があった箇所の誘電体膜の残存パターンを除去す
ることができる。従って、その後の半導体製造工程にお
けるパターン形成不良の発生や残存パターンに起因する
異物のウェハ上への付着を低減し、結果として半導体装
置の製品歩留りや信頼性を大きく向上させることが可能
になる。
【図１】本発明の実施例の半導体装置のキャパシタの製
造工程図である。
造工程図である。
【図２】従来の半導体装置のキャパシタの製造工程図で
ある。
ある。
１ 半導体基板 ２ 層間絶縁膜 ３、５ 多結晶シリコン膜 ４ ＯＮＯ膜 ６、７ フォトレジスト膜 ８ ＯＮＯ膜の残存パターン ９ 側壁 １０ 不純物拡散層 １１ 第１の孔 １２ 第２の孔
Claims (1)
- 【請求項１】 半導体基板に設けられた不純物拡散層と
接続される第１の導電膜をパターン形成する第１の工程
と、 前記第１の導電膜の表面に少なくとも窒化膜を具備する
誘電体膜を形成する第２の工程と、 前記誘電体膜上に第２の導電膜を形成する第３の工程
と、 前記第２の導電膜上に第１のフォトレジスト膜を形成す
る第４の工程と、 前記第１のフォトレジスト膜を露光及び現像して、第１
の孔を有するパターン形状に加工する第５の工程と、 前記第１のフォトレジスト膜をマスクとして異方性エッ
チングを行い、前記第１の導電膜、前記誘電体膜及び前
記第２の導電膜を貫通する第２の孔を形成する第６の工
程と、 前記第１のフォトレジスト膜を除去した後、少なくとも
前記第２の孔の内側面を覆う第２のフォトレジスト膜を
形成する第７の工程と、 前記第２のフォトレジスト膜をマスクとしてエッチング
を行い、前記第２の孔内の前記誘電体膜の残存パターン
を除去する第８の工程とを具備することを特徴とする半
導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21795694A JPH0864765A (ja) | 1994-08-19 | 1994-08-19 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21795694A JPH0864765A (ja) | 1994-08-19 | 1994-08-19 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0864765A true JPH0864765A (ja) | 1996-03-08 |
Family
ID=16712360
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP21795694A Withdrawn JPH0864765A (ja) | 1994-08-19 | 1994-08-19 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0864765A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100325467B1 (ko) * | 2000-01-13 | 2002-02-21 | 박종섭 | 반응부산물 제거방법 |
-
1994
- 1994-08-19 JP JP21795694A patent/JPH0864765A/ja not_active Withdrawn
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100325467B1 (ko) * | 2000-01-13 | 2002-02-21 | 박종섭 | 반응부산물 제거방법 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20011106 |