KR20010045425A - 반도체 소자의 폴리실리콘 플러그 형성 방법 - Google Patents

반도체 소자의 폴리실리콘 플러그 형성 방법 Download PDF

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Abstract

본 발명은 플러그를 이루는 폴리실리콘막이 콘택홀 외부로 노출되는 것을 방지할 수 있는 반도체 소자의 폴리실리콘 플러그 형성 방법에 관한 것으로, 콘택홀 입구의 폴리실리콘막 일부분을 에치백하는 과정에서 콘택홀 입구 측벽에 폴리실리콘막이 잔류하는 것을 방지하기 위하여 콘택홀 입구의 폭을 보다 확장시키면서 입구에 곡면을 형성한 후 폴리실리콘막을 증착하여 콘택홀을 채우고 에치백 공정 또는 CEP 공정을 실시하여 콘택홀 입구의 폴리실리콘막 일부를 제거한 다음 콘택홀 입구에 장벽금속막을 매립하여 플러그를 형성하는데 그 특징이 있다. 본 발명과 같이 플러그를 형성함으로써, 캐패시터 하부전극 형성 후 플러그를 이루는 폴리실리콘막이 콘택홀 외부로 노출되거나 폴리실리콘막과 캐패시터 하부전극이 직접 접하는 것을 효과적으로 억제함으로써 플러그를 이루는 폴리실리콘막의 산화 및 캐패시터 특성 저하 문제를 효과적으로 해결할 수 있다.

Description

반도체 소자의 폴리실리콘 플러그 형성 방법{METHOD FOR FORMING POLYSILICON PLUG OF SEMICONDUCTOR DEVICE}
본 발명은 반도체 소자 제조 분야에 관한 것으로, 특히 플러그 내의 폴리실리콘막이 외부로 노출되는 것을 방지할 수 있는 반도체 소자의 폴리실리콘 플러그 형성 방법에 관한 것이다.
반도체 소자의 집적도가 높아짐에 따라 제조 공정에서 마스크 오정렬 문제가 심각하게 발생한다. 특히, 캐패시터의 하부전극과 반도체 기판을 연결하는 폴리실리콘 플러그 사이에 오정렬이 발생할 경우 노출된 폴리실리콘 플러그는 이후 공정에서 산화되어 소자의 특성을 저하시키는 문제가 있다. 이러한 문제를 해결하기 위하여 폴리실리콘 플러그가 형성되는 콘택홀 상부 내에 TiN 등의 장벽금속막을 채우고 있다. 이와 같이 장벽금속막을 콘택홀 내부에 채우면 마스크 공정에서 오정렬이 발생하여도 폴리실리콘 플러그와 W, Pt, Ir 등으로 이루어지는 캐패시터의 하부전극이 직접 닿게 되는 위험을 피할 수 있다.
장벽금속막을 콘택홀 내부에 형성하기 위해서는 콘택홀 내에 플러그를 이룰 폴리실리콘막을 형성하고 에치백(etch back) 공정 등으로 콘택홀 입구의 폴리실리콘막 일부를 제거할 필요가 있다. 한편, 콘택홀 내부의 폴리실리콘막을 보다 균일하게 감소시키기 위하여 플러그를 이룰 폴리실리콘막을 증착한 후 화학기계적 연마(chemical mechanical polishing, 이하 CMP라 함) 공정을 실시하여 폴리실리콘막 두께의 일부를 일정하게 연마한 다음 에치백 공정을 실시한다. 이와 같이 폴리실리콘막을 에치백한 후 TiN 등으로 장벽금속막을 증착하고 CMP 공정을 실시하여 콘택홀 내부에만 장벽금속막이 남도록 한다.
그러나, 전술한 폴리실리콘막 에치백 공정에서 콘택홀 상부의 폴리실리콘막이 일정하게 제거되지 않고 콘택홀 중심부의 폴리실리콘막만 의도한 대로 제거되고 콘택홀 입구 측벽 주변에는 폴리실리콘막이 제거되지 않고 잔류하는 현상이 발생한다.
이하, 첨부된 도면 도1a 내지 도1h를 참조하여 종래 반도체 소자의 폴리실리콘 플러그 형성 방법의 문제점을 보다 상세히 설명한다.
먼저 도1a에 도시한 바와 같이, 소정의 하부구조(도시하지 않음) 형성이 완료된 반도체 기판(10) 상에 제1 층간절연막(11) 및 비트라인(12)을 형성하고, 비트라인(12) 상부에 마스크 절연막(13) 및 산화막 스페이서(14)를 형성하고 전체 구조 상에 제2 층간절연막(15)을 형성한 다음 제2 층간절연막(15) 상에 콘택홀 영역을 정의하는 감광막 패턴(PR1)을 형성한다.
다음으로 도1b에 도시한 바와 같이, 감광막 패턴(PR1)을 식각마스크로 이용하여 제2 층간절연막(15) 및 제1 층간절연막(11)을 식각하여 반도체 기판(10)을 노출시키는 콘택홀을 형성한다. 이와 같이 형성된 콘택홀의 입구 모서리 부분은 직각을 이루게 된다.
이어서 도1c에 도시한 바와 같이, 감광막 패턴(PR1)을 제거하고 전체 구조 상에 플러그를 이룰 폴리실리콘막(16)을 형성하고, 도1d에 도시한 바와 같이 CMP 공정을 실시하여 폴리실리콘막(16)을 연마한다.
다음으로 도1e에 도시한 바와 같이, 에치백 공정을 실시하여 콘택홀 입구의 폴리실리콘막(16) 일부를 제거한다. 이와 같은 에치백 공정에서 콘택홀 입구의 측벽에 폴리실리콘막(16)이 제거되지 않고 잔류하는 현상이 발생한다.
이어서 도1f에 도시한 바와 같이, 전체 구조 상에 TiN 등과 같은 장벽금속막(17)을 형성하고, CMP 공정을 실시하여 도1g에 도시한 바와 같이 장벽금속막(17)이 콘택홀 내부에만 남도록 한다. 이러한 장벽금속막(17)의 CMP공정 후에 콘택홀 입구 측벽에 잔류한 폴리실리콘막(16)이 콘택홀 외부로 노출된다.
다음으로, 도1h에 도시한 바와 같이 콘택홀 내부에 형성되어 플러그를 이루는 장벽금속막(17) 및 폴리실리콘막(16)을 통하여 상기 반도체 기판(10)과 연결되는 캐패시터 하부전극(18)을 형성한다.
전술한 바와 같이 에치백 공정에서 제거되지 않고 콘택홀 입구 측벽에 잔류하는 폴리실리콘막(16)은 장벽금속막 증착 후 실시되는 CMP 공정에서 콘택홀 외부로 노출되고 캐패시터 하부전극(18)과 직접 접하게 됨에 따라, 이후 유전막 형성 공정에서 캐패시터 하부전극(18)을 통과한 산소와 반응하여 폴리실리콘막(16)이 산화되거나 캐패시터 특성이 저하되는 문제가 발생한다.
상기와 같은 문제점을 해결하기 위하여 안출된 본 발명은 플러그를 이루는 폴리실리콘막이 콘택홀 외부로 노출되는 것을 방지할 수 있는 반도체 소자의 폴리실리콘 플러그 형성 방법을 제공하는데 그 목적이 있다.
도1a 내지 도1h는 종래 기술에 따른 반도체 소자의 폴리실리콘 플러그 및 캐패시터 하부전극 형성 공정 단면도,
도2a 내지 도2h는 본 발명의 제1 실시예에 따른 반도체 소자의 폴리실리콘 플러그 및 캐패시터 하부전극 형성 공정 단면도,
도3a 내지 도3e는 본 발명의 제2 실시예에 따른 반도체 소자의 폴리실리콘 플러그 형성 공정 단면도.
*도면의 주요부분에 대한 도면 부호의 설명*
21, 25: 층간절연막 22, 32: 비트라인
24, 34: 산화막 스페이서 26: 폴리실리콘막
27: 장벽금속막 28: 하부전극
PR2, PR3: 감광막 패턴
상기 목적을 달성하기 위한 본 발명은 반도체 기판 상부에 형성된 층간절연막 상에 콘택홀 영역을 정의하는 감광막 패턴을 형성하되, 이후 콘택홀 형성을 위한 건식식각과정에서 상기 감광막 패턴의 단부가 손실되어 그 아래의 층간절연막이 노출될 정도의 두께로 상기 감광막 패턴을 형성하는 제1 단계; 상기 감광막 패턴으로 덮이지 않은 상기 층간절연막을 건식식각하여 상기 반도체 기판을 노출시키는 콘택홀을 형성함과 동시에, 상기 건식식각 도중 상기 감광막 패턴 단부가 손실됨으로써 노출된 상기 층간절연막을 함께 건식식각하여 상기 콘택홀 입구에 곡면을 형성하는 제2 단계; 상기 감광막 패턴을 제거하는 제3 단계; 상기 제3 단계가 완료된 전체 구조 상에 폴리실리콘막을 형성하고, 상기 콘택홀 입구 부분의 상기 폴리실리콘막 일부분을 제거하는 제4 단계; 및 상기 콘택홀 입구 부분에 장벽금속막을 채워 상기 폴리실리콘막 및 상기 장벽금속막으로 이루어지는 플러그를 형성하는 제5 단계를 포함하는 반도체 소자 제조 방법을 제공한다.
또한, 상기 목적을 달성하기 위한 본 발명은 반도체 기판 상부에 형성된 전도막 패턴 측벽에 절연막 스페이서를 형성하고 전체 구조 상에 층간절연막을 형성한 다음, 상기 절연막 스페이서 상부의 상기 층간절연막을 노출시키며 콘택홀 영역을 정의하는 식각마스크를 형성하는 제1 단계; 상기 식각마스크로 덮이지 않은 상기 층간절연막을 건식식각하여 그 측벽에 상기 절연막 스페이서를 노출시키는 콘택홀을 형성하는 제2 단계; 상기 식각마스크를 제거하는 제3 단계; 상기 제3 단계가 완료된 전체 구조 상에 폴리실리콘막을 형성하고, 상기 절연막 스페이서의 일부분이 노출될 때까지 상기 콘택홀 입구 부분의 상기 폴리실리콘막 일부분을 제거하는 제4 단계; 및 상기 콘택홀 입구 부분에 장벽금속막을 채워 상기 폴리실리콘막 및 상기 장벽금속막으로 이루어지는 플러그를 형성하는 제5 단계를 포함하는 반도체 소자 제조 방법을 제공한다.
본 발명은 콘택홀 입구의 폴리실리콘막 일부분을 에치백하는 과정에서 콘택홀 입구 측벽에 폴리실리콘막이 잔류하는 것을 방지하기 위하여 콘택홀 입구의 폭을 보다 확장시키면서 입구에 곡면을 형성한 후 플러그를 이룰 폴리실리콘막을 증착하여 콘택홀을 채우고 에치백 공정 또는 CEP 공정을 실시하여 콘택홀 입구의 폴리실리콘막 일부를 제거한 다음 콘택홀 입구에 장벽금속막을 매립하여 플러그를 형성하는데 그 특징이 있다.
입구가 수직한 콘택홀 내부에 채워진 폴리실리콘막을 에치백하는 과정에서 콘택홀 상부 측벽 주변의 폴리실리콘막이 제거되지 않고 잔류하는 이유는 아직 구체적으로 알려지지는 않았으나, 현상적으로 에치백 초기에 폴리실리콘막이 잔류하게 되면 계속 콘택홀 측벽 주변에 폴리실리콘막이 남게 되고, 초기에 남지 않으면 계속해서 고르게 폴리실리콘막이 식각되어 제거된다. 따라서, 본 발명과 같이 콘택홀 입구의 폭이 보다 확장되고 입구에 곡면이 형성될 경우에는 콘택홀 입구 층간절연막 상에 에치백 대상 폴리실리콘막의 두께가 상대적으로 얇고 에치백 초기에서 부터 폴리실리콘막이 남지 않게 되어 에치백 공정이 완료된 후 콘택홀 입구 측벽에 폴리실리콘막이 잔류하지 않게 된다.
이하, 첨부된 도면 도2a 내지 도2h를 참조하여 본 발명의 제1 실시예에 따른 반도체 소자 제조 방법을 상세히 설명한다.
먼저 도2a에 도시한 바와 같이, 소정의 하부구조(도시하지 않음) 형성이 완료된 반도체 기판(20) 상에 제1 층간절연막(21) 및 비트라인(22)을 형성하고, 비트라인(22) 상부에 마스크 절연막(23) 및 산화막 스페이서(24)를 형성하고 전체 구조 상에 제2 층간절연막(25)을 형성한 다음 제2 층간절연막(25) 상에 콘택홀 영역을 정의하는 감광막 패턴(PR2)을 형성한다.
콘택홀 영역을 정의하기 위하여 본 발명의 제1 실시예에 따라 형성된 감광막 패턴(PR2)은 도1a에 도시한 종래 감광막 패턴(PR1)의 두께 보다 상대적으로 얇게 형성한다. 즉 감광막 패턴(PR2)은 이후 콘택홀 형성을 위한 식각과정에서 감광막 패턴(PR1)의 단부가 손실되어 그 하부의 제2 층간절연막(25)이 노출되는 두께로 형성한다. 일예로 감광막 패턴(PR2)의 두께는 5000 Å 보다 얇게 형성한다.
또한, 식각도중에 감광막 패턴(PR2)의 소모를 증가시키기 위하여 식각가스에 O2를 첨가하거나 탄소(C)가 적고, 불소(F) 및 염소(Cl)가 많이 첨가된 식각가스를 이용해서 식각도중 폴리머(polymer) 발생을 최대한 억제하여, 폴리머가 감광막 패턴(PR) 소모를 줄이는 효과를 감소시킨다. 한편, 감광막 패턴(PR2) 아래에 하드마스크(hard mask)를 형성하여 하드마스크 모서리의 손실을 증가시킴으로써 콘택홀을 입구를 확장시킬 수도 있다.
다음으로 도2b에 도시한 바와 같이, 감광막 패턴(PR2)을 식각마스크로 이용하여 제2 층간절연막(25) 및 제1 층간절연막(21)을 건식식각해서 반도체 기판(20)을 노출시키는 콘택홀을 형성한다.
전술한 바와 같이 본 발명에 따른 감광막 패턴(PR2)의 두께는 상대적으로 얇기 때문에 제2 층간절연막(25) 및 제1 층간절연막(21)의 건식식각 도중 감광막 패턴(PR2)의 단부가 제거되고 그 하부의 제2 층간절연막(25)이 노출되고, 노출된 제2 층간절연막(25) 식각되어 콘택홀 입구의 폭이 보다 확장되며 첨점없이 곡면을 이룬다. 감광막 패턴(PR2)의 손실이 많도록 하기 위해 건식식각 과정에서 이온충돌효과(ion bombardment effect)를 증가시키는 방법을 이용한다. 즉, 압력을 낮추고 바이어스 파워(bias power)를 증가시켜 이온의 방향성을 향상시키는 방법을 이용하거나, 저압력 고이온밀도 식각장비인 HDP(high density plasma) 식각장비를 사용한다. 본 발명의 실시예에서 바이어스 파워는 1500 w 이상을 인가하고, 압력은 200 mTorr 이하가 되도록 한다.
이어서 도2c에 도시한 바와 같이, 식각마스크로 이용된 감광막 패턴(PR2)을 제거하고 전체 구조 상에 플러그를 이룰 폴리실리콘막(26)을 형성한다.
도2d에 도시한 바와 같이 제2 층간절연막(25) 표면이 노출될 때까지 CMP 공정으로 폴리실리콘막(26)을 연마하여 콘택홀 내부에만 폴리실리콘막(26)이 잔류하도록 한다.
다음으로 도2e에 도시한 바와 같이, 에치백 공정 또는 CEP(chemical etching polishing) 공정을 실시하여 콘택홀 상부의 폴리실리콘막(26) 일부를 제거한다. 전술한 공정에서와 같이 콘택홀 입구의 폭이 보다 확장되고 입구에 곡면이 형성됨에 따라 에치백 또는 CEP 공정 후 콘택홀 입구 측벽에 폴리실리콘막(26)이 잔류하지 않게 된다.
이어서 도2f에 도시한 바와 같이, 전체 구조 상에 TiN 등과 같은 장벽금속막(27)을 형성하고, 제2 층간절연막(25)이 노출될 때까지 CMP 공정을 실시하여 도2g에 도시한 바와 같이 장벽금속막(27)이 콘택홀 내부에만 남도록 한다. 이와 같은 장벽금속막(27) 연마 공정 후에 콘택홀 내부의 폴리실리콘막(26)이 노출되지 않는다.
다음으로, 도2h에 도시한 바와 같이 콘택홀 내부에 형성되어 플러그를 이루는 장벽금속막(27) 및 폴리실리콘막(26)을 통하여 상기 반도체 기판(20)과 연결되는 캐패시터 하부전극(28)을 형성한다.
전술한 바와 같은 본 발명의 제1 실시예에 따라 콘택홀 입구 폭을 보다 확장시키고 곡면을 형성함으로써 에치백 공정에서 콘택홀 입구 측벽에 폴리실리콘막(26)이 잔류하지 않아 콘택홀 외부로 노출되지 않기 때문에 이후 유전막 형성 공정 등에서 폴리실리콘막(26)이 산화되는 것을 효과적으로 방지할 수 있다.
이하, 첨부된 도면 도3a 내지 도3e를 참조하여 본 발명의 제2 실시예에 따른 반도체 소자의 플러그 형성 방법을 상세히 설명한다.
먼저 도3a에 도시한 바와 같이, 소정의 하부구조(도시하지 않음) 형성이 완료된 반도체 기판(30) 상에 제1 층간절연막(31) 및 비트라인(32)을 형성하고, 비트라인(32) 상부에 마스크 절연막(33) 및 산화막 스페이서(34)를 형성하고 전체 구조 상에 제2 층간절연막(35)을 형성한 다음 제2 층간절연막(35) 상에 콘택홀 영역을 정의하는 감광막 패턴(PR3)을 형성한다.
콘택홀 형성을 위한 식각마스크로서 본 발명의 제2 실시예에 따라 형성된 감광막 패턴(PR3)은 도1a에 도시한 종래 감광막 패턴(PR1)이 정의하는 콘택홀 형성 영역의 폭 보다 넓도록 한다. 즉 감광막 패턴(PR3)이 콘택홀과 인접한 산화막 스페이서(34) 상의 제2 층간절연막(35)까지 노출시키도록 한다.
다음으로 도3b에 도시한 바와 같이, 감광막 패턴(PR3)을 식각마스크로 이용하여 자기정렬 콘택(self align contact) 식각 방식으로 제2 층간절연막(25) 및 제1 층간절연막(21)을 식각해서 반도체 기판(30)을 노출시키는 콘택홀을 형성한다. 이때, 산화막 스페이서(34) 상의 제2 층간절연막(35)까지 식각되어 노출된 산화막 스페이서(34)가 콘택홀 측벽을 이루면서 콘택홀의 입구가 상대적으로 넓어질 뿐만 아니라 산화막 스페이서(34)가 콘택홀 측벽을 이룸으로써 완만한 콘택홀 측벽을 얻을 수 있다.
이어서 도3c에 도시한 바와 같이, 식각마스크로 이용된 감광막 패턴(PR3)을 제거하고 전체 구조 상에 플러그를 이룰 폴리실리콘막(36)을 형성하고, 도3d에 도시한 바와 같이 제2 층간절연막(35)이 노출될 때까지 CMP 공정으로 폴리실리콘막(36)을 연마하여 콘택홀 내부에만 폴리실리콘막(36)이 잔류하도록 한다.
다음으로 도3e에 도시한 바와 같이, 콘택홀 측벽을 이루는 산화막 스페이서(34)의 일부가 노출될 때까지 에치백 또는 CEP 공정을 실시하여 콘택홀 상부의 폴리실리콘막(36) 일부를 제거한다. 이와 같이 완만한 콘택홀 측벽을 이루는 산화막 스페이서(34)가 노출될 때까지 에치백 또는 CEP 공정을 진행하여 폴리실리콘막(36) 일부를 제거함으로써 콘택홀 입구 측벽에 폴리실리콘막(36)이 잔류하는 것을 효과적으로 방지할 수 있다.
이후, 전체 구조 상에 TiN 등과 같은 장벽금속막을 형성하고, 제2 층간절연막(35)이 노출될 때까지 CMP 공정을 실시하여 장벽금속막이 콘택홀 내부에만 남도록 한 다음, 콘택홀 내부의 장벽금속막 및 폴리실리콘막을 통하여 상기 반도체 기판(20)과 연결되는 캐패시터 하부전극을 형성한다.
전술한 본 발명의 제1 실시예 및 제2 실시예에서 상기 제2 층간절연막(25, 35)은 실리콘산화막 또는 유전율이 낮은 물질로 형성한다. 또한, 건식식각은 HELICAL, HELICON, ECR(electron cyclotron resonance), TCP(transformer coupled plasma), MERIE(magnetically enhanced reactive ion etching), SWP(surface wave plasma) 등의 플라즈마 소오스를 이용하여 실시한다. 그리고, 상기 실시예에서 콘택홀은 단순한 홀 형태뿐만 아니라 라인(line) 형태, T자 형태, I자 형태, Z자 형태로도 형성할 수 있으며, 이 경우 제2 실시예에 따른 콘택홀 형성 과정에서는 확장된 마진 자기정렬콘택(enlarged margin SAC, EMSAC) 방법을 이용한다.
이상에서 설명한 본 발명은 전술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.
상기와 같이 이루어지는 본 발명에 따라 플러그를 형성할 경우, 캐패시터 하부전극 형성 후 플러그를 이루는 폴리실리콘막이 콘택홀 외부로 노출되거나 폴리실리콘막과 캐패시터 하부전극이 접하는 것을 효과적으로 억제함으로써 플러그를 이루는 폴리실리콘막의 산화 및 캐패시터 특성 저하 문제를 효과적으로 해결할 수 있다.

Claims (6)

  1. 반도체 소자 제조 방법에 있어서,
    반도체 기판 상부에 형성된 층간절연막 상에 콘택홀 영역을 정의하는 감광막 패턴을 형성하되, 이후 콘택홀 형성을 위한 건식식각과정에서 상기 감광막 패턴의 단부가 손실되어 그 아래의 층간절연막이 노출될 정도의 두께로 상기 감광막 패턴을 형성하는 제1 단계;
    상기 감광막 패턴으로 덮이지 않은 상기 층간절연막을 건식식각하여 상기 반도체 기판을 노출시키는 콘택홀을 형성함과 동시에, 상기 건식식각 도중 상기 감광막 패턴 단부가 손실됨으로써 노출된 상기 층간절연막을 함께 건식식각하여 상기 콘택홀 입구에 곡면을 형성하는 제2 단계;
    상기 감광막 패턴을 제거하는 제3 단계;
    상기 제3 단계가 완료된 전체 구조 상에 폴리실리콘막을 형성하고, 상기 콘택홀 입구 부분의 상기 폴리실리콘막 일부분을 제거하는 제4 단계; 및
    상기 콘택홀 입구 부분에 장벽금속막을 채워 상기 폴리실리콘막 및 상기 장벽금속막으로 이루어지는 플러그를 형성하는 제5 단계
    를 포함하는 반도체 소자 제조 방법.
  2. 제 1 항에 있어서,
    상기 감광막 패턴은 5000 Å 보다 얇게 형성하는 것을 특징으로 하는 반도체 소자 제조 방법.
  3. 제 1 항 또는 제 2 항에 있어서,
    상기 제2 단계는,
    플라즈마 소오스를 이용한 장치 내에서,
    O2, F 및 Cl을 포함한 식각가스를 이용한 건식식각 공정을 실시하는 것을 특징으로 하는 반도체 소자 제조 방법.
  4. 반도체 소자 제조 방법에 있어서,
    반도체 기판 상부에 형성된 전도막 패턴 측벽에 절연막 스페이서를 형성하고 전체 구조 상에 층간절연막을 형성한 다음, 상기 절연막 스페이서 상부의 상기 층간절연막을 노출시키며 콘택홀 영역을 정의하는 식각마스크를 형성하는 제1 단계;
    상기 식각마스크로 덮이지 않은 상기 층간절연막을 건식식각하여 그 측벽에 상기 절연막 스페이서를 노출시키는 콘택홀을 형성하는 제2 단계;
    상기 식각마스크를 제거하는 제3 단계;
    상기 제3 단계가 완료된 전체 구조 상에 폴리실리콘막을 형성하고, 상기 절
    연막 스페이서의 일부분이 노출될 때까지 상기 콘택홀 입구 부분의 상기 폴리실리
    콘막 일부분을 제거하는 제4 단계; 및
    상기 콘택홀 입구 부분에 장벽금속막을 채워 상기 폴리실리콘막 및 상기 장벽금속막으로 이루어지는 플러그를 형성하는 제5 단계
    를 포함하는 반도체 소자 제조 방법.
  5. 제 1 항 또는 제 4 항에 있어서,
    상기 제4 단계는,
    상기 제3 단계가 완료된 전체 구조 상에 폴리실리콘막을 형성하는 단계;
    상기 층간절연막 표면이 노출될 때까지 상기 폴리실리콘막을 연마하는 단계; 및
    식각 또는 CEP 공정을 실시하여 상기 콘택홀 입구 부분의 상기 폴리실리콘막일부분을 제거하는 단계를 포함하는 것을 특징으로 하는 반도체 소자 제조 방법.
  6. 제 5 항에 있어서,
    상기 제5 단계는,
    상기 제4 단계가 완료된 전체 구조 상에 장벽금속막을 형성하는 단계; 및
    상기 층간절연막 표면이 노출될 때까지 상기 장벽금속막을 연마하는 단계
    를 포함하는 반도체 소자 제조 방법.
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