JPH0582549A - 薄膜トランジスタの製造方法 - Google Patents
薄膜トランジスタの製造方法Info
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- JPH0582549A JPH0582549A JP23851291A JP23851291A JPH0582549A JP H0582549 A JPH0582549 A JP H0582549A JP 23851291 A JP23851291 A JP 23851291A JP 23851291 A JP23851291 A JP 23851291A JP H0582549 A JPH0582549 A JP H0582549A
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
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Abstract
(57)【要約】
【目的】一つのホトレジスト膜をマスクとして半導体膜
中に低濃度拡散領域と高濃度拡散領域を形成し、自己整
合的にＬＤＤ構造を実現する。 【構成】ゲート電極３上のＳｉＯ2 膜６の上にホトレジ
スト膜７を設けてパターニングし、ホトレジスト膜７を
マスクとしてＳｉＯ2 膜６を等方性エッチングし、アン
ダカット部を設けた後、シリコン基板１に対し３０〜６
０°の角度で低濃度のホウ素イオン８をイオン注入し、
Ｐ- 型拡散領域９を形成する。次にシリコン基板１に対
し垂直に高濃度のホウ素イオン１０をイオン注入し、Ｐ
＋型拡散領域１１を形成し、自己整合的にＬＤＤ構造を
実現する。
中に低濃度拡散領域と高濃度拡散領域を形成し、自己整
合的にＬＤＤ構造を実現する。 【構成】ゲート電極３上のＳｉＯ2 膜６の上にホトレジ
スト膜７を設けてパターニングし、ホトレジスト膜７を
マスクとしてＳｉＯ2 膜６を等方性エッチングし、アン
ダカット部を設けた後、シリコン基板１に対し３０〜６
０°の角度で低濃度のホウ素イオン８をイオン注入し、
Ｐ- 型拡散領域９を形成する。次にシリコン基板１に対
し垂直に高濃度のホウ素イオン１０をイオン注入し、Ｐ
＋型拡散領域１１を形成し、自己整合的にＬＤＤ構造を
実現する。
Description
【０００１】
【産業上の利用分野】本発明は薄膜トランジスタの製造
方法に関し、特にＬＤＤ構造の薄膜トランジスタの製造
方法に関する。
方法に関し、特にＬＤＤ構造の薄膜トランジスタの製造
方法に関する。
【０００２】
【従来の技術】近年、多結晶シリコン又は無定型シリコ
ンを基板とする薄膜ＭＯＳトランジスタをＳＲＡＭの負
荷素子として用いるという提案がなされている。これは
インターナショナル・エレクトロン・デバイシス・ミー
ティング・テクニカル・ダイジェスト（Ｉｎｔｅｒｎａ
ｔｉｏｎａｌ Ｅｌｅｃｔｒｏｎ Ｄｅｖｉｃｅｓ Ｍ
ｅｅｔｉｎｇ Ｔｅｃｈｎｉｃａｌ Ｄｉｇｅｓｔ）１
９８８年、第４８頁等に見られる。この場合、最も重要
となる項目としてリーク電流の低減があげられる。例え
ば４ＭｂｉｔのＳＲＡＭにおいてスタンバイ電流を１μ
Ａ以下に抑えるためには、１素子当りのリーク電流を
０．２５ｐＡ以下にしなくてはならない。このリーク電
流の低減にはチャネルとなるシリコン膜の薄膜化、ドレ
イン領域の電界緩和が効果的である。チャネル領域の薄
膜化のためには、ゲート電極がチャネル領域の下部にあ
る下部ゲート型が有利である。ゲート電極がチャネル領
域の上部にある上部ゲート型では、エッチングによって
チャネル領域のシリコン膜にダメージが与えられてしま
う可能性が高いからである。また、ドレイン領域の電界
緩和のためには、いわゆるＬＤＤ構造をとるのが有効で
ある。このようにＳＲＡＭの負荷素子として薄膜トラン
ジスタを用い、リークを低減しようとすると、下部ゲー
ト型でＬＤＤ構造を形成する必要が出てくる。
ンを基板とする薄膜ＭＯＳトランジスタをＳＲＡＭの負
荷素子として用いるという提案がなされている。これは
インターナショナル・エレクトロン・デバイシス・ミー
ティング・テクニカル・ダイジェスト（Ｉｎｔｅｒｎａ
ｔｉｏｎａｌ Ｅｌｅｃｔｒｏｎ Ｄｅｖｉｃｅｓ Ｍ
ｅｅｔｉｎｇ Ｔｅｃｈｎｉｃａｌ Ｄｉｇｅｓｔ）１
９８８年、第４８頁等に見られる。この場合、最も重要
となる項目としてリーク電流の低減があげられる。例え
ば４ＭｂｉｔのＳＲＡＭにおいてスタンバイ電流を１μ
Ａ以下に抑えるためには、１素子当りのリーク電流を
０．２５ｐＡ以下にしなくてはならない。このリーク電
流の低減にはチャネルとなるシリコン膜の薄膜化、ドレ
イン領域の電界緩和が効果的である。チャネル領域の薄
膜化のためには、ゲート電極がチャネル領域の下部にあ
る下部ゲート型が有利である。ゲート電極がチャネル領
域の上部にある上部ゲート型では、エッチングによって
チャネル領域のシリコン膜にダメージが与えられてしま
う可能性が高いからである。また、ドレイン領域の電界
緩和のためには、いわゆるＬＤＤ構造をとるのが有効で
ある。このようにＳＲＡＭの負荷素子として薄膜トラン
ジスタを用い、リークを低減しようとすると、下部ゲー
ト型でＬＤＤ構造を形成する必要が出てくる。
【０００３】以下に従来の技術による、下部ゲート型、
ＬＤＤ構造の薄膜トランジスタの製造方法を、図面を用
いて説明する。
ＬＤＤ構造の薄膜トランジスタの製造方法を、図面を用
いて説明する。
【０００４】図３（ａ）〜（ｂ）は従来の薄膜トランジ
スタの製造方法を説明するための工程順に示した半導体
チップの断面図である。
スタの製造方法を説明するための工程順に示した半導体
チップの断面図である。
【０００５】まず、図３（ａ）に示すように、シリコン
基板１の上に熱酸化あるいは公知のＬＰＣＶＤ法により
厚さ０．１〜１μｍのＳｉＯ2 膜２を形成する。次に、
ＳｉＯ2 膜2 の上にＬＰＣＶＤ法により厚さ５０〜２０
０ｎｍの多結晶シリコン膜を堆積し、イオン注入あるい
は拡散法によってホウ素、リンなどの不純物を１０19〜
１０20ｃｍ-3の濃度にドープした後、選択的にエッチン
グしてゲート電極３を形成する。次に、ゲート電極３の
表面にゲート酸化膜となるＳｉＯ2 膜４を熱酸化あるい
はＬＰＣＶＤ法により１０〜１００ｎｍの厚さに形成
し、ＳｉＯ2 膜４の上にＬＰＣＶＤ法により多結晶シリ
コン膜を１０〜１００ｎｍの厚さに堆積し、イオン注入
法によりリン又はヒ素を１０16〜１０17ｃｍ-3の濃度に
ドープしてチャネル領域となるＮ型多結晶シリコン膜５
を形成する。
基板１の上に熱酸化あるいは公知のＬＰＣＶＤ法により
厚さ０．１〜１μｍのＳｉＯ2 膜２を形成する。次に、
ＳｉＯ2 膜2 の上にＬＰＣＶＤ法により厚さ５０〜２０
０ｎｍの多結晶シリコン膜を堆積し、イオン注入あるい
は拡散法によってホウ素、リンなどの不純物を１０19〜
１０20ｃｍ-3の濃度にドープした後、選択的にエッチン
グしてゲート電極３を形成する。次に、ゲート電極３の
表面にゲート酸化膜となるＳｉＯ2 膜４を熱酸化あるい
はＬＰＣＶＤ法により１０〜１００ｎｍの厚さに形成
し、ＳｉＯ2 膜４の上にＬＰＣＶＤ法により多結晶シリ
コン膜を１０〜１００ｎｍの厚さに堆積し、イオン注入
法によりリン又はヒ素を１０16〜１０17ｃｍ-3の濃度に
ドープしてチャネル領域となるＮ型多結晶シリコン膜５
を形成する。
【０００６】次に、図３（ｂ）に示すように、ゲート電
極３上のＮ型多結晶シリコン膜５の表面にパターニング
して設けたホトレジスト膜１４をマスクとして、ホウ素
イオン１５をイオン注入法により１０17〜１０18ｃｍ-3
の濃度にドープし、Ｐ- 型拡散領域９を形成する。
極３上のＮ型多結晶シリコン膜５の表面にパターニング
して設けたホトレジスト膜１４をマスクとして、ホウ素
イオン１５をイオン注入法により１０17〜１０18ｃｍ-3
の濃度にドープし、Ｐ- 型拡散領域９を形成する。
【０００７】次に、図３（ｃ）に示すように、ホトレジ
スト膜１４を除去した後、再度ホトレジスト膜１６を塗
布してパターニングし、ホトレジスト膜１６をマスクと
して、イオン注入法によりホウ素イオンをドープして、
Ｐ- 型拡散領域９と接続する１０19〜１０20ｃｍ-3の濃
度を持つＰ+ 型拡散領域１１を形成する。
スト膜１４を除去した後、再度ホトレジスト膜１６を塗
布してパターニングし、ホトレジスト膜１６をマスクと
して、イオン注入法によりホウ素イオンをドープして、
Ｐ- 型拡散領域９と接続する１０19〜１０20ｃｍ-3の濃
度を持つＰ+ 型拡散領域１１を形成する。
【０００８】次に、図３（ｄ）に示すように、ホトレジ
スト膜１６を除去して下部ゲート型の薄膜トランジスタ
を構成する。
スト膜１６を除去して下部ゲート型の薄膜トランジスタ
を構成する。
【０００９】ここで、ホトレジスト膜１６によってマス
クされる領域はホトレジスト膜１４によってマスクされ
る領域よりも広いので、チャネル領域となるＮ型多結晶
シリコン膜５と、ソース・ドレイン領域となるＰ+ 型拡
散領域１１との間に、Ｐ- 型拡散領域９ができ、ＬＤＤ
構造が形成されて、ドレイン領域の電界を緩和する。
クされる領域はホトレジスト膜１４によってマスクされ
る領域よりも広いので、チャネル領域となるＮ型多結晶
シリコン膜５と、ソース・ドレイン領域となるＰ+ 型拡
散領域１１との間に、Ｐ- 型拡散領域９ができ、ＬＤＤ
構造が形成されて、ドレイン領域の電界を緩和する。
【００１０】
【発明が解決しようとする課題】この従来の薄膜トラン
ジスタの製造方法は、ホトレジスト膜によるマスクを２
回使っており、自己整合的にＬＤＤ構造を形成すること
ができない。すなわち、ホトレジスト膜１４とホトレジ
スト膜１６はゲート電極３に対して位置を合わせる必要
があり、そのときの位置合わせ誤差が重なって大きくな
る可能性がある。その一例を図４に示す。図４は図３
（ｄ）の一部を拡大したものであるが、位置合わせ誤差
のないときの、Ｐ- 型拡散領域９の長さをＸ、ゲート電
極３とホトレジスト膜１４との位置合わせ誤差をσ1 ゲ
ート電極３とホトレジスト膜１６との位置合わせ誤差を
σ2 とすると、位置合わせ誤差があるときの、Ｐ- 型拡
散領域９の長さＹはＸ−（σ1 ＋σ2 ）となり、おのお
のの誤差の和が全体の誤差となる。Ｘとして用いられる
のは通常２００〜６００ｎｍであり、σ1 ，σ2 は１０
０〜２００ｎｍであるので、全体の誤差σ1 ＋σ2 は２
００〜４００ｎｍとなってＸと同等、あるいはそれ以上
となってしまう。この位置合わせ誤差は制御するのが困
難である上、薄膜トランジスタの特性はドレイン領域の
電界に敏感であるため、従来の技術では位置合わせ誤差
によって薄膜トランジスタの特性が大きく変動するとう
いう問題点があった。
ジスタの製造方法は、ホトレジスト膜によるマスクを２
回使っており、自己整合的にＬＤＤ構造を形成すること
ができない。すなわち、ホトレジスト膜１４とホトレジ
スト膜１６はゲート電極３に対して位置を合わせる必要
があり、そのときの位置合わせ誤差が重なって大きくな
る可能性がある。その一例を図４に示す。図４は図３
（ｄ）の一部を拡大したものであるが、位置合わせ誤差
のないときの、Ｐ- 型拡散領域９の長さをＸ、ゲート電
極３とホトレジスト膜１４との位置合わせ誤差をσ1 ゲ
ート電極３とホトレジスト膜１６との位置合わせ誤差を
σ2 とすると、位置合わせ誤差があるときの、Ｐ- 型拡
散領域９の長さＹはＸ−（σ1 ＋σ2 ）となり、おのお
のの誤差の和が全体の誤差となる。Ｘとして用いられる
のは通常２００〜６００ｎｍであり、σ1 ，σ2 は１０
０〜２００ｎｍであるので、全体の誤差σ1 ＋σ2 は２
００〜４００ｎｍとなってＸと同等、あるいはそれ以上
となってしまう。この位置合わせ誤差は制御するのが困
難である上、薄膜トランジスタの特性はドレイン領域の
電界に敏感であるため、従来の技術では位置合わせ誤差
によって薄膜トランジスタの特性が大きく変動するとう
いう問題点があった。
【００１１】
【課題を解決するための手段】本発明の薄膜トランジス
タの製造方法は、半導体基板上に設けた絶縁膜の上に選
択的にゲート電極を形成する工程と、前記ゲート電極の
表面にゲート酸化膜を形成する工程と、前記ゲート酸化
膜を含む表面に一導電型半導体膜及び絶縁膜を順次堆積
する工程と、前記ゲート電極上の絶縁膜上に選択的にホ
トレジスト膜を形成する工程と、前記ホトレジスト膜を
マスクとして前記絶縁膜を等方性エッチングして前記ホ
トレジスト膜の端部にアンダーカット部を設ける工程
と、前記ホトレジスト膜をマスクとして前記半導体膜に
逆導電型不純物を斜め方向からイオン注入して前記アン
ダーカット部を含む前記半導体膜に逆導電型低濃度拡散
領域を形成する工程と、前記ホトレジスト膜をマスクと
して逆導電型不純物を垂直方向からイオン注入して前記
半導体膜に逆導電型高濃度拡散領域を形成する工程とを
含んで構成される。
タの製造方法は、半導体基板上に設けた絶縁膜の上に選
択的にゲート電極を形成する工程と、前記ゲート電極の
表面にゲート酸化膜を形成する工程と、前記ゲート酸化
膜を含む表面に一導電型半導体膜及び絶縁膜を順次堆積
する工程と、前記ゲート電極上の絶縁膜上に選択的にホ
トレジスト膜を形成する工程と、前記ホトレジスト膜を
マスクとして前記絶縁膜を等方性エッチングして前記ホ
トレジスト膜の端部にアンダーカット部を設ける工程
と、前記ホトレジスト膜をマスクとして前記半導体膜に
逆導電型不純物を斜め方向からイオン注入して前記アン
ダーカット部を含む前記半導体膜に逆導電型低濃度拡散
領域を形成する工程と、前記ホトレジスト膜をマスクと
して逆導電型不純物を垂直方向からイオン注入して前記
半導体膜に逆導電型高濃度拡散領域を形成する工程とを
含んで構成される。
【００１２】
【実施例】次に、本発明について図面を参照して説明す
る。
る。
【００１３】図１（ａ）〜（ｅ）は本発明の第１の実施
例を説明するための工程順に示した半導体チップの断面
図である。
例を説明するための工程順に示した半導体チップの断面
図である。
【００１４】まず、図１（ａ）に示すように、従来例と
同様の工程によりシリコン基板１の上に設けたＳｉＯ2
膜２の上にゲート電極３を設け、ゲート電極３を含む表
面にＳｉＯ2 膜４及びＮ型多結晶シリコン膜５を順次堆
積して設ける。次にＮ型多結晶シリコン膜５の上にＬＰ
ＣＶＤ法によりＳｉＯ2 膜６を２００〜３００ｎｍの厚
さに堆積する。
同様の工程によりシリコン基板１の上に設けたＳｉＯ2
膜２の上にゲート電極３を設け、ゲート電極３を含む表
面にＳｉＯ2 膜４及びＮ型多結晶シリコン膜５を順次堆
積して設ける。次にＮ型多結晶シリコン膜５の上にＬＰ
ＣＶＤ法によりＳｉＯ2 膜６を２００〜３００ｎｍの厚
さに堆積する。
【００１５】次に、図１（ｂ）に示すように、ＳｉＯ2
膜６の上にホトレジスト膜７を塗布してパターニング
し、ゲート電極３上にマスクを設ける。
膜６の上にホトレジスト膜７を塗布してパターニング
し、ゲート電極３上にマスクを設ける。
【００１６】次に、図１（ｃ）に示すように、ウェット
エッチングの様な等方性エッチングによりホトレジスト
膜７をマスクとしてＳｉＯ2 膜６を除去する。この等方
性エッチングにより、ＳｉＯ2 膜６はホトレジスト膜７
よりも２００〜３００ｎｍ内側までエッチングされるこ
ととなる。次に、シリコン基板１を回転させながらシリ
コン基板１に対して３０〜６０°の角度でホウ素イオン
８をイオン注入し、不純物濃度が１０17〜１０18ｃｍ-3
のＰ- 型拡散領域９を形成する。ここで、Ｐ- 型拡散領
域９はホトレジスト膜７よりも１００〜５００ｎｍ内側
まで形成されることとなる。
エッチングの様な等方性エッチングによりホトレジスト
膜７をマスクとしてＳｉＯ2 膜６を除去する。この等方
性エッチングにより、ＳｉＯ2 膜６はホトレジスト膜７
よりも２００〜３００ｎｍ内側までエッチングされるこ
ととなる。次に、シリコン基板１を回転させながらシリ
コン基板１に対して３０〜６０°の角度でホウ素イオン
８をイオン注入し、不純物濃度が１０17〜１０18ｃｍ-3
のＰ- 型拡散領域９を形成する。ここで、Ｐ- 型拡散領
域９はホトレジスト膜７よりも１００〜５００ｎｍ内側
まで形成されることとなる。
【００１７】次に、図１（ｄ）に示すように、シリコン
基板１に対して垂直にホウ素イオン１０を注入し、不純
物濃度が１０19〜１０20ｃｍ-3のＰ+ 型拡散領域１１を
形成する。
基板１に対して垂直にホウ素イオン１０を注入し、不純
物濃度が１０19〜１０20ｃｍ-3のＰ+ 型拡散領域１１を
形成する。
【００１８】次に、図１（ｅ）に示すように、ホトレジ
スト膜７を除去して薄膜トランジスタを構成する。な
お、ＳｉＯ2 膜６は平坦性を高めるためにエッチングに
より除去してもよい。
スト膜７を除去して薄膜トランジスタを構成する。な
お、ＳｉＯ2 膜６は平坦性を高めるためにエッチングに
より除去してもよい。
【００１９】以上のような製造方法によれば、Ｐ- 型拡
散領域９はホトレジスト膜７より１００〜５００ｎｍ内
側にまで入っているのに対し、Ｐ+ 型拡散領域１１はホ
トレジスト膜７より外側にしか形成されないので、チャ
ネル領域となるＮ型多結晶シリコン膜５とソース・ドレ
イン領域のＰ+ 型拡散領域１１の間にＰ- 型拡散領域９
を設けることになり１つのホトレジスト膜７をマスクと
してＬＤＤ構造を形成することができる。
散領域９はホトレジスト膜７より１００〜５００ｎｍ内
側にまで入っているのに対し、Ｐ+ 型拡散領域１１はホ
トレジスト膜７より外側にしか形成されないので、チャ
ネル領域となるＮ型多結晶シリコン膜５とソース・ドレ
イン領域のＰ+ 型拡散領域１１の間にＰ- 型拡散領域９
を設けることになり１つのホトレジスト膜７をマスクと
してＬＤＤ構造を形成することができる。
【００２０】図２（ａ）〜（ｅ）は本発明の第２の実施
例を説明するための工程順に示した半導体チップの断面
図である。
例を説明するための工程順に示した半導体チップの断面
図である。
【００２１】図２（ａ）に示すように、第１の実施例と
同様の工程でゲート電極３を含む表面にＳｉＯ2 膜４及
びＮ型多結晶シリコン膜５を順次堆積して設けた後、Ｎ
型多結晶シリコン膜５の表面を熱酸化するかあるいはＬ
ＰＣＶＤ法により堆積して５〜３０ｎｍのＳｉＯ２膜１
２を形成し、ＳｉＯ2 膜１２の上にＬＰＣＶＤ法により
厚さ２００〜３００ｎｍの多結晶シリコン膜１３を堆積
する。この多結晶シリコン膜１３には、導電性をもたせ
るために、ホウ素、リン、ヒ素などの不純物を、拡散法
あるいはイオン注入法によりドープしてもよい。
同様の工程でゲート電極３を含む表面にＳｉＯ2 膜４及
びＮ型多結晶シリコン膜５を順次堆積して設けた後、Ｎ
型多結晶シリコン膜５の表面を熱酸化するかあるいはＬ
ＰＣＶＤ法により堆積して５〜３０ｎｍのＳｉＯ２膜１
２を形成し、ＳｉＯ2 膜１２の上にＬＰＣＶＤ法により
厚さ２００〜３００ｎｍの多結晶シリコン膜１３を堆積
する。この多結晶シリコン膜１３には、導電性をもたせ
るために、ホウ素、リン、ヒ素などの不純物を、拡散法
あるいはイオン注入法によりドープしてもよい。
【００２２】次に、図２（ｂ）に示すように、多結晶シ
リコン膜１３の上にホトレジスト膜７を塗布し、ホトリ
ソグラフィ技術によりパターニングする。
リコン膜１３の上にホトレジスト膜７を塗布し、ホトリ
ソグラフィ技術によりパターニングする。
【００２３】次に、図２（ｃ）示すように、等方性エッ
チングにより多結晶シリコン膜１３を、ホトレジスト膜
７の端部より２００〜３００ｎｍ内側までエッチングす
る。このときＳｉＯ2 膜１２はエッチングのストッパー
として機能する。次に、第１の実施例と同様に、シリコ
ン基板１に対して３０〜６０°の角度でホウ素イオン８
を注入し、１０17〜１０18ｃｍ-3の濃度にドープされた
Ｐ- 型拡散領域９を形成する。
チングにより多結晶シリコン膜１３を、ホトレジスト膜
７の端部より２００〜３００ｎｍ内側までエッチングす
る。このときＳｉＯ2 膜１２はエッチングのストッパー
として機能する。次に、第１の実施例と同様に、シリコ
ン基板１に対して３０〜６０°の角度でホウ素イオン８
を注入し、１０17〜１０18ｃｍ-3の濃度にドープされた
Ｐ- 型拡散領域９を形成する。
【００２４】次に、図２（ｄ）に示すように、シリコン
基板１に対し垂直にホウ素イオン１０をイオン注入し
て、１０19〜１０20ｃｍ-3の濃度のＰ+ 型拡散領域１１
を形成する。
基板１に対し垂直にホウ素イオン１０をイオン注入し
て、１０19〜１０20ｃｍ-3の濃度のＰ+ 型拡散領域１１
を形成する。
【００２５】次に、図２（ｅ）に示すように、ホトレジ
スト膜７を除去して薄膜トランジスを構成する。
スト膜７を除去して薄膜トランジスを構成する。
【００２６】この実施例によれば、チャネル領域となる
Ｎ型多結晶シリコン膜５の上に、ＳｉＯ2 膜１２を介し
て多結晶シリコン膜１３が残るので、これを薄膜トラン
ジスタのゲート電極として用いれば、チャネル領域をゲ
ート電極が上下からはさむ形となり、チャネル電位が安
定し、薄膜トランジスタの特性が向上するという利点が
ある。
Ｎ型多結晶シリコン膜５の上に、ＳｉＯ2 膜１２を介し
て多結晶シリコン膜１３が残るので、これを薄膜トラン
ジスタのゲート電極として用いれば、チャネル領域をゲ
ート電極が上下からはさむ形となり、チャネル電位が安
定し、薄膜トランジスタの特性が向上するという利点が
ある。
【００２７】
【発明の効果】以上説明したように本発明は、ホトレジ
スト膜を１回形成するだけでＬＤＤ構造が形成できるの
で、従来の技術のように位置合わせ誤差が足し合わさる
ことがなく、従来の技術では２００〜４００ｎｍであっ
た位置合わせ誤差が１００〜２００ｎｍに低減される。
また、低濃度拡散領域の大きさは、ホトレジスト膜の下
に敷く被覆膜の厚さ及びイオンビームの角度によって決
まる。従って制御性よく、安定した特性の下部ゲート
型、ＬＤＤ構造の薄膜トランジスタを得ることができ
る。
スト膜を１回形成するだけでＬＤＤ構造が形成できるの
で、従来の技術のように位置合わせ誤差が足し合わさる
ことがなく、従来の技術では２００〜４００ｎｍであっ
た位置合わせ誤差が１００〜２００ｎｍに低減される。
また、低濃度拡散領域の大きさは、ホトレジスト膜の下
に敷く被覆膜の厚さ及びイオンビームの角度によって決
まる。従って制御性よく、安定した特性の下部ゲート
型、ＬＤＤ構造の薄膜トランジスタを得ることができ
る。
【図面の簡単な説明】
【図１】本発明の第１の実施例を説明するための工程順
に示した半導体チップの断面図。
に示した半導体チップの断面図。
【図２】本発明の第２の実施例を説明するための工程順
に示した半導体チップの断面図。
に示した半導体チップの断面図。
【図３】従来の薄膜トランジスタの製造方法を説明する
ための工程順に示した半導体チップの断面図。
ための工程順に示した半導体チップの断面図。
【図４】従来例の問題点を説明するための半導体チップ
の断面図。
の断面図。
１ シリコン基板 ２，４，６，１２ ＳｉＯ2 膜 ３ ゲート電極 ５ Ｎ型多結晶シリコン膜 ７，１４，１６ ホトレジスト膜 ８，１０，１５ ホウ素イオン ９ Ｐ- 型拡散領域 １１ Ｐ+ 型拡散領域 １３ 多結晶シリコン膜
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.5 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 27/12 8728−4Ｍ
Claims (1)
- 【請求項１】 半導体基板上に設けた絶縁膜の上に選択
的にゲート電極を形成する工程と、前記ゲート電極の表
面にゲート酸化膜を形成する工程と、前記ゲート酸化膜
を含む表面に一導電型半導体膜及び絶縁膜を順次堆積す
る工程と、前記ゲート電極上の絶縁膜上に選択的にホト
レジスト膜を形成する工程と、前記ホトレジスト膜をマ
スクとして前記絶縁膜を等方性エッチングして前記ホト
レジスト膜の端部にアンダーカット部を設ける工程と、
前記ホトレジスト膜をマスクとして前記半導体膜に逆導
電型不純物を斜め方向からイオン注入して前記アンダー
カット部を含む前記半導体膜に逆導電型低濃度拡散領域
を形成する工程と、前記ホトレジスト膜をマスクとして
逆導電型不純物を垂直方向からイオン注入して前記半導
体膜に逆導電型高濃度拡散領域を形成する工程とを含む
ことを特徴とする薄膜トランジスタの製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3238512A JP3019526B2 (ja) | 1991-09-19 | 1991-09-19 | 薄膜トランジスタの製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3238512A JP3019526B2 (ja) | 1991-09-19 | 1991-09-19 | 薄膜トランジスタの製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0582549A true JPH0582549A (ja) | 1993-04-02 |
| JP3019526B2 JP3019526B2 (ja) | 2000-03-13 |
Family
ID=17031356
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3238512A Expired - Fee Related JP3019526B2 (ja) | 1991-09-19 | 1991-09-19 | 薄膜トランジスタの製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3019526B2 (ja) |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5407845A (en) * | 1992-10-15 | 1995-04-18 | Fujitsu Limited | Method of manufacturing thin film transistors in a liquid crystal display apparatus |
| US5439837A (en) * | 1993-12-20 | 1995-08-08 | Sharp Kabushiki Kaisha | Method of fabricating a thin-film transistor having an offset gate structure |
| US5702960A (en) * | 1994-02-25 | 1997-12-30 | Samsung Electronics Co., Ltd. | Method for manufacturing polysilicon thin film transistor |
| US5885858A (en) * | 1993-02-22 | 1999-03-23 | Mitsubishi Denki Kabushiki Kaisha | Method of manufacturing thin-film transistor |
| KR100444771B1 (ko) * | 1997-12-30 | 2004-10-14 | 주식회사 하이닉스반도체 | 반도체장치의 제조방법 |
| CN107154346A (zh) * | 2017-05-19 | 2017-09-12 | 京东方科技集团股份有限公司 | 一种膜层的掺杂方法、薄膜晶体管及其制作方法 |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4244022B2 (ja) | 2004-04-28 | 2009-03-25 | 日新電機株式会社 | ガス処理装置 |
-
1991
- 1991-09-19 JP JP3238512A patent/JP3019526B2/ja not_active Expired - Fee Related
Cited By (13)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5496752A (en) * | 1992-10-15 | 1996-03-05 | Fujitsu Limited | Method of manufacturing thin film transistors in a liquid crystal display apparatus |
| US5407845A (en) * | 1992-10-15 | 1995-04-18 | Fujitsu Limited | Method of manufacturing thin film transistors in a liquid crystal display apparatus |
| US5462885A (en) * | 1992-10-15 | 1995-10-31 | Fujitsu Limited | Method of manufacturing thin film transistors in a liquid crystal display apparatus |
| US5496749A (en) * | 1992-10-15 | 1996-03-05 | Fujitsu Limited | Method of manufacturing thin film transistors in a liquid crystal display apparatus |
| US5885858A (en) * | 1993-02-22 | 1999-03-23 | Mitsubishi Denki Kabushiki Kaisha | Method of manufacturing thin-film transistor |
| US6103556A (en) * | 1993-02-22 | 2000-08-15 | Mitsubishi Denki Kabushiki Kaisha | Thin-film transistor and method of manufacturing the same |
| US5439837A (en) * | 1993-12-20 | 1995-08-08 | Sharp Kabushiki Kaisha | Method of fabricating a thin-film transistor having an offset gate structure |
| US5702960A (en) * | 1994-02-25 | 1997-12-30 | Samsung Electronics Co., Ltd. | Method for manufacturing polysilicon thin film transistor |
| KR100444771B1 (ko) * | 1997-12-30 | 2004-10-14 | 주식회사 하이닉스반도체 | 반도체장치의 제조방법 |
| CN107154346A (zh) * | 2017-05-19 | 2017-09-12 | 京东方科技集团股份有限公司 | 一种膜层的掺杂方法、薄膜晶体管及其制作方法 |
| WO2018210335A1 (zh) * | 2017-05-19 | 2018-11-22 | 京东方科技集团股份有限公司 | 膜层的掺杂方法、薄膜晶体管及其制作方法 |
| US20200027720A1 (en) * | 2017-05-19 | 2020-01-23 | Ordos Yuansheng Optoelectronics Co., Ltd. | Method for doping layer, thin film transistor and method for fabricating the same |
| US10886144B2 (en) | 2017-05-19 | 2021-01-05 | Ordos Yuansheng Optoelectronics Co., Ltd. | Method for doping layer, thin film transistor and method for fabricating the same |
Also Published As
| Publication number | Publication date |
|---|---|
| JP3019526B2 (ja) | 2000-03-13 |
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