KR930001416A - 게이트회로, 반도체 집적회로장치 및 그 제조방법, 반도체메모리 및 마이크로프로세서 - Google Patents

게이트회로, 반도체 집적회로장치 및 그 제조방법, 반도체메모리 및 마이크로프로세서 Download PDF

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KR930001416A
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마사따까 미사미
미쯔루 히라끼
가즈오 야노
아쯔오 와따나베
고우이찌 세끼
다까히로 나가노
가스시게 사또
게이이찌 요시즈미
류이찌 이자와
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가나이 쯔도무
가부시기가이샤 히다찌 세이사꾸쇼
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Abstract

내용 없음

Description

게이트회로, 반도체 집적회로장치 및 그 제조방법, 반도체메모리 및 마이크로프로세서
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제1도는 본 발명의 일실시예에 따른 게이트회로의 구성을 나타내는 회로도,
제2도는 본 발명의 다른 실시예에 따른 게이트회로의 동작을 나타내는 다이어그램.

Claims (52)

  1. 제1 논리레벨과 제2 논리레벨을 갖는 입력신호를 입력하기 위한 입력단자; 제1 전위레벨을 갖는 제1 단자; 제2 전위레벨을 갖는 제2단자; 상기 제1 및 제2 논리레벨에 대응하는 출력신호를 출력하는 출력단자; 상기 제1 단자와 상기 출력단자에 접속된 한쌍의 제1 주단자, 그리고 상기 입력신호를 입력하는 제1 제어단자를 포함하고, 상기 제1 논리레벨이 상기 제2 논리레벨로 변화하는 전이 주기 동안만 상기 입력신호의 제어에 희애 저임피던스 상태로 상기 제1 주단자를 유지하고 다른 주기 동안 고임피던스 상태로 상기 제1 주단자를 유지하는 제1 제어단자를 포함하는 제1 반도체 스위치; 그리고 상기 출력단자와 상기 제2 단자에 접속된 한쌍의 제2 주단자, 그리고 상기 입력신호를 입력하고, 상기 제2 논레레벨이 상기 제1 논리레벨로 변화하는 전이 주기 동안만 상기 입력신호의 제어에 의애 저임피던스 상태로 상기 제2 주단자를 유지하고, 다른 주기 동안 고임피던스 상태로 상기 제2 주단자를 유지하기 위한 제2 제어단자를 포함하는 제2 반도체 스위치를 구비한 게이트회로.
  2. 제1항에 있어서, 상기 제1 전위레벨과 상기 제2 전위레벨 사이의 전위차는 최대한 2V로 설정되는 것을 특징으로 하는 게이트회로.
  3. 제1전위레벨과 출력 노드 사이에 접속된 에미터 콜렉터 회로를 포함하는 제1 바이폴라 트랜지스터; 제2 전위레벨과 상기 출력 노드 사이에 접속된 에미터 콜렉터 회로를 포함하는 제2 바이폴라 트랜지스터; 제3 전위레벨과 상기 제1 바이폴라 트랜지스터의 베이스 사이에 접속된 소오스-드레인 회로를 포함하고 입력신호에 응답하는 최소한의 제1 전계효과 트랜지스터; 상기 제1 전계효과 트랜지스터의 상기 소오스-드레인회로와 직렬인 상기 제1 바이폴라 트랜지스터의 베이스와 상기 제3 전위레벨 사이에 접속된 소오스-드레인 회로를 포함하는 상기 출력 노드의 신호에 응답하는 제2 전계효과 트랜지스터; 상기 제1 전계효과 트랜지스터의 것과 다른 도전형이며 제4 전위레벨과 상기 제2 바이폴라 트랜지스터의 베이스 사이에 접속된 소오스-드레인 회로를 포함하고 상기 입력신호에 응답하는 최소한의 제3 전계효과 트랜지스터; 그리고 상기 제2 전계효과 트랜지스터의 것과 다른 도전형이며 상기 제3 전계효과 트래지스터의 소오스 드레인 회로와 직렬인 상기 제2 바이폴라 트랜지스터의 베이스와 상기 제4 전위레벨 사이에 접속된 소오스-드레인 회로를 포함하고 상기 출력노드의 신호에 응답하는 제2 전계효과 트랜지스터를 구비하는 게이트회로.
  4. 제3항에 있어서, 상기 제2 및 제4 전계효과 트랜지스터는 인버터 회로(107), (108)를 통해 상기 출력노드의 신호에 응답하는 것을 특징으로 하는 게이트회로.
  5. 제3항에 있어서, 상기 제1 바이폴라 트랜지스터의 베이스와 에미터 사이에 접속된 제1 방전수단과; 상기 제2 바이폴라 트랜지스터의 베이스와 에미터 사이에 접속된 제2 방전 수단을 부가하여 구비한 게이트회로.
  6. 제3항에 있어서, 상기 제1 전위는 상기 제4 전위레벨과 실질적으로 동일하고, 상기 제2 전위레벨은 상기 제3 전위레벨과 실질적으로 동일한 것을 특징으로 하는 게이트회로.
  7. 제3항에 있어서, 상기 입력신호에 응답하여 상기 출력노드의 출력신호를 고정하기 위해 상기 제1 전위레벨과 상기 출력 노드 사이에 접속된 소오스-드레인 회로를 포함하는 제5 전계효과 트랜지스터와; 상기 제5 전계효과 트랜지스터의 것과 다른 도전형이며 상기 입력신호에 응답하여 상기 출력노드의 출력신호를 고정하기 위해 상기 제2 전위레벨과 상기 출력노드 사이에 접속되는 소오스-드레인 회로를 포함하는 제6 전계효과 트랜지스터를 부가하여 구비하는 게이트회로.
  8. 제3항에 있어서, 상기 제1 전위레벨과 상기 출력노드 사이에 접속된 소오스-드레인 회로와 상기 출력노드의 출력신호에 응답하여 상기 출력신호를 고정하기 위해 인버터회로를 통해 상기출력노드에 접속되 게이트를 포함하는 제5 전계효과 트랜지스터; 그리고 상기 제2 전위레벨과 상기 출력 노드 사이에 접속된 소오스-드레인 회로와 상기 출력노드의 출력신호에 응답하여 상기 출력신호를 고정하기 위해 인버터회로를 통해 상기 출력노드에 접소된 게이트를 포함하는 제6 전계효과 트랜지스터를 부가하여 구비하는 게이트회로.
  9. 제3항에 있어서, 상기 제1 전위레벨과 상기 제2 전위레벨 사이의 전위차가 최대한 2V로 설정되는 것을 특징으로 하는 게이트회로.
  10. 제3항에 있어서, 상기 제1 바이폴라 트랜지스터의 베이스에 저장된 전하를 방전하기 위해 상기 제1 전위레벨과 상기 제1 바이폴라 트랜지스터의 베이스에 접속된 제1 회로장치와; 상기 제2 바이폴라 트랜지스터에 저장된 전하를 방전하기 위해 상기 제2 바이폴라 트랜지스터의 베이스와 상기 제2 전위레벨에 접속된 제2 회로소자를 부가하여 구비하고, 상기 출력노드의 출력이 전 진폭에 이를때까지 상기 제1, 제2, 제3 및 제4 전계효과 트랜지스터를 통해 상기 제1 및 제2 바이폴라 트랜지스터의 베이스에 전류가 계속 공급되고, 뒤이어서 상기 베이스와 전력사이의 경로가 차단되어 상기 제1 및 제2 회로 소자를 통해 상기 베이스로 부터 전하를 방전하는 것을 특징으로 하는 게이트회로.
  11. 제10항에 있어서, 상기 제1 및 제2 회로요소는 저항소자인 것을 특징으로 하는 게이트회로.
  12. 제10항에 있어서, 상기 제1 및 제2 회로요소는 MOS 전계효과 트랜지스터인 것을 특징으로 하는 게이트회로.
  13. 출력에 접속된 제1 도전형의 콜렉터, 제1 전위레벨에 접속된 제1 도전형의 에미터 그리고 도전형의 베이스를 포함하는 제1 바이폴라 트랜지스터; 상기 출력에 접속된 제2 도전형의 콜렉터, 제2 전위레벨에 접속된 제2 도전형인 에미터 그리고 제2 도전형인 베이스를 포함하는 제2 바이폴라 트랜지스터; 상기 제2 전위레벨과 상기 제1 바이폴라 트랜지스터의 베이스 사이에 접속된 소오스-드레인 회로를 포함하며 입력신호에 응답하는 제2도전형인 최소한 제1전계효과 트랜지스터; 제2도전형인 상기 제1전계효과 트랜지스터의 소오스-드레인 회로와 직렬인 상기 제1 바이폴라 트랜지스터의 베이스와 상기 제2 전위ㅏ레벨 사잉에 접속된 소오스-드레인 회로를 포함하며 상기 출력노드의 신호에 응답하는 제2도전형인 제2 전계효과 트랜지스터; 상기 제1 전위ㅏ레벨과 상기 제2 바이폴라 트랜지스터의 베이스 사이에 접속된 소오스-드레인 회로를 포함하며 상기 입력신호에 응답하는 제1도전형인 최소한의 제1 전계효과 트랜지스터; 그리고 제1 도전형인 상기 제1 전계효과 트랜지스터의 소오스-드레인회로와 직렬인 상기 제2 바이폴라 트랜지스터의 베이스와 상기 제1 전위레벨 사이에 접속된 소오스-드레인 회로를 포함하며 상기 출력노드의 신호에 응답하는 제1 도전형인 제2 전계효과 트랜지스터를 구비하는 게이트회로.
  14. 제13항에 있어서, 제2 도전형인 상기 제2 전계효과 트랜지스터와 제1 도전형인 상기 제2 전계효과 트랜지스터의 게이트와 상기 제1 전위레벨 간에 접속된 소오스-드레인 회로를 포함하며 상기 출력신호에 응답하는 제2 도전형인 제2 전계효과 트랜지스터와; 제2 도전형인 상기 제2 전계효과 트랜지스터와 제1도전형인 상기 제2 전계효과 트랜지스터의 게이트와 상기 제2 전위레벨 사이에 접속된 소오스-드레인 회로를 포함하며 상기 출력신호에 응답하는 제2 도전형인 제3 전계효과 트랜지스터를 부가하여 구비하는 게이트회로.
  15. 제13항에 있어서, 제1 바리폴라 트랜지스터의 베이스와 에미터 사이에 접속된 제1 방전수단과, 상기 제2 바이폴라 트랜지스터의 베이스와 에미터 사이에 접속된 제2 방전수단을 부가하여 구비하는 게이트회로.
  16. 제13항에 있어서, 상기 제1 전위레벨과 상기 출력노드 사이에 접속된 소오스-드레인 회로를 포함하며 입력신호에 응답하는 제1 도전형인 제4 전계효과 트랜지스터와; 상기 제2 전위레벨과 상기 출력노드 사이에 접속된 소오스-드레인 회로를 포함하며 입력신호에 응답하는 제2 도전형인 제4 전계효과 트랜지스터를 부가하여 구비하는 게이트회로.
  17. 제13항에 있어서, 상기 제1 전위레벨과 상기 제2 전위레벨 사이의 전위차가 최대한 2V로 설정되는 것을 특징으로 하는 게이트회로.
  18. 제2동작 전위레벨의 전압으로 출력을 끌어올리는 제1 회로, 제1 동작 전위레벨의 전압으로 출력을 끌어내래는 제2 회로, 그리고 상기 제1 및 제2 회로를 제어하는 수단을 구비하는 게이트회로에 있어서, 상기 제1 및 제2 회로중 최소한 선택된 하나가 제1 절연 게이트 FET에 의해 접속되고, 상기 제1 바이폴라 트랜지스터의 베이스와 에미터는 상기 제1 절연게이트 FET와 보완하는 제2 절연게이트 FET에 의해 접속되고, 상기 게이트회로는 상기 제2 동작 전위레벨의 전압으로 출력을 끌어올리거나 상기 제1 동작전위 레벨의 전압으로 출력을 끌어내리는 동작 중 하나를 선택한 후에 상기 제1 바이폴라 트랜지스터의 베이스로 부터의 전하를 차단하기 위한 수단을 부가하여 구비하는 것을 특징으로 하는 게이트회로.
  19. 제18항에 있어서, 상기 제1 바이폴라 트랜지스터의 콜렉터는 출력에 접속되는 것을 특징으로 하는 게이트회로.
  20. 제18항에 있어서, 상기 제1 바이폴라 트랜지스터의 에미터는 상기 제2 동작 전위레벨에 접속되는 것을 특징으로 하는 게이트회로.
  21. 제18항에 있어서, 상기 제1 바이폴라 트랜지스터의 에미터는 제1 동작전위레벨에 접속되는 것을 특징으로 하는 게이트회로.
  22. 제18항에 있어서, 상기 제1 및 제2 회로제어용 상기 수단으 ㄴCMOSFET를 포함하는 것을 특징으로 하는 게이트회로.
  23. 제18항에 있어서, 상기 제1 및 제2 회로제어용 상기 수단은 상기 제1 절연게이트 FET와 상기 제2 절연게이트 FET의 게이트와 접속된 입력수단을 포함하는 것을 특징으로 하는 게이트회로.
  24. 제18항에 있어서, 상기 제1 동작전위레벨과 상기 제2 동작전위 레벨 사이의 저위차는 최대한 2V로 설정되는 것을 특징으로 하는 게이트회로.
  25. 출력단자에 접속된 콜렉터와 제1 동작전위 레벨에 접속된 에미터를 포함하는 NPN 바이폴라 트랜지스터; 출려단자에 접속된 콜렉터와 제2 동작전위 레벨에 접속된 에미터를 포함한 PNP 바리폴라 트랜지스터; 상기 제2 동작전위 레벨과 상기 NPN 바이폴라 트랜지스터의 베이스 사이에 접속된 소오스-드레인 회로를 포함하는 입력신호에 응답하는 P채널형인 제1절연게이트 FET; 그리고 상기 제1 동작 전위레벨과 상기 PNP 바이폴라 트랜지스터의 베이스 사이에 접속된 소오스-드레인 회로를 포함하고 상기 입력신호에 응답하는 N채널형인 제1 절연게이트 FET를 구비하는 게이트회로에 있어서, 상기 제2 동작전위레벨과 상기 제1 동작전위레벨 사이에 인가된 전위차는 최대한 4V로 설정되고 N채널인 상기 제1 절연게이트 FET와 P채널형인 상기 제1 절연게이트 FET의 게이트 길이가 최대한 0.5 미크론으로 설정되는 것을 특징으로 하는 게이트회로.
  26. 제25항에 있어서, 상기 제1 동작전위 레벨과 상기 제2 동작전위 레벨 사이의 전위차는 최대한 2V로 설정되는 것을 특징으로 하는 게이트회로.
  27. 단일 반도체 기판상에 집적된 제18항에 따른 게이트 회로를 구비한 반도체 집적회로장치에 있어서, 상기 제1 절연게이트 FET로 형성된 제1 도전형인 반도체 영역은 상기 제1 바이폴라 트랜지스어의 제1 도전형이 콜렉터 영역과 일치하고, 상기제1 절연게이트 FET의 제2 도전형인 소오스영역은 상기 제1 바이폴라 트랜지스터의 제2 도전형인 베이스 영역과 일치하는 것을 특징으로 하는 반도체 집적회로장치.
  28. 제1 도전형인 반도체 기판영역에서 형성된 제1 도전형 에미터와 제2 도전형 베이스와 제1 도전형인 콜렉터를 포함한 바이폴라 트랜지스터를 구비하는 반도체 집적회로 장치에 있어서, 상기 반도체집적회로장치는 제1 도전형인 상기 반도체 기판영역과 상기 바이폴라 트랜지스터의 제1 도전형인 콜렉터르 서로 분리하는 제2 도전형인 매립층과 상기 바이폴라 트랜지스터를 다른 요소와 분리하는 절연층을 부가하여 구비하고, 상기 절연층은 그 하부가 제2 도전형인 상기 매립층에 의해 둘러진 것을 특징으로 하는 반도체 집적회로장치.
  29. 제1 도전형인 반도체 영역내에 제1 도전형인 반도체 기판상에 형성된 반도체 소자를 구비한 반도체 집적회로장치에 있어서, 상기 반도체 집적회로장치는 제1 도전형인 상기 반도체 기판을 제1 도전형인 상기 반도체 영역에서 분리하기 위한 제2 도전형인 매립층과, 상기 반도체 소자를 다른 소자와 분리하는 절연층을 부가하여 구비하고, 상기 절연층은 그 하부가 제2 도전형인 상기 매립층에 의해 둘러진 것을 특징으로 하는 반도체 집적회로장치.
  30. 제1 도전형이 에미터, 제2 도전형인 베이스, 그리고 제1 도전형인 콜렉터를 포함하는 제1 바이폴라 트랜지스터와, 제2 도전형이 에미터, 제1 도전형인 베이스, 그리고 제2 도전형인 콜렉터를 포함하는 제2 바이폴라 트랜지스터를 구비하고, 상기 제1 및 제2 바이폴라 트랜지스터는 제 1도전형인 반도체 기판영역에 형성되어 있는 반도체 집적회로장치에 있어서, 상기 반도체 집적회로장치는 제1 도전형인 상기 반도체 기판영역과 상기 제1 바이폴라 트랜지스터 의 제1 도전형인 콜렉터를 서로 분리하는 제2 도전형인 매립층과, 상기 제1 및 제2 바이폴라 트랜지스터를 서로 분리하는 절연층을 부가하여 구비하는 상기 절연층은 그 하부가 제2 도전형인 상기 매립층에 의해 둘러진 것을 특징으로 하는 반도체 집적회로장치.
  31. 제1 도전형인 반도체 영역에 형성된 반도체 소자와 제2 도전형인 반도체 영역에 형성된 반도체 소자를 구비하고, 상기 반도체소자는 제1 도전형인 반도체 기판에 형성되어 있는 반도체 집적회로장치에 있어서, 상기 반도체 집적회로장치는 제1 도전형인 상기 반도체 기판과 제1 도전형인 상기 반도체 영역을 서로 분리하는 제2 도전형인 매립층과, 상기 반도체소자를 다른 소자와 분리하는 절연층을 부가하여 구비하고, 상기 절연층은 그 하부가 제2 도전형인 상기 매립층에 의해 둘러지는 것을 특징으로 하는 반도체 집적회로장치.
  32. 제1 도전형인 에미터, 제2 도전형인 베이스 그리고 제1 도전형인 콜렉터를 포함하는 바이폴라 트랜지스터를 구비하고, 상기 바이폴라 트랜지스터는 제1 도전형인 반도체 영역에 형성되어 있는 반도체 집적회로장치에 있어서, 상기 반도체 집적회로장치는 제1 도전형인 상기 반도체 영역을 상기 바이폴라 트랜지스터의 제1 도전형인 콜렉터와 분리하는 제2 도전형인 매립층과, 상기 바이폴라 트랜지스터를 다른 소자와 분리하는 절연층을 부가하여 구비하고, 상기 절연층은 제1 도전형인 상기 반도체 영역의 표면에서 제2 도전형인 상기 매립층으로 연장하고, 상기 절연층은 제2 도전형인 상기 매립층을 관통하지 않는 것을 특징으로 하는 반도체 집적회로장치.
  33. 제1 도전형인 반도체 기판상에 제1 도전형인 반도체 영역에 형성된 반도체소자를 구비한 반도체 집적회로장치에 있어서, 상기 반도체 집적회로장치는 제1 도전형인 상기 반도체 기판을 제1 도전형인 상기 반도체 영역과 분리하는 제2 도전형인 매립층과, 상기 반도체 소자를 다른 소자와 분리하는 절연층을 부가하여 구비하고, 상기 절연층은 제1 도전형인 상기 반도체 기판의 표면에서 제2 도전형인 상기 매립층으로 연장되고, 상기 절연층을 도전형인 상기 매립층을 관통하지 않는 것을 특징으로 하는 반도체 집적회로장치.
  34. 제1 도전형이 에미터, 제2 도전형인 베이스, 그리고 제1 도전형인 콜렉터를 포함하는 제1 바이폴라 트랜지스터와, 제1 도전형이 에미터, 제1 도전형인 베이스, 그리고 제2 도전형인 콜렉터를 포함하는 제2 바이폴라 트랜지스터를 구비하는 반도체 집적회로장치에 있어서, 상기 제1 및 제2 바이폴라 트랜지스터는 제 1도전형인 반도체 영역에 형성되고, 상기 반도체 집적회로장치는 제1 도전형인 상기 반도체 영역을 상기 제1 바이폴라 트랜지스터 의 제1 도전형인 상기 콜렉터와 분리하는 제2 도전형인 매립층과, 상기 제1 및 제2 바이폴라 트랜지스터를 다른 소자와 분리하는 절연층을 부가하여 구비하고, 상기 절연층은 제1 도전형인 상기 반도체 영역의 표면에서 제2 도전형인 상기 매립층으로 연장되고, 상기 절연층은 제2 도전형인 상기 매립층을 관통하지 않지만 상기 제2 바이폴라 트랜지스터의 제2 도전형인 상기 콜렉터를 관통하는 것을 특징으로 하는 반도체 집적회로장치.
  35. 제1 도전형인 반도체 영여겡 형성된 반도체 소자와 제2 도전형인 반도체 영역에 형성된 다른 반도체 소자를 구비하고, 상기 두 반도체 소자는 제1 도전형인 반도체 기판상에 형성되어 있는 반도체 집적회로장치에 있어서, 상기 반도체 집적회로장치는 제1 도전형인 상기 반도체 기판을 제1 도전형인 상기 반도체 영역과 분리하는 제2 도전형인 매립층과, 상기 반도체 소자를 다른 소자와 분리하는 절연층을 부가하여 구비하고, 상기 절연층은 제1 도전형인 상기 반도체 기판의 표면에서 제2 도전형인 상기 매립층으로 연장되고, 상기 절연층은 제2 도전형인 상기 매립층을 관통하지 않지만, 제2 도전형인 상기 반도체 영역을 관통하는 것을 특징으로 하는 반도체 집적회로장치.
  36. 제28항에 있어서, 상기 장치의 표면에서 제2 도전형인 상기 매립층으로 연장한 제2 도전형인 반도체 영역을 부가하여 구비하고, 전기적 전위가 제2 도전형인 상기 반도체 영역을 통해 제2 도전형인 상기 매립층에 공급되는 것을 특징으로 하는 반도체 집적회로장치.
  37. 제28항에 있어서, 상기 장치의 표면에서 제2 도전형인 상기 매립층으로 연장한 제2 도전형인 반도체 영역을 부가하여 구비하고, 상기 전도형인 상기 반도체 영역은 상기 절연층에 접촉하지 않는 것을 특징으로 하는 반도체 집적회로장치.
  38. 제28항에 있어서, 소정의 전기적 전위가 제2 도전형인 상기 반도체 영역을 통해 제2 도전형인 상기 매립층에 공급되는 것을 특징으로 하는 반도체 집적회로장치.
  39. 제28항에 있어서, 상기 절연층의 중심부에 매립된 전도층을 부가하여 구비하고, 상기 전도층은 상기 절연층의 하부에서 제2 도전형인 상기 매립층과 접속되고, 제2 도전형인 상기 매립층은 상기 전도층을 통하는 표면으로 부터 소정의 전위가 공급되는 것을 특징으로 하는 반도체 집적회로장치.
  40. 제28항에 있어서, 제2 도전형인 상기 매립층의 불순물 농도는 제2도 형인 상기 반도체 기판과의 접합부 근처에서 그 불순물 농도가 제2 도전형인 사이 콜렉터와 접합부 근처에서 보다 높도록 된 것을 특징으로 하는 반도체 집적회로장치.
  41. 제1도전형인 반도체 기판상에 반도체 집적회로장치를 제조하는 방법에 있어서, 제2도전형인 제1 매립층을 형성하고; 제2도전형인 상기 제1 매립층 보다 얕은 위치에서 제2 도전형인 제2 매립층을 형성하고; 제1 도전형인 매립층을 형성하고; 에피택셜 성장으로 반도체 영역을 형성하고; 상기 반도체 영역에서 제2 도전형인 반도체 영역과 제1 도전형인 다른 반도체 영역을 형성하고; 전계 산화막을 형성하고; 상기 전계산화막의 표면으로 부터 제2 도전형인 상기 제2의 매립층을 관통하고 제2 도전형인 상기 제1 매립층을 달하지만 관통하지 않은 깊이로 트랜치를 형성하고; 상기 트랜치에 절연물질을 채우는 단계로 최소한 이루어진 반도체 집적회로장치의 제조방법.
  42. 제1항에 따른 게이트 회로를 포함하는 워드 드라이버를 포함하는 반도체 기억장치.
  43. 제1항에 따른 게이트 회로를 포함하는 입출력 버퍼를 포함하는 반도체 기억장치.
  44. 제1항에 따른 게이트회로를 포함하는 디코더를 포함하는 반도체 기억장치.
  45. 제1항에 따른 게이트 회로를 포함하는 마이크로 프로세서.
  46. 기판위에 N+매립층이 다시 그 위에 N형 영역이 적층된 바이폴라 트랜지스터를 최소한 구성하고, 인접한 바이폴라 트랜지스터를 서로 분리하기 위해 그 위해 형성된 전계산화막을 부가하여 구성하는 반도체 집적회로장치에 있어서, 상기 바이폴라 트랜지스터의 콜렉터를 공급하는 N+매립층과 상기 N+매립층을 둘러싸는 P+매립층사이의 접합에 수직 방향으로 불순물 농도 분포의 농도 변화도는 상기 N+와 P+매립층 중 선택된 것에서, 고 및 저농도 분포의 두 단계에서 구성되고, 저농도 분포를 갖는 영역을 다른 매립층을 PN 접합을 형성하는 것을 특징으로 하는 반도체 집적회로장치.
  47. 최소한 바이폴라 트랜지스터, N채널 MOS 트랜지스터, P채널 MOS 트랜지스터, P채널 MOS트랜지스터 로 구성되고, 상기 바이폴라 트랜지스터는 기판위에 N+매립층과 다시 그위에 N형 영역이 적층되어 있고, 상기 N채널 MOS 트랜지스터는 기판위에 P+매립층과 다시 그 위에 P형 영역이 적층되어 있으며, 상기 P채널 MOS 트랜지스터는 기판위에 N+매립층과 다시 그 위에 N형 영역이 적층되어 있으며, 상기 바이폴라 트랜지스터, 상기 N채널MOS 트랜지스터, 그리고 상기 P채널MOS 트랜지스터를 서로 분리하기 위해 그 위에 형성된 전계 산화막을 부가하여 구성하는 반도체 집적회로장치에 있어서, 상기 바이폴라 트랜지스터의 콜렉터를 제공하는 N+매립층과 상기 N+매립층을 둘러싸는 P+매립층 사이의 접합부에 수직인 방향으로 불순물농도 분포의 농도 변환도는 N+및 P+매립층중 선택된 하나에서, 고 및 저 농도 분포의 두단계에서 구성되고, 저농도 분포의 영역은 다른 매립층과 PN 접합을 형성하는 것을 특징으로 하는 반도체 직접회로장치.
  48. 기판위에 N+매립층과 다시 그 위에 N형 영역이 적층된 바이폴라 트랜지스터를 최소한 구성하고, 인접한 바이폴라 트랜지스터를 서로 분리하기 위해 아이소플래너 방식으로 형성된 전계산화막을 부가하여 구성하는 반도체 직접회로장치에 있어서, 상기 바이폴라 트랜지스터의 콜렉터를 제공하는 N+매립층과 상기 N+매립층을 둘러싸는 P+매립층 사이의 접합부에 수직인 방향으로 불순물 농도 분포의 농도 변화는 N+및 P+매립층중 선택된 하나에서, 고 및 저 농도 분포의 두단계에서 구성되고, 저농도 분포의 영역은 다른 매립층과 PN 접합을 형성하는것을 특징으로 하는 반도체 집적회로장치.
  49. 최소한 바이폴라 트랜지스터, N 채널 MOS 트랜지스터, P채널 MOS 트랜지스터터로 구성되고, 상기 바이폴라 트랜지스터는 기판위에 N+매립층과 다시 그위에 N형 영역이 적층되어 있고, 상기 N채널 MOS 트랜지스터는 기판위에 P+매립층과 다시 그위에 P형 영역이 적층되어 있고, 상기 P채널 MOS 트랜지스터는 기판위에 N+매립층과 다시 그 위에 N형 영역이 적층되어 있으며, 상기 바이폴라 트랜지스터, 사익 N채널 MOS 트랜지스터, 그리고 상기 P 채널 MOS 트랜지스터를 서로 분리하기 위해 그 위에 형성된 전계 산화막을 부가하여 구성하는 반도체 집적회로장치에 있어서, 상기 바이폴라 트랜지스터의 콜렉터를 제공하는 N+매립층과 상기 N+매립층을 둘러싸는 P+매립층 사이의 접합부에 수직인 방향으로 불순물 농도 분포의 농도 변화도는 N+및 P+매립층중 산택된 하나에서, 고 및 더 낮은 농도 분포의 두 단계에서 구성되고, 저 농도 분포의 영역은 다른 매립층과 PN 접합을 형성하는 것을 특징으로 하는 반도체 직접회로 장치.
  50. 제40항에 따른 반도체 집적회로장치가 그 위에 장착된 2입력 NAND 게이트 회로.
  51. 반도체 집적회로장치 제조방법에 있어서, 실리콘 기판위에 열산화막과 다시 그 위에 질화막을 형성하는 제1공정과; 포토레지스트를 도포하고 나서 N+매립층이 형성된 위치에서 레지스트를 제거하는 제2 공정과; 상기 제거된 영역의 N+매립층과 P+매립층중 선택된 하나를 형성하가 위해 불순물을 이온으로 주입하는 제3 공정과; 상기 실리콘 기판에 일정 각도에서 상기 제3공정에서 보다 낮은 농도로 상기 불순물을 같은 동일 불순물을 이온으로 주입하는 제4 공정으로 이루어진 반도체 직접회로장치 제조방법.
  52. 반도체 직접회로장치 제조방법에 있어서, 실리콘 기판위에 열산화막과 다시 그 위에 질화막을 형성하는 제1공정과; 포토레지스트를 도포하고 나서 N+매립층이 형성된 위치에서 레지스트를 제거하는 제2 공정과; 상기 제거된 영역의 N+매립층과 P+매립층중 선택된 하나를 형성하기 위해 불순물을 이온으로 주입하는 제3 공정과;상기 실리콘 기판에 일정 각도에서 상기 제3공정에서 보다 낮은 농도로 상기 불슨물을 같은 동일 불순물을 이온으로 주입하는 제4 공정과, 잔존하는 레지스트를 제거하고, 선택적 산화로 잔존하는 질화막을 제거하고, 선택적산화로 제조된 산화마가을 마스크로 이용하는 P+매립층을 형성하기 위해 봉소를 주입하는 제5공정과; 웨트 에칭으로 상기 산화막을 제거하고 에피택셜 성장으로 단결정 실리콘을 형성하는 제6 공정과; 바이폴라 트랜지스터와 P 채널 MOS 트랜지스터로 형성된 영역에서 N형 영역 그리고 N채널 MOS 트랜지스터로 형성된 영역에서 P형영역을 형성하는 제7공정과; 상기 바이폴라 트랜지스터, 상기P 채널 MOS 트랜지스터 그리고 상기 N채널 MOS 트랜지스터를 서로 분리하기 위한 전계산화막을 형성하고, 상기 바이폴라 트랜지스터의 콜렉터 전극을 고정하는 N+영역을 부가하여 형성하는 제8 공정으로 이루어진 반도체 직접회로장치 제조방법.
    ※ 참고사항 : 최초출원에 의하여 공개하는 것임.
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Families Citing this family (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2000294624A (ja) * 1999-04-05 2000-10-20 Mitsubishi Electric Corp 半導体装置及びその製造方法
JP2003060064A (ja) * 2001-08-08 2003-02-28 Sharp Corp Ｍｏｓｆｅｔ、半導体装置及びその製造方法
JP2006100718A (ja) * 2004-09-30 2006-04-13 Matsushita Electric Ind Co Ltd 半導体集積回路装置の動作解析方法、これに用いられる解析装置およびこれを用いた最適化設計方法
US9336860B1 (en) * 2015-05-20 2016-05-10 International Business Machines Corporation Complementary bipolar SRAM
KR102556506B1 (ko) * 2019-01-15 2023-07-19 한국전자통신연구원 뉴로모픽 연산 장치 및 그것의 동작 방법
EP4002503B1 (en) * 2020-11-23 2024-04-17 Melexis Technologies SA Semiconductor device with integrated magnetic flux concentrator, and method for producing same

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS53102669A (en) * 1977-02-18 1978-09-07 Toshiba Corp Manufacture for semiconductor device
EP0093304B1 (en) * 1982-04-19 1986-01-15 Matsushita Electric Industrial Co., Ltd. Semiconductor ic and method of making the same
JPS6252966A (ja) * 1985-09-02 1987-03-07 Toshiba Corp 半導体装置の製造方法
GB2188479B (en) * 1986-03-26 1990-05-23 Stc Plc Semiconductor devices
US5006476A (en) * 1988-09-07 1991-04-09 North American Philips Corp., Signetics Division Transistor manufacturing process using three-step base doping
JPH0348457A (ja) * 1989-04-14 1991-03-01 Toshiba Corp 半導体装置およびその製造方法

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