TWI276207B - Method of manufacturing flash memory device - Google Patents

Description

1276207 九、發明說明： 【發明所屬之技術領域】 揭示一種可防止於閘極線之金屬層異常氧化之快閃記 憶體元件之製造方法。 【先前技術】 NAND快閃記憶體元件之記憶體單元陣歹[]具有串珠狀結 構。該串珠狀結構包括一連結至一位元線之汲極選擇電晶 體、一連結至共通源極之源極選擇電晶體、以及以串列方 式而連結於汲極選擇電晶體與源極選擇電晶體間之多數記 &憶體單元。絕緣膜隔件係形成於該選擇電晶體之閘極線及 該記憶體單元之側壁上。 於經由雜質離子植入而形成源極/汲極後，必須於共通源 極及汲極上形成接觸插塞。爲了確保獲得接點邊緣，相鄰 於接觸區之絕緣膜隔件被去除。於循序形成緩衝氧化物膜 及緩衝氮化物膜來形成自我校準接點（後文稱之爲「SAC」） 後，進行激化雜質植入源極/汲極之退火程序。 於前文說明中，絕緣膜隔件係經由使用磷酸濕蝕刻約20 ®分鐘去除。此種情況下，由於製程特性故，絕緣膜隔件之 上部係比隔件下部寬。因此理由故，當絕緣膜隔件上部先 被去除時，緩衝氧化物膜暴露出。緩衝氧化物膜具有與包 含氮化物膜之絕緣膜隔件之蝕刻選擇性不同的蝕刻選擇 性，如此具有顯著較低之鈾刻速率。但當絕緣膜隔件被去 除時，緩衝氧化物膜經蝕刻，如此暴露出閘極線上之金屬 層（例如鎢層）。 結果於隨後之自我校準接點（SAC)程序，當形成緩衝氧 1276207 化物膜時，金屬層可能產生異常氧化，而於金屬層出現剝 離現象。如此可能導致記憶體元件的故障。 第1圖爲相片，顯示經由異常氧化現象所產生之剝離現 象。如第1圖所示，於發生異常氧化部分出現金屬層之剝 離。如此造成圖案之塌陷，相鄰之閘極線變成彼此電接觸， 結果導致發生短路或故障。 【發明內容】 如此有鑑於前述問題，揭示一種製造快閃記億體元件之 方法，其中於閘極線與源極/汲極形成後，而於接觸區之絕 緣膜隔件被去除前，利用退火程序而讓形成於閘極線與絕 緣膜隔件間之緩衝氧化物膜之薄膜品質變得更緊密。結 果，可防止當絕緣膜隔件被去除時，因暴露於閘極上之金 屬層發生異常氧化現象，藉此改良製程之可靠度。 一具體例中，揭示一種製造一快閃記憶體元件之方法， 該方法包含：形成一閘極線於一半導體基材上；循序形成 一緩衝氧化物膜及緩衝氮化物膜於包括該閘極線之整體結 構上；利用全面性蝕刻程序來蝕刻該氮化物膜，因而形成 一絕緣膜隔件；經由使用該閘極線及該絕緣膜隔件作爲一 離子植入遮罩，來形成雜質區於該半導體基材；進行退火 程序俾便讓該緩衝氧化物膜變緊密；去除該絕緣膜隔件； 以及進行一自我校正之接觸程序。 揭示之方法進一步包含於緩衝氧化物膜形成前，利用離 子植入程序，使用該閘極線作爲離子植入遮罩，來形成低 濃度雜質區於該半導體基材。 絕緣膜隔件可使用磷酸利用濕蝕刻程序去除。此種情況

1276207 下，濕蝕刻程序包括去除絕緣膜隔件，伴以考慮緩衝氧化 物膜之蝕刻速率及厚度，但隔件之去除只至緩衝氧化物膜 殘留之程度。例如濕蝕刻程序可進行5分鐘至25分鐘。 此外，於絕緣膜隔件去除後，緩衝氧化物膜可殘留5 0 埃至1 5 0埃範圍之厚度。 【實施方式】 本揭示之範圍並非受此處所述之較佳具體例之囿限。 同時，當描述一張薄膜係於另一張薄膜「之上」或半導 體基材「之上」時，該薄膜可直接接觸該另一薄膜或該半 | 導體基材。或者一第三薄膜可插置於該薄膜與該另一薄膜 或半導體基材間。此外，附圖中，各層厚度及尺寸經誇大 以求方便解說與以求淸晰。類似之參考號碼用來識別相同 部分或類似部分。 第2a圖至第2f圖爲剖面圖，說明所揭示之一種快閃記 憶體元件之製法。首先參照第2a圖，閘極線208形成於半 導體基材20 1上。閘極線208可變成記憶體單元之閘極線 或選擇電晶體之閘極線。第2a圖中顯示選擇電晶體之閘極 •線。此種情況下，閘極線208係形成爲典型形成之絕緣膜 隔件厚度之兩倍窄度。 同時，閘極線2 0 8可以記憶體單元之閘極線之相同方 式，具有穿險氧化物膜202、浮動閘極203、介電膜204、 控制閘極2 0 5、金屬層2 0 6及硬遮罩2 0 7組成之堆疊結構。 此種情況下，於隨後程序，實作電連結選擇電晶體之浮動 閘極203與控制閘極205之額外程序。 同時介電薄膜可未形成於選擇電晶體區，但可電連結浮 1276207 動閘極203與控制閘極205。 於閘極線208形成後，低濃度雜質區209L係利用離子 植入程序而形成於閘極線208間之半導體基材201。此種情 況下，當形成閘極線2 0 8時，最下層之穿隧氧化物膜2 〇 2 殘留於半導體基材20 1上。如此可用作爲屏蔽氧化物膜而 用於離子植入程序，來防止因離子植入所造成之半導體基 材201表面的損傷。 其次參照第2 b圖，密封氮化物膜2 1 0、緩衝氧化物膜 2 1 1及氮化物膜2 1 2允許形成於包括閘極線2 0 8之全體結構 t 上。此種情況下，密封氮化物膜2 1 0可形成至5 0埃至1 00 埃範圍之厚度，緩衝氧化物膜21 1可形成至150埃至300 埃範圍之厚度，以及氮化物膜212可形成至500埃至800 埃範圍之厚度。同時緩衝氧化物膜21 1較佳係使用LP-TEOS 形成。 參照第2c圖，氮化物膜2 1 2、緩衝氧化物膜2 1 1及密封 氮化物膜2 1 0係利用全面性蝕刻法而被循序蝕刻，藉此形 成一絕緣膜隔件212a。此種情況下，穿隧氧化物膜202殘 ®留於半導體基材201上有預定厚度，來防止因蝕刻對半導 體基材201表面造成之損傷之產生。舉例言之，穿隧氧化 物膜202可殘留50埃至150埃範圍之厚度。 參照第2d圖，利用離子植入程序，使用絕緣膜隔件2 1 2a 及閘極線208作爲離子植入遮罩，形成高濃度雜質區209Η 於半導體基材201。藉此形成具有LDD結構之接面區209。 此種情況下，形成於源極選擇線間之接面區變成連結至接 地端子之一共通源極；以及形成於汲極選擇線間之該接面 1276207 區變成汲極。 參照第2e圖，於先前技藝，首先去除絕緣膜隔件212a。 於沈積緩衝氧化物膜及氮化物膜來實作SAC程序後，進行 退火程序來激化雜質之植入接面區209內部。但絕緣膜隔 件2 1 2a被去除前，進行退火程序。此退火程序係於氮氣環 境下於700°C至1000°C範圍之溫度進行10至30分鐘範圍 之期間。 此種退火程序允許被植入接面區2 1 3之雜質被激化，以 及允許補償陰離子植入所造成的損害。也可讓緩衝氧化物 膜2 1 1變緊密。爲何先進行退火程序之理由爲於絕緣膜隔 件2 1 2a之前讓緩衝氧化物膜2 1 1變成更緊密。 參照第2f圖，去除絕緣膜隔件（第2e圖之212a)。如此 允許於閘極線208間確保獲得接觸插塞之形成程序之程序 邊際，也讓閘極線208間之間距如同被去除之絕緣膜隔件 (第2e圖之21 2a)之厚度一般狹窄。因此可改良集積程度。 此種情況下，可使用磷酸（Η3Ρ04)去除絕緣膜隔件（第2e 圖之2 1 2a)。考慮蝕刻速率及緩衝氧化物膜2 1 1之厚度，較 佳進行使用磷酸之濕蝕刻程序來去除絕緣膜隔件，但進行 濕蝕刻之時間只至可殘留緩衝氧化物膜2 1 1之程度。舉例 言之，可進行濕蝕刻程序經歷5分鐘至25分鐘範圍之期 間。 於未進行退火程序，但進行使用磷酸之濕蝕刻程序之情 況下，緩衝氧化物膜2 1 1之蝕刻速率約爲8至1 5埃/分鐘。 但於如第2e圖所示，首先進行退火程序，然後進行使用磷 酸之濕蝕刻程序之情況下，緩衝氧化物膜2 1 1之蝕刻速率 1276207 低抵約2埃/分鐘至2 · 5埃/分鐘。 因此唯有當首先進行退火，以及然後去除絕緣膜隔件， 但蝕刻去除相等厚度之絕緣膜隔件時，緩衝氧化物膜2 i i 可殘留來防止金屬層206的暴露。緩衝氧化物膜21 1也可 防止由於金屬層206產生之異常氧化所造成之剝離現象發 生。 同時’緩衝氧化物膜2 1 1可保持完好，然後用於隨後之 SAC程序。但若於隨後SAC程序要求具有良好薄膜品質之 緩衝氧化物膜2 1 1，則該緩衝氧化物膜2 1 1可被去除。 雖然未顯示於附圖，但SAC程序用之新的緩衝氧化物膜 及氮化物膜循序形成於包括該閘極線208之整體結構上。 隨後，利用典型SAC程序，層間絕緣膜形成於全體表面上， 接觸孔形成於接面區209上，以及循序形成接觸插塞及金 屬線。 如前文說明，根據所揭示之快閃記憶體元件之製造方 法，於閘極線及源/汲極形成後，而於接觸區之絕緣膜隔件 被去除前，形成於該閘極線與該絕緣膜隔件間之一高品質 ®緩衝氧化物膜經由退火程序而調整爲緊密。如此可防止當 絕緣膜隔件被去除時，發生金屬層之異常氧化。如此所揭 示之方法可改良快閃記憶體元件之製法之可靠度。 雖然已經參照較佳實施例做出前文說明，但熟諳技藝人 士 了解可未悖離本揭示之範圍及隨附之申請專利範圍之精 髓及範圍而做出變化及修改。 【圖式簡單說明】 第1圖爲相片，顯示因異常氧化所造成之金屬層之剝 -10- 1276207 第2a至2f圖爲剖面圖，說明一種所揭示之快閃記憶體 元件之製造方法。 【主要元件符號說明】 201 半導體基材 202 穿隧氧化物膜 203 浮動閘極 204 介電膜 205 控制閘極 206 金屬層 207 硬遮罩 208 閘極線 209 接面區 2 09L 低濃度雜質區 209H 高濃度雜質區 210 密封氮化物膜 211 緩衝氧化物膜 212a 絕緣膜隔件

Claims (1)

1276207 十、申請專利範圍： 1. 一種製造一快閃記憶體元件之方法，包含： 形成一閘極線於一半導體基材上； 循序形成一緩衝氧化物膜及氮化物膜於該閘極線上； 利用全面性蝕刻程序來蝕刻該氮化物膜，因而形成一絕 緣膜隔件； 經由使用該閘極線及該絕緣膜隔件作爲一離子植入遮 罩，來形成雜質區於該半導體基材； 進行退火程序俾便讓該緩衝氧化物膜變緊密； 去除該絕緣膜隔件；以及 進行一自我校正之接觸程序。 2 ·如申請專利範圍第1項之方法，進一步包含於緩衝氧化 物膜形成前，利用離子植入程序，使用該閘極線作爲離 子植入遮罩，來形成低濃度雜質區於該半導體基材。 3 ·如申請專利範圍第1項之方法，其中該絕緣膜隔件係利 用使用磷酸之濕蝕刻法去除。 I 4.如申請專利範圍第3項之方法，其中該濕蝕刻法包括去 除該絕緣膜隔件，而未去除該緩衝氧化物膜。 5 ·如申請專利範圍第3項之方法，其中該濕蝕刻法係進行5 分鐘至25分鐘之期間。 6.如申請專利範圍第3項之方法，其中於該絕緣膜隔件被 去除後，留下之緩衝氧化物膜之厚度保持爲50埃至150 埃之範圍。 7 · —種製造一快閃記憶體元件之方法，包含： 形成一閘極線於一半導體基材上； -12- 1276207 循序形成一緩衝氧化物膜及氮化物膜於該閘極I 利用全面性鈾刻程序來蝕刻該氮化物膜，藉此由 膜之殘留部分而形成一絕緣膜隔件； 經由使用該閘極線及該絕緣膜隔件作爲一離子 罩，來形成雜質區於該半導體基材； 進行退火程序俾便讓該緩衝氧化物膜變緊密； 去除該絕緣膜隔件而未去除該緩衝氧化物膜。 8 ·如申請專利範圍第7項之方法，進一步包含於緩 物膜形成前，利用離子植入程序，使用該閘極線 子植入遮罩，來形成低濃度雜質區於該半導體基; 9 ·如申請專利範圍第7項之方法，其中該絕緣膜隔 用使用磷酸之濕蝕刻法去除。 1 〇·如申請專利範圍第9項之方法，其中該濕蝕刻程 由考慮絕緣膜隔件及緩衝氧化物膜之蝕刻速率， 時該濕蝕刻程序，去除該絕緣膜隔件，而未去除 氧化物膜，因而至少殘留部分緩衝氧化物膜。 1 1 ·如申請專利範圍第1 〇項之方法，其中該濕蝕刻 進行由5分鐘至25分鐘之期間。 1 2 .如申請專利範圍第1 0項之方法，其中於該絕緣 被去除後，殘留之緩衝氧化物膜之厚度爲50埃 ‘埃之範圍。 1 3 . —種製造一快閃記憶體元件之方法，包含：^ 形成一閘極線於一半導體基材上； 循序形成一緩衝氧化物膜及氮化物膜於該 上； ^上； 氮化物 植入遮 衝氧化 作爲離 才。 件係利 序係經 以及計 該緩衝 程序係 膜隔件 至 150 極線 1276207 利用全面性蝕刻程序來蝕刻該氮化物膜，藉此 絕緣膜隔件於該緩衝氧化物膜頂上； 經由使用該閘極線及該絕緣膜隔件作爲一離 遮罩，來形成雜質區於該半導體基材； 進行退火程序俾便讓該緩衝氧化物膜變緊密； 去除該絕緣膜隔件而未去除全部緩衝氧化物膜 1 4 ·如申請專利範圍第1 3項之方法，進一步包含於 化物膜形成前，利用離子植入程序，使用該閘極 離子植入遮罩，來形成低濃度雜質區於該半導體 1 5 ·如申請專利範圍第1 3項之方法，其中該絕緣膜 利用使用磷酸之濕蝕刻法去除。 1 6 ·如申請專利範圍第1 5項之方法，其中該濕蝕刻 括經由限制濕蝕刻法之時間來完全去除該絕 件，而未去除該緩衝氧化物膜。 1 7 ·如申請專利範圍第1 6項之方法，其中該濕蝕刻 進行由5分鐘至25分鐘之期間。 1 8 ·如申請專利範圍第1 7項之方法，其中於該絕緣 被去除後，殘留之緩衝氧化物膜之厚度爲5 0埃 埃之範圍。 形成一 子植入 緩衝氧 線作爲 基材。 隔件係 程序包 彖膜隔 程序係 膜隔件 至 150