CN112864008A - 半导体结构以及其形成方法 - Google Patents

半导体结构以及其形成方法 Download PDF

Info

Publication number
CN112864008A
CN112864008A CN202010721721.7A CN202010721721A CN112864008A CN 112864008 A CN112864008 A CN 112864008A CN 202010721721 A CN202010721721 A CN 202010721721A CN 112864008 A CN112864008 A CN 112864008A
Authority
CN
China
Prior art keywords
layer
spacer
gate structures
forming
gate
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
CN202010721721.7A
Other languages
English (en)
Other versions
CN112864008B (zh
Inventor
庄哲辅
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Winbond Electronics Corp
Original Assignee
Winbond Electronics Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Winbond Electronics Corp filed Critical Winbond Electronics Corp
Publication of CN112864008A publication Critical patent/CN112864008A/zh
Application granted granted Critical
Publication of CN112864008B publication Critical patent/CN112864008B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/788—Field effect transistors with field effect produced by an insulated gate with floating gate
    • H01L29/7881—Programmable transistors with only two possible levels of programmation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • H01L21/28008—Making conductor-insulator-semiconductor electrodes
    • H01L21/28017—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon
    • H01L21/28026—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon characterised by the conductor
    • H01L21/28123—Lithography-related aspects, e.g. sub-lithography lengths; Isolation-related aspects, e.g. to solve problems arising at the crossing with the side of the device isolation; Planarisation aspects
    • H01L21/28132—Lithography-related aspects, e.g. sub-lithography lengths; Isolation-related aspects, e.g. to solve problems arising at the crossing with the side of the device isolation; Planarisation aspects conducting part of electrode is difined by a sidewall spacer or a similar technique, e.g. oxidation under mask, plating
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76897—Formation of self-aligned vias or contact plugs, i.e. involving a lithographically uncritical step
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/823468—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type with a particular manufacturing method of the gate sidewall spacers, e.g. double spacers, particular spacer material or shape
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/401—Multistep manufacturing processes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H01L29/42324—Gate electrodes for transistors with a floating gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H01L29/42364—Gate electrodes for field effect devices for field-effect transistors with insulated gate characterised by the insulating layer, e.g. thickness or uniformity
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/6656—Unipolar field-effect transistors with an insulated gate, i.e. MISFET using multiple spacer layers, e.g. multiple sidewall spacers
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/30—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Manufacturing & Machinery (AREA)
  • Ceramic Engineering (AREA)
  • Electrodes Of Semiconductors (AREA)
  • Non-Volatile Memory (AREA)
  • Semiconductor Memories (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)

Abstract

本发明提供了一种半导体结构的形成方法，包含以下步骤：提供基底；形成多个栅极结构于基底上；形成衬层于基底以及栅极结构上；形成第一间隔层于衬层上；形成停止层于第一间隔层上；形成第一牺牲层于停止层上以及栅极结构之间；移除第一牺牲层的一部分，使第一牺牲层的顶表面位于栅极结构的上部之间；形成一第二间隔层于第一牺牲层以及栅极结构上；移除第二间隔层的一部分，使剩余的第二间隔层位于栅极结构的上部之间；形成第二牺牲层于栅极结构上以及栅极结构之间；移除第一牺牲层及第二牺牲层，以及移除衬层、第一间隔层及停止层的一部分，以于栅极结构之间形成多个接触开口，且接触开口暴露出基底的部分表面；以及填充导电材料于接触开口中，以形成多个接触插塞。本揭露亦提供一种由上述方法所形成的半导体结构。

Description

半导体结构以及其形成方法
技术领域
本申请有关于一种半导体结构以及其形成方法，且特别有关于一种自对准接触结构以及其形成方法。
背景技术
随着集成电路尺寸缩小，自对准接触结构与栅极结构之间距离变小，因此短路产生漏电流的机率增加。传统上制作自对准接触结构时，栅极结构的侧壁间隔物可能在形成自对准接触结构时损耗。如此不完整的侧壁间隔物可能无法有效隔离自对准接触结构与栅极结构，而产生栅极结构至自对准接触结构之间的漏电流。
虽然现存的自对准接触结构可大致满足它们原先预定的用途，但其仍未在各个方面皆彻底地符合需求。因此，发展出能够进一步改善自对准接触结构的良率的工艺，仍为目前业界致力研究的课题之一。
发明内容
根据本揭露一些实施例，提供一种半导体结构及形成方法，包含以下步骤：提供基底；形成多个栅极结构于基底上；形成衬层于基底以及多个栅极结构上；形成第一间隔层于衬层上；形成停止层于第一间隔层上；形成第一牺牲层于停止层上以及多个栅极结构之间；移除第一牺牲层的一部分，使第一牺牲层的顶表面位于多个栅极结构的上部之间；形成第二间隔层于第一牺牲层以及多个栅极结构上；移除第二间隔层的一部分，使剩余的第二间隔层位于多个栅极结构的上部之间；形成第二牺牲层于多个栅极结构上以及多个栅极结构之间；移除第一牺牲层及第二牺牲层，以及移除衬层、第一间隔层及停止层的一部分，以于多个栅极结构之间形成多个接触开口，且多个接触开口暴露出基底的部分表面；以及填充导电材料于多个接触开口中，以形成多个接触插塞。
附图说明
图1A至图1M显示根据本揭露一些实施例中，半导体结构于其形成方法中各阶段的结构剖面示意图。
符号说明：
10 半导体结构；
100 基底；
100p 部分表面；
110 沟槽；
110b 底部；
110s 侧壁；
111 接触开口；
120 开口；
200 栅极结构；
1000A 上部；
202 穿隧介电层；
204 导体层；
206 闸间介电层；
208 导体层；
208t 顶表面；
210 栅极罩幕层；
210b 底表面；
300 间隙壁结构；
302 衬层；
304 第一间隔层；
304t 顶表面；
306 停止层；
306s 侧表面；
306t 顶表面；
308 第一牺牲层；
308t 顶表面；
310 第二间隔层；
310’ 第二间隔层；
312 罩幕层；
314 介电插塞；
314a 第三间隔层；
314b 介电材料；
316 接触插塞；
408 第二牺牲层；
408t 顶表面；
d1 第一距离；
d2 第二距离；
d3 第三距离；
d4 第四距离；
KN 肩部。
具体实施方式
请参照图1A，首先，提供基底100。接着，形成多个栅极结构200于基底100上。在一些实施例中，栅极结构200之间定义出多个沟槽110。
如图1A所示，在一些实施例中，栅极结构200可为具有多个层别的堆迭结构。具体而言，根据一些实施例，栅极结构200可包含依序堆迭于基底100上的穿隧介电层202、导体层204、闸间介电层206以及导体层208。
在一些实施例中，导体层204可作为浮置栅极(floating gate)。在一些实施例中，导体层208可作为控制栅极(control gate)。
在一些实施例中，穿隧介电层202的材料可包含氧化硅。在一些实施例中，导体层204的材料可包含掺杂的多晶硅、非掺杂的多晶硅、或前述的组合。在一些实施例中，闸间介电层206的材料可包含氧化层/氮化层/氧化层(oxide/nitride/oxide，ONO)所构成的复合层，例如由氧化硅/氮化硅/氧化硅所构成的复合层。再者，在一些实施例中，导体层208的材料可包含掺杂的多晶硅、非掺杂的多晶硅、或前述的组合。
此外，在一些实施例中，栅极结构200可进一步包含栅极罩幕层210，栅极罩幕层210可设置于导体层208上。在一些实施例中，栅极罩幕层210的材料可包含氧化硅、氮化硅、氮氧化硅、或前述的组合。
接着，如图1A所示，形成衬层302于基底100以及栅极结构200上，衬层302可覆盖栅极结构200并形成于栅极结构200之间的沟槽110的底部。详细而言，在一些实施例中，衬层302可顺应性地(conformally)形成于基底100及栅极结构200上。再者，衬层302可覆盖栅极结构200的侧壁及顶表面，并与栅极结构200的侧壁及顶表面接触。
在一实施例中，可于形成栅极结构200的步骤之后以及于形成衬层302的步骤之前，实行至少一离子植入工艺，以于基底100中形成多个浅掺杂区(未绘示)。
在一些实施例中，衬层302的材料可包含氧化硅。此外，在一些实施例中，衬层302的材料例如可为高温氧化物(high-temperature oxide，HTO)。
接着，形成第一间隔层304于衬层302上，第一间隔层304可覆盖衬层302以及栅极结构200，且第一间隔层304亦可形成于栅极结构200之间的沟槽110的底部。详细而言，在一些实施例中，第一间隔层304可顺应性地(conformally)形成于衬层302上，并与衬层302接触。再者，第一间隔层304亦可覆盖第一栅极结构200的侧壁及顶表面。
在一些实施例中，第一间隔层304的材料可包含氮化硅、氮氧化硅、或前述的组合。
接着，形成停止层306于第一间隔层304上，停止层306可覆盖第一间隔层304、衬层302以及栅极结构200，且停止层306亦可形成于第一栅极结构200之间的沟槽110的底部。详细而言，在一些实施例中，停止层306可顺应性地(conformally)形成于第一间隔层304上，并与第一间隔层304接触。再者，停止层306可覆盖栅极结构的侧壁及顶表面。
此外，根据一些实施例，前述衬层302、第一间隔层304以及停止层306可作为栅极结构200的间隙壁结构300。换言之，根据一些实施例，间隙壁结构300主要可包含衬层302、第一间隔层304以及停止层306。
在一些实施例中，停止层306的材料可包含氧化硅。
接着，请参照图1B，形成第一牺牲层308于停止层306上以及栅极结构200之间。详细而言，第一牺牲层308可覆盖栅极结构200与前述的停止层306、第一间隔层304以及衬层302，且第一牺牲层308可填充于沟槽110中，与沟槽110的侧壁110s及底部110b接触。再者，第一牺牲层308可覆盖栅极结构200的侧壁及顶表面。此外，于此步骤中，形成的第一牺牲层308可高于停止层306的顶表面306t。
在一些实施例中，第一牺牲层308的材料可包含多晶硅。
接着，请参照图1C，移除第一牺牲层308的一部分，使第一牺牲层308的顶表面308t位于栅极结构200的上部1000A之间。根据一些实施例，栅极结构200的上部1000A可包含前述的栅极罩幕层210。换言之，在一些实施例中，上部1000A大致上可对应于栅极罩幕层210的区域。根据一些实施例，栅极结构200的上部1000A可包含栅极罩幕层210以及位于其下方的一部分的导体层208。此外，于移除第一牺牲层308的一部分之后，会暴露出停止层306的顶表面306t以及侧表面306s的一部分。
在一些实施例中，第一牺牲层308的顶表面308t的位置(或水平高度)高于导体层208的顶表面208t的位置(或水平高度)，换言之，第一牺牲层308的顶表面308t的位置(或水平高度)高于栅极罩幕层210的底表面210b的位置(或水平高度)。详细而言，在一些实施例中，第一牺牲层308的顶表面308t与栅极罩幕层210的底表面210b之间相隔第一距离d1。在一些实施例中，第一距离d1的范围介于约
Figure BDA0002600254730000051
至约
Figure BDA0002600254730000052
之间。
应注意的是，根据本揭露一些实施例，前述第一距离d1指的是第一牺牲层308的顶表面308t的延伸线(未绘示)与栅极罩幕层210的底表面210b的延伸线(未绘示)之间的最小距离。
此外，进一步而言，在一些实施例中，于移除第一牺牲层308的一部分之后，第一牺牲层308的顶表面308t的位置(或水平高度)高于栅极结构200的肩部KN的位置(或水平高度)约第一距离d1。在一些实施例中，前述栅极结构200的肩部KN大致上可对应于导体层208的顶角部，且导体层208的顶角部通常会突出于栅极罩幕层210，详细而言，导体层208的顶表面208t通常会大于栅极罩幕层210的底表面210b，使得栅极结构200具有突出的肩部KN。
在一些实施例中，可通过回刻蚀工艺移除第一牺牲层308的一部分。
接着，请参照图1D，形成第二间隔层310于第一牺牲层308以及栅极结构200上。详细而言，第二间隔层310可顺应性地(conformally)形成于第一牺牲层308以及栅极结构200上，并与第一牺牲层308的顶表面308t以及停止层306的顶表面306t及侧表面306s接触。在一些实施例中，第二间隔层310可大致上覆盖栅极结构200的上部1000A。进一步而言，在一些实施例中，第二间隔层310可大致上形成于栅极结构200的上部1000A，而未形成于栅极结构200的下部(未标示)。
在一些实施例中，第二间隔层310的材料可包含氮化硅、氮氧化硅、或前述的组合。
接着，请参照图1E，移除第二间隔层310的一部分，使剩余的第二间隔层310’位于栅极结构200的上部1000A之间。再者，于此步骤中，亦可暴露出停止层306的顶表面306t。在一些实施例中，于移除第二间隔层310的一部分之后，剩余的第二间隔层310’位于停止层306的侧表面306s的一部分上。在一些实施例中，剩余的第二间隔层310’可位于栅极结构200的上部1000A的两侧。
如图1E所示，剩余的第二间隔层310’可从停止层306的顶表面306t延伸至第一牺牲层308的顶表面308t，藉此，位于栅极结构200的上部1000A的两侧的间隙壁结构300可具有较平直的轮廓(profile)。具体而言，在一些实施例中，两个相邻的剩余的第二间隔层310’的底部之间相隔第二距离d2，且两个相邻的剩余的第二间隔层310’的顶部之间相隔第三距离d3。在一些实施例中，第二距离d2与第三距离d3大致上相同。在一些实施例中，第二距离d2与第三距离d3之间的差异少于约20％的第三距离d3、约15％的第三距离d3、约10％的第三距离d3、或约5％的第三距离d3。
接着，请参照图1F，形成第二牺牲层408于栅极结构200上以及栅极结构200之间。详细而言，第二牺牲层408可覆盖停止层306的顶表面306t、第一牺牲层308的顶表面308t以及剩余的第二间隔层310’。此外，于此步骤中，形成的第二牺牲层408可高于停止层306的顶表面306t。
在一些实施例中，第二牺牲层408的材料可包含多晶硅。此外，第二牺牲层408的材料与第一牺牲层308的材料相同。
接着，请参照图1G，在一些实施例中，于形成第二牺牲层408于栅极结构200上以及栅极结构200之间之后，可进一步形成罩幕层312于第二牺牲层408上。
在一些实施例中，罩幕层312可包含氮化硅、氧化硅、非晶碳材、其它合适的罩幕材料、或前述的组合。
此外，根据一些实施例，于形成罩幕层312于第二牺牲层408上之前，可先对第二牺牲层408进行平坦化工艺，使第二牺牲层408具有平坦的顶表面408t。
接着，请参照图1H，在一些实施例中，可图案化罩幕层312，以移除位于栅极结构200上方的罩幕层312。经图案化的罩幕层312可定义出后续形成于栅极结构200上方的开口120的位置。具体而言，可通过图案化的罩幕层312作为遮罩，移除未被罩幕层312遮蔽的第二牺牲层408，以于栅极结构200上方形成贯穿第二牺牲层408的开口120，且开口120可暴露出第一间隔层304的一部分的顶表面304t及一部分的停止层306。
在一些实施例中，可通过图案化工艺移除一部分的罩幕层312。
再者，在一些实施例中，可通过干刻蚀工艺移除部分的第二牺牲层408以形成开口120。
接着，请参照图1I，在一些实施例中，于形成第二牺牲层408于栅极结构200上以及栅极结构200之间之后，可进一步形成介电插塞314于栅极结构200上，且介电插塞314可贯穿位于栅极结构200上的第二牺牲层408。介电插塞314可定义后续将形成的接触插塞的位置，并且可保护栅极结构200，避免移动离子(mobile ion)影响元件可靠度。
详细而言，在一些实施例中，于形成位于栅极结构200上方的开口120之后，可先形成第三间隔层314a于开口120的侧壁上。在一些实施例中，第三间隔层314a可顺应性地形成于开口120中。之后，可填充介电材料314b于开口120中，以形成介电插塞314。
在一些实施例中，第三间隔层314a的材料可包含氮化硅、氮氧化硅、或前述的组合。再者，第三间隔层314a的材料可与第一间隔层304及第二间隔层310的材料相同或不同。
在一些实施例中，介电材料314b可包含氧化硅、氮化硅、氮氧化硅、其它合适的介电材料、或前述的组合。
接着，请参照图1J，在一些实施例中，于形成介电插塞314之后，可移除前述经图案化的罩幕层312。
接着，请参照图1K以及图1L，移除第一牺牲层308及第二牺牲层408(如第1K图所示)，以及移除衬层302、第一间隔层304及停止层306的一部分(如图1L所示)，以于栅极结构200之间形成接触开口111，且接触开口111暴露出基底100的部分表面100p，例如，一部分的顶表面。详细而言，如图1K所示，在一些实施例中，可先实质上移除全部的第一牺牲层308及第二牺牲层408，以再次暴露出沟槽110的侧壁110s及底部110b。如图1L所示，在一些实施例中，接着可移除位于沟槽110的底部的衬层302、第一间隔层304及停止层306，以形成接触开口111。
根据一些实施例，移除第一牺牲层308及第二牺牲层408的步骤(如图1K所示)与移除位于沟槽110的底部110b的衬层302、第一间隔层304及停止层306的步骤(如图1L所示)可同时进行。然而，根据另一些实施例，移除第一牺牲层308及第二牺牲层408的步骤与移除位于沟槽110的底部110b的衬层302、第一间隔层304及停止层306的步骤亦可分开进行。
在一些实施例中，可通过干刻蚀工艺移除第一牺牲层308及第二牺牲层408以及位于沟槽110的底部的衬层302、第一间隔层304及停止层306。
此外，在一些实施例中，前述移除第一牺牲层308及第二牺牲层408以及衬层302、第一间隔层304及停止层306的一部分的步骤亦同时移除剩余的第二间隔层310’的一部分。值得注意的是，剩余的第二间隔层310’可保护栅极结构200的间隙壁结构300，避免形成接触开口111的刻蚀工艺损耗过多的间隙壁结构300，进而可降低栅极结构200的肩部KN外露的风险。
接着，请参照图1M，填充导电材料于接触开口111中，以形成接触插塞316。在一些实施例中，前述接触插塞316可为自对准接触件(self-align contact)。在一些实施例中，导电材料可完全地填充于接触开口111中，并且形成于介电插塞314之间。
在一些实施例中，形成接触插塞316的导电材料可包含金属、多晶硅、其它合适的材料、或前述的组合。在一些实施例中，金属可包含钨(W)、铜(Cu)、铝(Al)、金(Au)、银(Ag)、钛(Ti)、钼(Mo)、镍(Ni)、钨合金、铜合金、铝合金、金合金、银合金、钛合金、钼合金、镍合金、其它合适的金属材料、或前述的组合。
于此，大致完成半导体结构10的制作。具体而言，如图1M所示，半导体结构10可包含基底100、栅极结构200、衬层302、第一间隔层304、停止层306、第二间隔层310’以及接触插塞316。栅极结构200可位于基底100上，衬层302可位于栅极结构200上，第一间隔层304可位于衬层302上，停止层306可位于第一间隔层304上，第二间隔层310’可位于栅极结构200的上部1000A之间，且接触插塞316可位于栅极结构200之间。在一些实施例中，介电插塞314可位于栅极结构200上方。
详细而言，在一些实施例中，衬层302可顺应性地覆盖栅极结构200，第一间隔层304可顺应性地覆盖衬层302，停止层306可顺应性地覆盖第一间隔层304。在一些实施例中，第二间隔层310’可位于停止层306的侧表面306s上。此外，在一些实施例中，第二间隔层310’可位于栅极结构200的上部1000A的两侧。此外，在一些实施例中，接触插塞316可同时与第二间隔层310’以及停止层306接触。
在一些实施例中，第二间隔层310’高于栅极结构200的导体层208的顶表面208t。进一步而言，在一些实施例中，第二间隔层310’的最低位置高于导体层208的顶表面208t。在一些实施例中，第二间隔层310’与导体层208的顶表面208t之间相隔第四距离d4。在一些实施例中，第四距离d4的范围介于
Figure BDA0002600254730000091
至
Figure BDA0002600254730000092
之间。
综上所述，根据本揭露一些实施例，提供的半导体结构的形成方法包含形成额外的间隔层于栅极结构的肩部的两侧，藉此可进一步保护栅极结构的间隙壁结构，减少刻蚀移除步骤对间隙壁结构造成的损耗，避免栅极结构的肩部外露，进而可改善字线漏电、位线漏电或短路等问题。

Claims (10)

1.一种半导体结构的形成方法，其特征在于，包括：
提供一基底；
形成多个栅极结构于所述基底上；
形成一衬层于所述基底以及所述多个栅极结构上；
形成一第一间隔层于所述衬层上；
形成一停止层于所述第一间隔层上；
形成一第一牺牲层于所述停止层上以及所述多个栅极结构之间；
移除所述第一牺牲层的一部分，使所述第一牺牲层的一顶表面位于所述多个栅极结构的上部之间；
形成一第二间隔层于所述第一牺牲层以及所述多个栅极结构上；
移除所述第二间隔层的一部分，使剩余的第二间隔层位于所述多个栅极结构的上部之间；
形成一第二牺牲层于所述多个栅极结构上以及所述多个栅极结构之间；
移除所述第一牺牲层及所述第二牺牲层，以及移除所述衬层、所述第一间隔层及所述停止层的一部分，以于所述多个栅极结构之间形成多个接触开口，且所述多个接触开口暴露出所述基底的部分表面；以及
填充一导电材料于所述多个接触开口中，以形成多个接触插塞。
2.根据权利要求1所述的半导体结构的形成方法，其特征在于，于移除所述第二间隔层的一部分之后，所述剩余的第二间隔层位于所述停止层的一侧表面上。
3.根据权利要求1所述的半导体结构的形成方法，其特征在于，所述多个栅极结构的上部包括一栅极罩幕层。
4.根据权利要求3所述的半导体结构的形成方法，其特征在于，所述第一牺牲层的顶表面与所述栅极罩幕层的一底表面之间的距离介于
Figure FDA0002600254720000011
至
Figure FDA0002600254720000012
之间。
5.根据权利要求1所述的半导体结构的形成方法，其特征在于，于形成所述第二牺牲层于所述多个栅极结构上以及所述多个栅极结构之间之后，更包括：
形成一罩幕层于所述第二牺牲层上；以及
图案化所述罩幕层，以移除位于所述多个栅极结构上方的所述罩幕层。
6.根据权利要求1所述的半导体结构的形成方法，其特征在于，移除所述第一牺牲层及第二牺牲层，以及移除所述衬层、所述第一间隔层及所述停止层的一部分的步骤亦移除所述剩余的第二间隔层的一部分。
7.根据权利要求1所述的半导体结构的形成方法，其特征在于，在形成所述第二牺牲层于所述多个栅极结构上以及所述多个栅极结构之间之后，还包括：
形成多个介电插塞于所述多个栅极结构上，且所述多个介电插塞贯穿位于所述多个栅极结构上的所述第二牺牲层。
8.一种半导体结构，其特征在于，包括：
一基底；
多个栅极结构，位于所述基底上；
一衬层，位于所述多个栅极结构上；
一第一间隔层，位于所述衬层上；
一停止层，位于所述第一间隔层上；
一第二间隔层，位于所述多个栅极结构的上部之间；以及
多个接触插塞，位于所述多个栅极结构之间。
9.根据权利要求8所述的半导体结构，其特征在于，所述第二间隔层位于所述停止层的一侧表面上。
10.根据权利要求8所述的半导体结构，其特征在于，所述多个接触插塞与所述第二间隔层以及所述停止层接触。
CN202010721721.7A 2019-11-26 2020-07-24 半导体结构以及其形成方法 Active CN112864008B (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
TW108142881 2019-11-26
TW108142881A TWI711121B (zh) 2019-11-26 2019-11-26 半導體結構以及其形成方法

Publications (2)

Publication Number Publication Date
CN112864008A true CN112864008A (zh) 2021-05-28
CN112864008B CN112864008B (zh) 2024-02-09

Family

ID=74202136

Family Applications (1)

Application Number Title Priority Date Filing Date
CN202010721721.7A Active CN112864008B (zh) 2019-11-26 2020-07-24 半导体结构以及其形成方法

Country Status (3)

Country Link
US (1) US11380582B2 (zh)
CN (1) CN112864008B (zh)
TW (1) TWI711121B (zh)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN117677192A (zh) * 2024-01-31 2024-03-08 合肥晶合集成电路股份有限公司 半导体器件的制作方法以及半导体器件

Citations (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20030068885A1 (en) * 2001-10-08 2003-04-10 Woo Seock Cheong Method of forming a contact plug for a semiconductor device
US20030098509A1 (en) * 1999-09-27 2003-05-29 Kabushiki Kaisha Toshiba Semiconductor device, semiconductor element and method for producing same
US20070264824A1 (en) * 2006-05-15 2007-11-15 Chartered Semiconductor Manufacturing, Ltd Methods to eliminate contact plug sidewall slit
TW200805506A (en) * 2006-07-14 2008-01-16 Nanya Technology Corp Method for making a raised vertical channel transistor device
US20080076244A1 (en) * 2006-09-26 2008-03-27 Chartered Semiconductor Manufacturing, Ltd. Damascene Contact Structure for Integrated Circuits
KR20090077299A (ko) * 2008-01-10 2009-07-15 주식회사 하이닉스반도체 반도체 소자의 콘택 플러그 형성 방법
KR20090123513A (ko) * 2008-05-28 2009-12-02 주식회사 하이닉스반도체 반도체 소자 및 그 제조방법
CN101826524A (zh) * 2009-03-06 2010-09-08 宜扬科技股份有限公司 具有高掺杂漏极区的nor型闪存结构及其制造方法
US20150194314A1 (en) * 2014-01-09 2015-07-09 Macronix International Co., Ltd. Semiconductor device and method of fabricating the same
CN108987276A (zh) * 2017-06-02 2018-12-11 格芯公司 用于形成自对准接触物的扩大牺牲栅极覆盖物

Patent Citations (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20030098509A1 (en) * 1999-09-27 2003-05-29 Kabushiki Kaisha Toshiba Semiconductor device, semiconductor element and method for producing same
US20030068885A1 (en) * 2001-10-08 2003-04-10 Woo Seock Cheong Method of forming a contact plug for a semiconductor device
US20070264824A1 (en) * 2006-05-15 2007-11-15 Chartered Semiconductor Manufacturing, Ltd Methods to eliminate contact plug sidewall slit
TW200805506A (en) * 2006-07-14 2008-01-16 Nanya Technology Corp Method for making a raised vertical channel transistor device
US20080012066A1 (en) * 2006-07-14 2008-01-17 Shian-Jyh Lin Method for making a raised vertical channel transistor device
US20080076244A1 (en) * 2006-09-26 2008-03-27 Chartered Semiconductor Manufacturing, Ltd. Damascene Contact Structure for Integrated Circuits
KR20090077299A (ko) * 2008-01-10 2009-07-15 주식회사 하이닉스반도체 반도체 소자의 콘택 플러그 형성 방법
KR20090123513A (ko) * 2008-05-28 2009-12-02 주식회사 하이닉스반도체 반도체 소자 및 그 제조방법
CN101826524A (zh) * 2009-03-06 2010-09-08 宜扬科技股份有限公司 具有高掺杂漏极区的nor型闪存结构及其制造方法
US20150194314A1 (en) * 2014-01-09 2015-07-09 Macronix International Co., Ltd. Semiconductor device and method of fabricating the same
CN108987276A (zh) * 2017-06-02 2018-12-11 格芯公司 用于形成自对准接触物的扩大牺牲栅极覆盖物

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN117677192A (zh) * 2024-01-31 2024-03-08 合肥晶合集成电路股份有限公司 半导体器件的制作方法以及半导体器件
CN117677192B (zh) * 2024-01-31 2024-04-26 合肥晶合集成电路股份有限公司 半导体器件的制作方法以及半导体器件

Also Published As

Publication number Publication date
TWI711121B (zh) 2020-11-21
US11380582B2 (en) 2022-07-05
TW202121594A (zh) 2021-06-01
CN112864008B (zh) 2024-02-09
US20210159119A1 (en) 2021-05-27

Similar Documents

Publication Publication Date Title
US11362098B2 (en) Method for manufacturing memory device
US6781193B2 (en) Non-volatile memory device having floating trap type memory cell and method of forming the same
CN106356299B (zh) 具有自我对准间隙壁的半导体结构及其制作方法
US11367727B2 (en) Memory structure
CN112713147A (zh) 半导体存储器装置及其制造方法
US11805644B2 (en) Manufacturing method of memory device
CN112864008B (zh) 半导体结构以及其形成方法
CN109216363B (zh) 存储器结构及其制造方法
US20230261046A1 (en) Method of forming semiconductor structure
US8823107B2 (en) Method for protecting the gate of a transistor and corresponding integrated circuit
CN112447741A (zh) 存储器元件及其制造方法
US20110215397A1 (en) High cell density trenched power semiconductor structure and fabrication method thereof
US11610842B2 (en) Memory device and method of manufacturing the same
KR20050049391A (ko) 반도체 장치 및 그 제조 방법
CN113140569B (zh) 存储器装置的制造方法
CN111696989B (zh) 存储元件及其制造方法
US11764274B2 (en) Memory device having contact plugs with narrower and wider portions
US20220302145A1 (en) Semiconductor device and method of forming the same
CN110391230B (zh) 存储器装置及其制造方法
US20100317183A1 (en) Method for fabricating semiconductor memory device
CN114446878A (zh) 半导体结构及其形成方法
CN115148689A (zh) 半导体装置及其形成方法
CN115117060A (zh) 埋入式字线结构及其制造方法
CN111261695A (zh) 半导体结构及其形成方法
KR20020018279A (ko) 메모리 영역과 로직 영역의 게이트 구조가 다른 듀얼게이트 구조의 ｍｍｌ 반도체 소자의 제조방법

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant