JPH1079430A - 配線層コンタクト構造を有する半導体装置の製造方法 - Google Patents
配線層コンタクト構造を有する半導体装置の製造方法Info
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- JPH1079430A JPH1079430A JP23496496A JP23496496A JPH1079430A JP H1079430 A JPH1079430 A JP H1079430A JP 23496496 A JP23496496 A JP 23496496A JP 23496496 A JP23496496 A JP 23496496A JP H1079430 A JPH1079430 A JP H1079430A
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Abstract
(57)【要約】
【課題】 電極層に損傷を与えず、接触抵抗が増大しな
い配線層コンタクト構造を有する半導体装置の製造方法
を提供する。 【解決手段】 この発明の配線層コンタクト構造を有す
る半導体装置の製造方法は、シリコン酸化膜１６を選択
的に除去することによってシリコン窒化膜１５の表面を
露出させる孔１９ａとシリコン窒化膜９ａの表面を露出
させる孔２０ａとを形成する工程と、シリコン窒化膜１
５、９ａを選択的に除去することによって孔１９ａに通
じ不純物領域１３に達する孔１９ｂを形成するとともに
孔２０ａに通じかつゲート電極層１０の表面に達する孔
２０ｂを形成する工程とを備える。
い配線層コンタクト構造を有する半導体装置の製造方法
を提供する。 【解決手段】 この発明の配線層コンタクト構造を有す
る半導体装置の製造方法は、シリコン酸化膜１６を選択
的に除去することによってシリコン窒化膜１５の表面を
露出させる孔１９ａとシリコン窒化膜９ａの表面を露出
させる孔２０ａとを形成する工程と、シリコン窒化膜１
５、９ａを選択的に除去することによって孔１９ａに通
じ不純物領域１３に達する孔１９ｂを形成するとともに
孔２０ａに通じかつゲート電極層１０の表面に達する孔
２０ｂを形成する工程とを備える。
Description
【０００１】
【発明の属する技術分野】この発明は、配線層コンタク
ト構造を有する半導体装置の製造方法に関し、特に、半
導体基板の表面に形成された導電領域に対する配線層の
コンタクト構造の製造方法に関するものである。
ト構造を有する半導体装置の製造方法に関し、特に、半
導体基板の表面に形成された導電領域に対する配線層の
コンタクト構造の製造方法に関するものである。
【０００２】
【従来の技術】近年、半導体装置の製造工程において、
製造工程の簡略化のため、セルフアラインビット線コン
タクトを形成するのと同時に、他のゲート電極層にも配
線コンタクトを形成するような方法が用いられている。
製造工程の簡略化のため、セルフアラインビット線コン
タクトを形成するのと同時に、他のゲート電極層にも配
線コンタクトを形成するような方法が用いられている。
【０００３】図２７〜図３２は、従来の配線層コンタク
ト構造の製造方法を示す断面図である。図２７を参照し
て、ｐ型のシリコン基板１０１上にＣＶＤ法によりシリ
コン酸化膜１０２を形成する。シリコン酸化膜１０２上
にＣＶＤ法によりドープトポリシリコンからなるポリシ
リコン膜１０３を形成する。ポリシリコン膜１０３上に
タングステンシリサイドからなるシリサイド膜１０４を
ＣＶＤ法により形成する。
ト構造の製造方法を示す断面図である。図２７を参照し
て、ｐ型のシリコン基板１０１上にＣＶＤ法によりシリ
コン酸化膜１０２を形成する。シリコン酸化膜１０２上
にＣＶＤ法によりドープトポリシリコンからなるポリシ
リコン膜１０３を形成する。ポリシリコン膜１０３上に
タングステンシリサイドからなるシリサイド膜１０４を
ＣＶＤ法により形成する。
【０００４】図２８を参照して、所定の形状にパターニ
ングされたレジスト（図示せず）をシリサイド膜１０４
上に形成し、このレジストに従ってシリサイド膜１０
４、ポリシリコン膜１０３、シリコン酸化膜１０２をエ
ッチングする。これにより、ゲート電極層１１０、１１
１、ゲート酸化膜１１２を形成する。
ングされたレジスト（図示せず）をシリサイド膜１０４
上に形成し、このレジストに従ってシリサイド膜１０
４、ポリシリコン膜１０３、シリコン酸化膜１０２をエ
ッチングする。これにより、ゲート電極層１１０、１１
１、ゲート酸化膜１１２を形成する。
【０００５】図２９を参照して、シリコン基板１０１
と、ゲート電極層１１０、１１１と、ゲート酸化膜１１
２を覆うようにＣＶＤ法によりシリコン酸化膜を形成す
る。このシリコン酸化膜を全面エッチバックすることに
より、シリコン酸化膜からなるサイドウォールスペーサ
１１４がゲート電極層１１０、１１１およびゲート酸化
膜１１２の側壁に形成される。次に、ゲート電極層１１
０とサイドウォールスペーサ１１４をマスクとしてシリ
コン基板１０１にｎ型の不純物イオンを注入することに
より、ｎ型の不純物領域１１３を形成する。次に、ゲー
ト電極層１１０、サイドウォールスペーサ１１４および
不純物領域１１３を覆うシリコン窒化膜を形成し、この
シリコン窒化膜を選択的にエッチングすることにより、
シリコン窒化膜１１５が形成される。次に、シリコン基
板１０１と、ゲート電極層１１０、１１１と、ゲート酸
化膜１１２と、不純物領域１１３と、サイドウォールス
ペーサ１１４と、シリコン窒化膜１１５とを覆うように
シリコン酸化膜１１６をＣＶＤ法により形成する。次
に、シリコン酸化膜１１６を覆うようにレジストを塗布
し、このレジストに所定のパターニングを形成すること
により、レジストパターン１１８を形成する。
と、ゲート電極層１１０、１１１と、ゲート酸化膜１１
２を覆うようにＣＶＤ法によりシリコン酸化膜を形成す
る。このシリコン酸化膜を全面エッチバックすることに
より、シリコン酸化膜からなるサイドウォールスペーサ
１１４がゲート電極層１１０、１１１およびゲート酸化
膜１１２の側壁に形成される。次に、ゲート電極層１１
０とサイドウォールスペーサ１１４をマスクとしてシリ
コン基板１０１にｎ型の不純物イオンを注入することに
より、ｎ型の不純物領域１１３を形成する。次に、ゲー
ト電極層１１０、サイドウォールスペーサ１１４および
不純物領域１１３を覆うシリコン窒化膜を形成し、この
シリコン窒化膜を選択的にエッチングすることにより、
シリコン窒化膜１１５が形成される。次に、シリコン基
板１０１と、ゲート電極層１１０、１１１と、ゲート酸
化膜１１２と、不純物領域１１３と、サイドウォールス
ペーサ１１４と、シリコン窒化膜１１５とを覆うように
シリコン酸化膜１１６をＣＶＤ法により形成する。次
に、シリコン酸化膜１１６を覆うようにレジストを塗布
し、このレジストに所定のパターニングを形成すること
により、レジストパターン１１８を形成する。
【０００６】図３０を参照して、レジストパターン１１
８をマスクとしてシリコン酸化膜１１６を異方性エッチ
ングすることにより、シリコン窒化膜１１５に達する孔
１１９ａと、ゲート電極層１１０に達する孔１２０ａを
形成する。
８をマスクとしてシリコン酸化膜１１６を異方性エッチ
ングすることにより、シリコン窒化膜１１５に達する孔
１１９ａと、ゲート電極層１１０に達する孔１２０ａを
形成する。
【０００７】図３１を参照して、レジストパターン１１
８とシリコン酸化膜１１６をマスクとしてシリコン窒化
膜１１５を異方性エッチングすることにより、不純物領
域１１３に達する孔１１９ｂを形成する。また、このと
き、孔１２０ａの下に、ドープトポリシリコンからなる
ゲート電極層１１１に達する孔１２０ｂも形成される。
孔１１９ａ、１１９ｂがコンタクトホール１１９を形成
し、孔１２０ａ、１２０ｂがコンタクトホール１２０を
形成する。レジストパターン１１８を除去する。
８とシリコン酸化膜１１６をマスクとしてシリコン窒化
膜１１５を異方性エッチングすることにより、不純物領
域１１３に達する孔１１９ｂを形成する。また、このと
き、孔１２０ａの下に、ドープトポリシリコンからなる
ゲート電極層１１１に達する孔１２０ｂも形成される。
孔１１９ａ、１１９ｂがコンタクトホール１１９を形成
し、孔１２０ａ、１２０ｂがコンタクトホール１２０を
形成する。レジストパターン１１８を除去する。
【０００８】図３２を参照して、不純物領域１１３およ
びゲート電極層１１０、１１１に達する配線層１２１を
ＣＶＤ法により形成する。配線層１２１は、ドープトポ
リシリコンからなる。
びゲート電極層１１０、１１１に達する配線層１２１を
ＣＶＤ法により形成する。配線層１２１は、ドープトポ
リシリコンからなる。
【０００９】このようにして、従来の配線層コンタクト
構造は形成される。
構造は形成される。
【００１０】
【発明が解決しようとする課題】しかしながら、以上に
示した従来の配線層コンタクト構造の製造方法において
は、図３１で示す工程において、シリコン窒化膜１１５
を異方性エッチングする際に、孔１２０ａの底壁がエッ
チングされ、ドープトポリシリコンからなるゲート電極
層１１１に達する孔１２０ｂが形成される。そのため、
コンタクトホール１２０は、ゲート電極層１１１に達す
る。したがって、図３２で示す工程において、配線層１
２１を形成した場合に、配線層１２１とゲート電極層１
１１が直接接触することになる。
示した従来の配線層コンタクト構造の製造方法において
は、図３１で示す工程において、シリコン窒化膜１１５
を異方性エッチングする際に、孔１２０ａの底壁がエッ
チングされ、ドープトポリシリコンからなるゲート電極
層１１１に達する孔１２０ｂが形成される。そのため、
コンタクトホール１２０は、ゲート電極層１１１に達す
る。したがって、図３２で示す工程において、配線層１
２１を形成した場合に、配線層１２１とゲート電極層１
１１が直接接触することになる。
【００１１】このように、ドープトポリシリコンからな
る配線層１２１とドープトポリシリコンからなるゲート
電極層１１１が直接接触した場合には、ドープトポリシ
リコンからなる配線層１２１とタングステンシリサイド
からなるゲート電極層１１０が直接接触した場合に比べ
て、接触抵抗が増大し、接触箇所での発熱などの問題が
生じる。そのため、半導体装置の電気特性を大きく損ね
てしまうという問題がある。
る配線層１２１とドープトポリシリコンからなるゲート
電極層１１１が直接接触した場合には、ドープトポリシ
リコンからなる配線層１２１とタングステンシリサイド
からなるゲート電極層１１０が直接接触した場合に比べ
て、接触抵抗が増大し、接触箇所での発熱などの問題が
生じる。そのため、半導体装置の電気特性を大きく損ね
てしまうという問題がある。
【００１２】そこで、この発明は、上述のような問題を
解決するためになされたものであり、接触抵抗が増大せ
ず、良好な電気特性を示す配線層コンタクト構造を有す
る半導体装置の製造方法を提供することを目的とするも
のである。
解決するためになされたものであり、接触抵抗が増大せ
ず、良好な電気特性を示す配線層コンタクト構造を有す
る半導体装置の製造方法を提供することを目的とするも
のである。
【００１３】
【課題を解決するための手段】この発明の１つの局面に
従った配線層コンタクト構造を有する半導体装置の製造
方法は、以下の（１）〜（９）で示す工程を備える。
従った配線層コンタクト構造を有する半導体装置の製造
方法は、以下の（１）〜（９）で示す工程を備える。
【００１４】（１） 半導体基板の主表面上に第１と第
２と第３の電極層を互いに距離を隔てて形成する工程。
２と第３の電極層を互いに距離を隔てて形成する工程。
【００１５】（２） 第３の電極層の上部表面上に第１
のシリコン窒化物層を形成する工程。
のシリコン窒化物層を形成する工程。
【００１６】（３） 第１と第２の電極層の間であって
半導体基板の表面に不純物領域を形成する工程。
半導体基板の表面に不純物領域を形成する工程。
【００１７】（４） 第１と第２の電極層の側壁と不純
物領域とを覆う第２のシリコン窒化物層を形成する工
程。
物領域とを覆う第２のシリコン窒化物層を形成する工
程。
【００１８】（５） 半導体基板と、第１と第２と第３
の電極層と、第１と第２のシリコン窒化物層とを覆うシ
リコン酸化物層を形成する工程。
の電極層と、第１と第２のシリコン窒化物層とを覆うシ
リコン酸化物層を形成する工程。
【００１９】（６） シリコン酸化物層を選択的に除去
することによって、第２のシリコン窒化物層の表面を露
出させる第１の孔と第３の電極層の上に形成された第１
のシリコン窒化物層の表面を露出させる第２の孔とをシ
リコン酸化物層に形成する工程。
することによって、第２のシリコン窒化物層の表面を露
出させる第１の孔と第３の電極層の上に形成された第１
のシリコン窒化物層の表面を露出させる第２の孔とをシ
リコン酸化物層に形成する工程。
【００２０】（７） シリコン酸化物層をマスクとして
用いて第１と第２のシリコン窒化物層を選択的に除去す
ることによって、第１の孔に通じかつ不純物領域の表面
に達する第３の孔を第２のシリコン窒化物層に形成する
とともに、第２の孔に通じかつ第３の電極層の表面に達
する第４の孔を第１のシリコン窒化物層に形成する工
程。
用いて第１と第２のシリコン窒化物層を選択的に除去す
ることによって、第１の孔に通じかつ不純物領域の表面
に達する第３の孔を第２のシリコン窒化物層に形成する
とともに、第２の孔に通じかつ第３の電極層の表面に達
する第４の孔を第１のシリコン窒化物層に形成する工
程。
【００２１】（８） 第１と第３の孔を充填し、不純物
領域に電気的に接続された第１の配線層を形成する工
程。
領域に電気的に接続された第１の配線層を形成する工
程。
【００２２】（９） 第２と第４の孔を充填し、第３の
電極層に電気的に接続された第２の配線層を形成する工
程。
電極層に電気的に接続された第２の配線層を形成する工
程。
【００２３】このような工程を備えた配線層コンタクト
構造を有する半導体装置の製造方法においては、（６）
で示す工程において、第２のシリコン窒化物層に達する
第１の孔と第１のシリコン窒化物層に達する第２の孔を
形成する。このとき、シリコン窒化物層をエッチングし
にくいガスを用いれば、第２の孔は、電極層の表面に達
することがない。その後（７）で示す工程において、第
１と第２のシリコン窒化物層をエッチングすることによ
り、第１の孔に通じ不純物領域の表面に達する第３の孔
と、第２の孔に通じ第３の電極層の表面に達する第４の
孔とを同時に形成する。このとき、第１と第２のシリコ
ン窒化物層を同じ程度エッチングすることができるた
め、第３の孔が不純物領域の表面に達するのと同時に第
４の孔は電極層の表面に達する。そのため、第４の孔を
形成する際に、第３の電極層の表面を大きくエッチング
することがない。したがって、第３の電極層が損傷を受
けず、第３の電極層と第２の配線層とを確実に接続する
ことができる。
構造を有する半導体装置の製造方法においては、（６）
で示す工程において、第２のシリコン窒化物層に達する
第１の孔と第１のシリコン窒化物層に達する第２の孔を
形成する。このとき、シリコン窒化物層をエッチングし
にくいガスを用いれば、第２の孔は、電極層の表面に達
することがない。その後（７）で示す工程において、第
１と第２のシリコン窒化物層をエッチングすることによ
り、第１の孔に通じ不純物領域の表面に達する第３の孔
と、第２の孔に通じ第３の電極層の表面に達する第４の
孔とを同時に形成する。このとき、第１と第２のシリコ
ン窒化物層を同じ程度エッチングすることができるた
め、第３の孔が不純物領域の表面に達するのと同時に第
４の孔は電極層の表面に達する。そのため、第４の孔を
形成する際に、第３の電極層の表面を大きくエッチング
することがない。したがって、第３の電極層が損傷を受
けず、第３の電極層と第２の配線層とを確実に接続する
ことができる。
【００２４】また、この発明の別の局面に従った配線層
コンタクト構造を有する半導体装置の製造方法は、以下
の（１）〜（１０）で示す工程を備える。
コンタクト構造を有する半導体装置の製造方法は、以下
の（１）〜（１０）で示す工程を備える。
【００２５】（１） 半導体基板の主表面上に第１と第
２と第３の電極層を互いに距離を隔てて形成する工程。
２と第３の電極層を互いに距離を隔てて形成する工程。
【００２６】（２） 第３の電極層の上部表面上に第１
のシリコン窒化物層を形成する工程。
のシリコン窒化物層を形成する工程。
【００２７】（３） 第１のシリコン窒化物層の上部表
面上に第１のシリコン酸化物層を形成する工程。
面上に第１のシリコン酸化物層を形成する工程。
【００２８】（４） 第１と第２の電極層の間であって
半導体基板の表面に不純物領域を形成する工程。
半導体基板の表面に不純物領域を形成する工程。
【００２９】（５） 第１と第２の電極層の側壁と不純
物領域を覆う第２のシリコン窒化物層を形成する工程。
物領域を覆う第２のシリコン窒化物層を形成する工程。
【００３０】（６） 半導体基板と、第１と第２と第３
の電極層と、第１と第２のシリコン窒化物層と、第１の
シリコン酸化物層を覆う第２のシリコン酸化物層を形成
する工程。
の電極層と、第１と第２のシリコン窒化物層と、第１の
シリコン酸化物層を覆う第２のシリコン酸化物層を形成
する工程。
【００３１】（７） 第１と第２のシリコン酸化物層を
選択的に除去することによって、第２のシリコン窒化物
層の表面を露出させる第１の孔を第２のシリコン酸化物
層に形成し、第３の電極層の上に形成された第１のシリ
コン窒化物層の表面を露出させる第２の孔を第１と第２
のシリコン酸化物層に形成する工程。
選択的に除去することによって、第２のシリコン窒化物
層の表面を露出させる第１の孔を第２のシリコン酸化物
層に形成し、第３の電極層の上に形成された第１のシリ
コン窒化物層の表面を露出させる第２の孔を第１と第２
のシリコン酸化物層に形成する工程。
【００３２】（８） 第１と第２のシリコン酸化物層を
マスクとして用いて第１と第２のシリコン窒化物層を選
択的に除去することによって、第１の孔に通じかつ不純
物領域の表面に達する第３の孔を第２のシリコン窒化物
層に形成するとともに、第２の孔に通じ、かつ第３の電
極層の表面に達する第４の孔を第１のシリコン窒化物層
に形成する工程。
マスクとして用いて第１と第２のシリコン窒化物層を選
択的に除去することによって、第１の孔に通じかつ不純
物領域の表面に達する第３の孔を第２のシリコン窒化物
層に形成するとともに、第２の孔に通じ、かつ第３の電
極層の表面に達する第４の孔を第１のシリコン窒化物層
に形成する工程。
【００３３】（９） 第１と第３の孔を充填し、不純物
領域に電気的に接続された第１の配線層を形成する工
程。
領域に電気的に接続された第１の配線層を形成する工
程。
【００３４】（１０） 第２と第４の孔を充填し、第３
の電極層に電気的に接続された第２の配線層を形成する
工程。
の電極層に電気的に接続された第２の配線層を形成する
工程。
【００３５】このような工程を備えた配線層コンタクト
構造を有する半導体装置の製造方法においては、（７）
で示す工程において、第２のシリコン窒化物層に達する
第１の孔と第１のシリコン窒化物層に達する第２の孔を
形成する。このとき、シリコン窒化物層をエッチングし
にくいガスを用いれば、第２の孔は、電極層の表面に達
することがない。その後（８）で示す工程において、第
１と第２のシリコン窒化物層をエッチングすることによ
って、第１の孔に通じかつ不純物領域の表面に達する第
３の孔と、第２の孔に通じかつ第３の電極層の表面に達
する第４の孔とを同時に形成する。このとき、第１と第
２のシリコン窒化物層を同じ程度エッチングすることが
できるため、第３の孔が不純物領域の表面に達するのと
同時に第４の孔は電極層の表面に達する。そのため、第
３の電極層の表面を大きくエッチングすることがない。
したがって、第３の電極層が損傷を受けず、第３の電極
層と第２の配線層とを確実に接続することができる。
構造を有する半導体装置の製造方法においては、（７）
で示す工程において、第２のシリコン窒化物層に達する
第１の孔と第１のシリコン窒化物層に達する第２の孔を
形成する。このとき、シリコン窒化物層をエッチングし
にくいガスを用いれば、第２の孔は、電極層の表面に達
することがない。その後（８）で示す工程において、第
１と第２のシリコン窒化物層をエッチングすることによ
って、第１の孔に通じかつ不純物領域の表面に達する第
３の孔と、第２の孔に通じかつ第３の電極層の表面に達
する第４の孔とを同時に形成する。このとき、第１と第
２のシリコン窒化物層を同じ程度エッチングすることが
できるため、第３の孔が不純物領域の表面に達するのと
同時に第４の孔は電極層の表面に達する。そのため、第
３の電極層の表面を大きくエッチングすることがない。
したがって、第３の電極層が損傷を受けず、第３の電極
層と第２の配線層とを確実に接続することができる。
【００３６】この発明のさらに別の局面に従った配線層
コンタクト構造を有する半導体装置の製造方法は、以下
の（１）〜（１０）で示す工程を備える。
コンタクト構造を有する半導体装置の製造方法は、以下
の（１）〜（１０）で示す工程を備える。
【００３７】（１） 半導体基板の主表面上に第１と第
２と第３の電極層を互いに距離を隔てて形成する工程。
２と第３の電極層を互いに距離を隔てて形成する工程。
【００３８】（２） 第１と第２の電極層の間であって
半導体基板の表面に不純物領域を形成する工程。
半導体基板の表面に不純物領域を形成する工程。
【００３９】（３） 第１と第２の電極層の側壁と不純
物領域とを覆うシリコン窒化物層を形成する工程。
物領域とを覆うシリコン窒化物層を形成する工程。
【００４０】（４） 半導体基板と、第１と第２と第３
の電極層と、シリコン窒化物層とを覆うシリコン酸化物
層を形成する工程。
の電極層と、シリコン窒化物層とを覆うシリコン酸化物
層を形成する工程。
【００４１】（５） シリコン酸化物層の上にレジスト
を形成する工程。 （６） シリコン酸化物層の表面を露出させる第１の孔
とレジストからなる底部を有する第２の孔とをレジスト
に形成する工程。
を形成する工程。 （６） シリコン酸化物層の表面を露出させる第１の孔
とレジストからなる底部を有する第２の孔とをレジスト
に形成する工程。
【００４２】（７） レジストをマスクとして用いてシ
リコン酸化物層を選択的に除去することにより、第１の
孔に通じかつシリコン窒化物層の表面を露出させる第３
の孔をシリコン酸化物層に形成するとともに、底部のレ
ジストを除去し、レジストをマスクとして用いてシリコ
ン酸化物層を選択的に除去することにより、第２の孔に
通じかつシリコン酸化物層からなる底部を有する第４の
孔をシリコン酸化物層に形成する工程。
リコン酸化物層を選択的に除去することにより、第１の
孔に通じかつシリコン窒化物層の表面を露出させる第３
の孔をシリコン酸化物層に形成するとともに、底部のレ
ジストを除去し、レジストをマスクとして用いてシリコ
ン酸化物層を選択的に除去することにより、第２の孔に
通じかつシリコン酸化物層からなる底部を有する第４の
孔をシリコン酸化物層に形成する工程。
【００４３】（８） シリコン酸化物層をマスクとして
用いてシリコン窒化物層を選択的に除去することによ
り、第３の孔に通じかつ不純物領域の表面に達する第５
の孔をシリコン窒化物層の形成するとともに、第４の孔
に通じかつ第３の電極層の表面に達する第６の孔をシリ
コン酸化物層に形成する工程。
用いてシリコン窒化物層を選択的に除去することによ
り、第３の孔に通じかつ不純物領域の表面に達する第５
の孔をシリコン窒化物層の形成するとともに、第４の孔
に通じかつ第３の電極層の表面に達する第６の孔をシリ
コン酸化物層に形成する工程。
【００４４】（９） 第３と第５の孔を充填し、不純物
領域に電気的に接続された第１の配線層を形成する工
程。
領域に電気的に接続された第１の配線層を形成する工
程。
【００４５】（１０） 第４と第６の孔を充填し、第３
の電極層に電気的に接続された第２の配線層を形成する
工程。
の電極層に電気的に接続された第２の配線層を形成する
工程。
【００４６】このような工程を備えた配線層コンタクト
構造を有する半導体装置の製造方法においては、（７）
で示す工程において、第１の孔に通じかつシリコン窒化
物層の表面を露出させる第３の孔と第２の孔に通じかつ
シリコン酸化物層からなる底部を有する第４の孔とを形
成する。このとき、第２の孔の底部のレジストを除去し
て第４の孔を形成するため、第４の孔は、電極層に達し
ない。その後、（８）で示す工程において、第３の孔に
通じかつ不純物領域の表面に達する第４の孔を形成する
と同時に、第４の孔に通じかつ第３の電極層の表面に達
する第６の孔を形成する。このとき、シリコン酸化物層
とシリコン窒化物層を同程度除去すれば第３の電極層の
表面を大きく削ることがない。したがって、第３の電極
層が損傷を受けず、第３の電極層と第２の配線層とを確
実に接続することができる。
構造を有する半導体装置の製造方法においては、（７）
で示す工程において、第１の孔に通じかつシリコン窒化
物層の表面を露出させる第３の孔と第２の孔に通じかつ
シリコン酸化物層からなる底部を有する第４の孔とを形
成する。このとき、第２の孔の底部のレジストを除去し
て第４の孔を形成するため、第４の孔は、電極層に達し
ない。その後、（８）で示す工程において、第３の孔に
通じかつ不純物領域の表面に達する第４の孔を形成する
と同時に、第４の孔に通じかつ第３の電極層の表面に達
する第６の孔を形成する。このとき、シリコン酸化物層
とシリコン窒化物層を同程度除去すれば第３の電極層の
表面を大きく削ることがない。したがって、第３の電極
層が損傷を受けず、第３の電極層と第２の配線層とを確
実に接続することができる。
【００４７】また、（６）で示す工程は、第１の孔が形
成されるレジストの部分に相対的に強度の大きい光を照
射し、第２の孔が形成されるレジストの部分に相対的に
強度の小さい光を照射することを含むことが好ましい。
この場合、光が照射されたレジストを現像すれば、第２
の孔は、第１の孔に比べて浅くなり、第２の孔の底部が
確実にレジストとなる。
成されるレジストの部分に相対的に強度の大きい光を照
射し、第２の孔が形成されるレジストの部分に相対的に
強度の小さい光を照射することを含むことが好ましい。
この場合、光が照射されたレジストを現像すれば、第２
の孔は、第１の孔に比べて浅くなり、第２の孔の底部が
確実にレジストとなる。
【００４８】さらに、相対的に強度の小さい光は、半透
明の膜を介して照射されれば、相対的に強度の小さい光
が容易に作り出される。
明の膜を介して照射されれば、相対的に強度の小さい光
が容易に作り出される。
【００４９】さらに、相対的に強度の小さい光は、焦点
をレジストからずらすことにより照射されれば、相対的
に強度の小さい光が容易に作り出されることができる。
をレジストからずらすことにより照射されれば、相対的
に強度の小さい光が容易に作り出されることができる。
【００５０】
【発明の実施の形態】以下、この発明の実施の形態につ
いて、図面を参照して説明する。
いて、図面を参照して説明する。
【００５１】（実施の形態１）図１〜図９は、この発明
の実施の形態１に従った配線層コンタクト構造を有する
半導体装置の製造方法を示す断面図である。図１を参照
して、ｐ型のシリコン基板１上にＣＶＤ法により厚さ約
２０ｎｍのシリコン酸化膜２が形成される。シリコン酸
化膜２上に、ＣＶＤ法によりドープトポリシリコンから
なるポリシリコン膜３が形成される。ポリシリコン膜３
の厚さは約５０ｎｍである。ポリシリコン膜３上にＣＶ
Ｄ法またはシリコンターゲットとタングステンターゲッ
トを用いたスパッタリング法によりタングステンシリサ
イド（ＷＳｉ）からなるシリサイド膜４を形成する。シ
リサイド膜４の厚さは約５０ｎｍである。シリサイド膜
４上にＣＶＤ法により厚さ約５０ｎｍのシリコン酸化膜
３０を形成する。シリコン酸化膜３０上に、ＣＶＤ法に
よりシリコン窒化膜からなる反射防止膜５ａを形成す
る。反射防止膜５ａの厚さは約５０ｎｍである。反射防
止膜５ａを覆うようにレジストを塗布し、このレジスト
に所定のパターニングを施すことにより、レジストパタ
ーンを形成する。ここで、図の中央部の破れ線より右側
と左側で同一符号が付いているものは、破れ線を挟んで
繋がっているものとする。たとえば、シリコン基板１、
シリコン酸化膜２、３０、ポリシリコン膜３、シリサイ
ド膜４、反射防止膜５ａ、レジストパターン７は、破れ
線より右側と左側で繋がっている。以下、すべての図面
において同様とする。
の実施の形態１に従った配線層コンタクト構造を有する
半導体装置の製造方法を示す断面図である。図１を参照
して、ｐ型のシリコン基板１上にＣＶＤ法により厚さ約
２０ｎｍのシリコン酸化膜２が形成される。シリコン酸
化膜２上に、ＣＶＤ法によりドープトポリシリコンから
なるポリシリコン膜３が形成される。ポリシリコン膜３
の厚さは約５０ｎｍである。ポリシリコン膜３上にＣＶ
Ｄ法またはシリコンターゲットとタングステンターゲッ
トを用いたスパッタリング法によりタングステンシリサ
イド（ＷＳｉ）からなるシリサイド膜４を形成する。シ
リサイド膜４の厚さは約５０ｎｍである。シリサイド膜
４上にＣＶＤ法により厚さ約５０ｎｍのシリコン酸化膜
３０を形成する。シリコン酸化膜３０上に、ＣＶＤ法に
よりシリコン窒化膜からなる反射防止膜５ａを形成す
る。反射防止膜５ａの厚さは約５０ｎｍである。反射防
止膜５ａを覆うようにレジストを塗布し、このレジスト
に所定のパターニングを施すことにより、レジストパタ
ーンを形成する。ここで、図の中央部の破れ線より右側
と左側で同一符号が付いているものは、破れ線を挟んで
繋がっているものとする。たとえば、シリコン基板１、
シリコン酸化膜２、３０、ポリシリコン膜３、シリサイ
ド膜４、反射防止膜５ａ、レジストパターン７は、破れ
線より右側と左側で繋がっている。以下、すべての図面
において同様とする。
【００５２】図２を参照して、レジストパターン７をマ
スクとしてＣＨＦ3 ガスを用いて反射防止膜５ａおよび
シリコン酸化膜３０をエッチングすることにより、シリ
コン窒化膜９ａ、シリコン酸化膜３１を形成する。アッ
シングによりレジストパターン７を除去する。
スクとしてＣＨＦ3 ガスを用いて反射防止膜５ａおよび
シリコン酸化膜３０をエッチングすることにより、シリ
コン窒化膜９ａ、シリコン酸化膜３１を形成する。アッ
シングによりレジストパターン７を除去する。
【００５３】図３を参照して、シリコン窒化膜９ａおよ
びシリコン酸化膜３１をマスクとしてＣｌ2 やＨＢｒな
どのハロゲンガスによりシリサイド膜４、ポリシリコン
膜３、シリコン酸化膜２をエッチングすることにより、
ゲート電極層１０、１１、ゲート酸化膜１２を形成す
る。
びシリコン酸化膜３１をマスクとしてＣｌ2 やＨＢｒな
どのハロゲンガスによりシリサイド膜４、ポリシリコン
膜３、シリコン酸化膜２をエッチングすることにより、
ゲート電極層１０、１１、ゲート酸化膜１２を形成す
る。
【００５４】図４を参照して、シリコン窒化膜９ａ、シ
リコン酸化膜３１、ゲート電極層１０、１１、ゲート酸
化膜１２を覆うようにＣＶＤ法によりシリコン酸化膜を
形成し、このシリコン酸化膜を全面エッチバックするこ
とにより、シリコン窒化膜９ａ、シリコン酸化膜３１、
ゲート電極層１０、１１、ゲート酸化膜１２の側壁に接
するようにサイドウォールスペーサ１４を形成する。次
に、サイドウォールスペーサとシリコン窒化膜９ａをマ
スクとして注入角度１０°〜２０°でシリコン基板１に
リンイオンを注入することにより、ｎ型の不純物領域１
３を形成する。
リコン酸化膜３１、ゲート電極層１０、１１、ゲート酸
化膜１２を覆うようにＣＶＤ法によりシリコン酸化膜を
形成し、このシリコン酸化膜を全面エッチバックするこ
とにより、シリコン窒化膜９ａ、シリコン酸化膜３１、
ゲート電極層１０、１１、ゲート酸化膜１２の側壁に接
するようにサイドウォールスペーサ１４を形成する。次
に、サイドウォールスペーサとシリコン窒化膜９ａをマ
スクとして注入角度１０°〜２０°でシリコン基板１に
リンイオンを注入することにより、ｎ型の不純物領域１
３を形成する。
【００５５】図５を参照して、不純物領域１３とサイド
ウォールスペーサ１４とシリコン窒化膜９ａを覆うよう
にＣＶＤ法により厚さ３０〜７０ｎｍのシリコン窒化膜
を形成する。このシリコン窒化膜上に所定形状のレジス
トパターンを形成し、このレジストパターンに従ってシ
リコン窒化膜をエッチングすることにより、シリコン窒
化膜１５を形成する。シリコン窒化膜１５は、２つの電
極間に形成され、シリコン窒化膜９ａ、サイドウォール
スペーサ１４、不純物領域１３に接する。
ウォールスペーサ１４とシリコン窒化膜９ａを覆うよう
にＣＶＤ法により厚さ３０〜７０ｎｍのシリコン窒化膜
を形成する。このシリコン窒化膜上に所定形状のレジス
トパターンを形成し、このレジストパターンに従ってシ
リコン窒化膜をエッチングすることにより、シリコン窒
化膜１５を形成する。シリコン窒化膜１５は、２つの電
極間に形成され、シリコン窒化膜９ａ、サイドウォール
スペーサ１４、不純物領域１３に接する。
【００５６】図６を参照して、シリコン基板１、シリコ
ン窒化膜９ａ、シリコン酸化膜３１、ゲート電極層１
０、１１、ゲート酸化膜１２、不純物領域１３、サイド
ウォールスペーサ１４およびシリコン窒化膜１５を覆う
ようにＢＰＳＧ（Boro PhosphoSilicate Glass ）から
なるシリコン酸化膜１６を形成する。シリコン酸化膜１
６の厚さは３００ｎｍ〜５００ｎｍである。シリコン酸
化膜１６の表面にレジストを塗布し、このレジストに所
定のパターニングを施すことにより、レジストパターン
１８を形成する。レジストパターン１８には、孔１８
ａ、１８ｂが形成されており、孔１８ａ、１８ｂの内径
は、それぞれ０．３〜０．３５μｍである。
ン窒化膜９ａ、シリコン酸化膜３１、ゲート電極層１
０、１１、ゲート酸化膜１２、不純物領域１３、サイド
ウォールスペーサ１４およびシリコン窒化膜１５を覆う
ようにＢＰＳＧ（Boro PhosphoSilicate Glass ）から
なるシリコン酸化膜１６を形成する。シリコン酸化膜１
６の厚さは３００ｎｍ〜５００ｎｍである。シリコン酸
化膜１６の表面にレジストを塗布し、このレジストに所
定のパターニングを施すことにより、レジストパターン
１８を形成する。レジストパターン１８には、孔１８
ａ、１８ｂが形成されており、孔１８ａ、１８ｂの内径
は、それぞれ０．３〜０．３５μｍである。
【００５７】図７を参照して、レジストパターン１８を
マスクとしてＣ4 Ｆ8 やＣ3 Ｆ8 などのガスにより、シ
リコン酸化膜１６をエッチングすることにより、孔１９
ａ、２０ａを形成する。ここで、孔１９ａは、シリコン
窒化膜１５に達する。また、孔２０ａは、シリコン窒化
膜９ａに達する。Ｃ4 Ｆ8 やＣ3 Ｆ8 ガスのエッチング
選択比（シリコン酸化膜／シリコン窒化膜）は、２０〜
４０である。この場合、エッチング選択比は、シリコン
酸化膜１６のエッチング速度と、シリコン窒化膜１５、
９ａのエッチング速度との比率で表わされる。
マスクとしてＣ4 Ｆ8 やＣ3 Ｆ8 などのガスにより、シ
リコン酸化膜１６をエッチングすることにより、孔１９
ａ、２０ａを形成する。ここで、孔１９ａは、シリコン
窒化膜１５に達する。また、孔２０ａは、シリコン窒化
膜９ａに達する。Ｃ4 Ｆ8 やＣ3 Ｆ8 ガスのエッチング
選択比（シリコン酸化膜／シリコン窒化膜）は、２０〜
４０である。この場合、エッチング選択比は、シリコン
酸化膜１６のエッチング速度と、シリコン窒化膜１５、
９ａのエッチング速度との比率で表わされる。
【００５８】図８を参照して、レジストパターン１８と
シリコン酸化膜１６とをマスクとして、ＣＨＦ3 ＋Ｏ2
ガスにより、シリコン窒化膜１５とシリコン窒化膜９ａ
とシリコン酸化膜３１をエッチングする。これにより、
孔１９ｂ、２０ｂを形成する。孔１９ｂは、不純物領域
１３に達し、孔２０ｂは、ゲート電極層１０に達する。
孔１９ａ、１９ｂがコンタクトホール１９となる。孔２
０ａ、２０ｂがコンタクトホール２０となる。ＣＨＦ3
＋Ｏ2 ガスのエッチング選択比（シリコン酸化膜／シリ
コン窒化膜）は１／３〜１／２である。レジストパター
ン１８をアッシングにより除去する。
シリコン酸化膜１６とをマスクとして、ＣＨＦ3 ＋Ｏ2
ガスにより、シリコン窒化膜１５とシリコン窒化膜９ａ
とシリコン酸化膜３１をエッチングする。これにより、
孔１９ｂ、２０ｂを形成する。孔１９ｂは、不純物領域
１３に達し、孔２０ｂは、ゲート電極層１０に達する。
孔１９ａ、１９ｂがコンタクトホール１９となる。孔２
０ａ、２０ｂがコンタクトホール２０となる。ＣＨＦ3
＋Ｏ2 ガスのエッチング選択比（シリコン酸化膜／シリ
コン窒化膜）は１／３〜１／２である。レジストパター
ン１８をアッシングにより除去する。
【００５９】図９を参照して、コンタクトホール１９、
２０を充填するように、かつ不純物領域１３、ゲート電
極層１０に接するようにドープトポリシリコンからなる
配線層２１をＣＶＤ法により形成する。このようにして
配線層コンタクト構造が完成する。
２０を充填するように、かつ不純物領域１３、ゲート電
極層１０に接するようにドープトポリシリコンからなる
配線層２１をＣＶＤ法により形成する。このようにして
配線層コンタクト構造が完成する。
【００６０】このような工程を備えたこの発明の配線層
コンタクト構造を有する半導体装置の製造方法において
は、まず、図７で示す工程において、シリコン窒化膜１
５に達する孔１９ａと、シリコン窒化膜９ａに達する孔
２０ａを同時に形成する。このときシリコン窒化膜９ａ
がストッパーとなるため、孔２０ａはゲート電極層１０
に達しない。次に、図８で示す工程において、孔１９ａ
の底部に、不純物領域１３に達する孔１９ｂを形成する
とともに、孔２０ａの底壁に、ゲート電極層１０に達す
る孔２０ｂを形成する。そのため、ゲート電極層１０の
みを大きくエッチングしてしまうことがない。したがっ
て、ドープトポリシリコンからなるゲート電極層１１が
露出せず、図９で示す工程において、配線層２１とタン
グステンシリサイドからなるゲート電極層１０が接続さ
れ、接触抵抗の低減を図ることができる。また、図１で
示す工程において、反射防止膜５ａからの光の反射がな
いので、レジストパターン７を写真製版により精度よく
形成できる。
コンタクト構造を有する半導体装置の製造方法において
は、まず、図７で示す工程において、シリコン窒化膜１
５に達する孔１９ａと、シリコン窒化膜９ａに達する孔
２０ａを同時に形成する。このときシリコン窒化膜９ａ
がストッパーとなるため、孔２０ａはゲート電極層１０
に達しない。次に、図８で示す工程において、孔１９ａ
の底部に、不純物領域１３に達する孔１９ｂを形成する
とともに、孔２０ａの底壁に、ゲート電極層１０に達す
る孔２０ｂを形成する。そのため、ゲート電極層１０の
みを大きくエッチングしてしまうことがない。したがっ
て、ドープトポリシリコンからなるゲート電極層１１が
露出せず、図９で示す工程において、配線層２１とタン
グステンシリサイドからなるゲート電極層１０が接続さ
れ、接触抵抗の低減を図ることができる。また、図１で
示す工程において、反射防止膜５ａからの光の反射がな
いので、レジストパターン７を写真製版により精度よく
形成できる。
【００６１】（実施の形態２）図１０〜図１８は、この
発明の実施の形態２に従った配線層コンタクト構造を有
する半導体装置の製造方法を示す断面図である。図１０
を参照して、実施の形態１の図１と同様に、シリコン基
板１上にシリコン酸化膜２、ポリシリコン膜３、シリサ
イド膜４、シリコン酸化膜３０を形成する。次に、シリ
コン酸化膜３０上にＣＶＤ法によりシリコン窒化膜５ｂ
を形成する。シリコン窒化膜５ｂの厚さは約５０ｎｍで
ある。シリコン窒化膜５ｂの上にＣＶＤ法により厚さ約
５０ｎｍのシリコン酸化膜６を形成する。シリコン酸化
膜６上に、レジストを塗布し、このレジストに所定のパ
ターニングを施すことにより、レジストパターン７を形
成する。
発明の実施の形態２に従った配線層コンタクト構造を有
する半導体装置の製造方法を示す断面図である。図１０
を参照して、実施の形態１の図１と同様に、シリコン基
板１上にシリコン酸化膜２、ポリシリコン膜３、シリサ
イド膜４、シリコン酸化膜３０を形成する。次に、シリ
コン酸化膜３０上にＣＶＤ法によりシリコン窒化膜５ｂ
を形成する。シリコン窒化膜５ｂの厚さは約５０ｎｍで
ある。シリコン窒化膜５ｂの上にＣＶＤ法により厚さ約
５０ｎｍのシリコン酸化膜６を形成する。シリコン酸化
膜６上に、レジストを塗布し、このレジストに所定のパ
ターニングを施すことにより、レジストパターン７を形
成する。
【００６２】図１１を参照して、レジストパターン７を
マスクとしてシリコン酸化膜６、３０、シリコン窒化膜
５ｂをＣＨＦ3 ガスによりエッチングすることにより、
シリコン酸化膜８、３１、シリコン窒化膜９ｂを形成す
る。レジストパターン７をアッシングにより除去する。
マスクとしてシリコン酸化膜６、３０、シリコン窒化膜
５ｂをＣＨＦ3 ガスによりエッチングすることにより、
シリコン酸化膜８、３１、シリコン窒化膜９ｂを形成す
る。レジストパターン７をアッシングにより除去する。
【００６３】図１２を参照して、シリコン酸化膜８、３
１、シリコン窒化膜９ｂをマスクとしてＣｌ2 やＨＢｒ
などのハロゲンガスによりシリサイド膜４、ポリシリコ
ン膜３、シリコン酸化膜２をエッチングすることによ
り、ゲート電極層１０、１１、ゲート酸化膜１２を形成
する。
１、シリコン窒化膜９ｂをマスクとしてＣｌ2 やＨＢｒ
などのハロゲンガスによりシリサイド膜４、ポリシリコ
ン膜３、シリコン酸化膜２をエッチングすることによ
り、ゲート電極層１０、１１、ゲート酸化膜１２を形成
する。
【００６４】図１３を参照して、シリコン基板１、シリ
コン酸化膜８、３１、シリコン窒化膜９ｂ、ゲート電極
層１０、１１、ゲート酸化膜２１を覆うようにシリコン
酸化膜を形成し、このシリコン酸化膜を全面エッチバッ
クすることにより、シリコン酸化膜８、３１、シリコン
窒化膜９ｂ、ゲート電極層１０、１１、ゲート酸化膜１
２の側壁にシリコン酸化膜からなるサイドウォールスペ
ーサ１４を形成する。次に、注入角度１０°〜２０°で
リンイオンをシリコン基板１に注入することにより、ｎ
型の不純物領域１３を形成する。
コン酸化膜８、３１、シリコン窒化膜９ｂ、ゲート電極
層１０、１１、ゲート酸化膜２１を覆うようにシリコン
酸化膜を形成し、このシリコン酸化膜を全面エッチバッ
クすることにより、シリコン酸化膜８、３１、シリコン
窒化膜９ｂ、ゲート電極層１０、１１、ゲート酸化膜１
２の側壁にシリコン酸化膜からなるサイドウォールスペ
ーサ１４を形成する。次に、注入角度１０°〜２０°で
リンイオンをシリコン基板１に注入することにより、ｎ
型の不純物領域１３を形成する。
【００６５】図１４を参照して、シリコン基板１、不純
物領域１３、サイドウォールスペーサ１４、シリコン窒
化膜８を覆うように厚さ３０〜７０ｎｍのシリコン窒化
膜を形成する。このシリコン窒化膜をレジストパターン
に従ってパターニングすることにより、シリコン窒化膜
１５を形成する。シリコン窒化膜１５は、２つの電極間
に形成され、不純物領域１３とサイドウォールスペーサ
１４とシリコン酸化膜８に接する。
物領域１３、サイドウォールスペーサ１４、シリコン窒
化膜８を覆うように厚さ３０〜７０ｎｍのシリコン窒化
膜を形成する。このシリコン窒化膜をレジストパターン
に従ってパターニングすることにより、シリコン窒化膜
１５を形成する。シリコン窒化膜１５は、２つの電極間
に形成され、不純物領域１３とサイドウォールスペーサ
１４とシリコン酸化膜８に接する。
【００６６】図１５を参照して、シリコン基板１、シリ
コン酸化膜８、３１、シリコン窒化膜９ｂ、１５、ゲー
ト電極層１０、１１、ゲート酸化膜１２、不純物領域１
３、サイドウォールスペーサ１４を覆うようにＢＰＳＧ
からなる厚さ３００ｎｍ〜５００ｎｍのシリコン酸化膜
１６をＣＶＤ法により形成する。シリコン酸化膜１６の
表面にレジストを塗布し、このレジストに所定のパター
ニングを施して、レジストパターン１８を形成する。レ
ジストパターン１８には、孔１８ａ、１８ｂが形成され
る。孔１８ａ、１８ｂの内径は、それぞれ０．３〜０．
３５μｍである。
コン酸化膜８、３１、シリコン窒化膜９ｂ、１５、ゲー
ト電極層１０、１１、ゲート酸化膜１２、不純物領域１
３、サイドウォールスペーサ１４を覆うようにＢＰＳＧ
からなる厚さ３００ｎｍ〜５００ｎｍのシリコン酸化膜
１６をＣＶＤ法により形成する。シリコン酸化膜１６の
表面にレジストを塗布し、このレジストに所定のパター
ニングを施して、レジストパターン１８を形成する。レ
ジストパターン１８には、孔１８ａ、１８ｂが形成され
る。孔１８ａ、１８ｂの内径は、それぞれ０．３〜０．
３５μｍである。
【００６７】図１６を参照して、レジストパターン１８
をマスクとしてＣ4 Ｆ8 やＣ3 Ｆ8ガスにより、シリコ
ン酸化膜１６をエッチングする。これにより、シリコン
窒化膜１５に達する孔１９ａと、シリコン窒化膜９ｂに
達する孔２０ａが形成される。ここで、Ｃ4 Ｆ8 やＣ3
Ｆ8 ガスのエッチング選択比は、実施の形態１と同様で
ある。
をマスクとしてＣ4 Ｆ8 やＣ3 Ｆ8ガスにより、シリコ
ン酸化膜１６をエッチングする。これにより、シリコン
窒化膜１５に達する孔１９ａと、シリコン窒化膜９ｂに
達する孔２０ａが形成される。ここで、Ｃ4 Ｆ8 やＣ3
Ｆ8 ガスのエッチング選択比は、実施の形態１と同様で
ある。
【００６８】図１７を参照して、レジストパターン１８
と、シリコン酸化膜１６をマスクとしてＣＨＦ3 ＋Ｏ2
ガスにより、シリコン窒化膜９ｂ、１５、シリコン酸化
膜３１をエッチングする。これにより、不純物領域１３
に達する孔１９ｂ、ゲート電極層１０に達する孔２０ｂ
を形成する。ＣＨＦ3 ＋Ｏ2 ガスのエッチング選択比
は、実施の形態１と同様である。孔１９ａ、１９ｂが、
コンタクトホール１９となる。孔２０ａ、２０ｂが、コ
ンタクトホール２０となる。レジストパターン１８をア
ッシングにより除去する。
と、シリコン酸化膜１６をマスクとしてＣＨＦ3 ＋Ｏ2
ガスにより、シリコン窒化膜９ｂ、１５、シリコン酸化
膜３１をエッチングする。これにより、不純物領域１３
に達する孔１９ｂ、ゲート電極層１０に達する孔２０ｂ
を形成する。ＣＨＦ3 ＋Ｏ2 ガスのエッチング選択比
は、実施の形態１と同様である。孔１９ａ、１９ｂが、
コンタクトホール１９となる。孔２０ａ、２０ｂが、コ
ンタクトホール２０となる。レジストパターン１８をア
ッシングにより除去する。
【００６９】図１８を参照して、不純物領域１３とゲー
ト電極層１０に接するように、かつコンタクトホール２
０、１９を充填するようにドープトポリシリコンからな
る配線層２１をＣＶＤ法により形成する。これにより、
この発明の配線層コンタクト構造を有する半導体装置が
完成する。
ト電極層１０に接するように、かつコンタクトホール２
０、１９を充填するようにドープトポリシリコンからな
る配線層２１をＣＶＤ法により形成する。これにより、
この発明の配線層コンタクト構造を有する半導体装置が
完成する。
【００７０】このような工程を備えたこの発明の配線層
コンタクト構造を有する半導体装置の製造方法において
は、図１６で示す工程において、まず、シリコン窒化膜
１９に達する孔１９ａとシリコン窒化膜９ｂに達する孔
２０ａを形成する。このとき、シリコン窒化膜９ｂ上の
シリコン酸化膜は、実施の形態１よりも厚いため、シリ
コン窒化膜９ｂをエッチングしやすいガスを用いても孔
２０ｂがゲート電極層層１０に達しない。次に、図１７
で示す工程において、孔１９ａの底部に、不純物領域１
３に達する孔１９ｂを形成すると同時に、孔２０ａの底
部に、ゲート電極層１０に達する孔２０ｂを形成する。
そのため、ゲート電極層１０を深くエッチングしてしま
うことがない。したがって、ドープトポリシリコンから
なるゲート電極層１１が露出せず、図１８で示す工程に
おいて、配線層２１とタングステンシリサイドからなる
ゲート電極層１０が接続され、接触抵抗の低減を図るこ
とができる。
コンタクト構造を有する半導体装置の製造方法において
は、図１６で示す工程において、まず、シリコン窒化膜
１９に達する孔１９ａとシリコン窒化膜９ｂに達する孔
２０ａを形成する。このとき、シリコン窒化膜９ｂ上の
シリコン酸化膜は、実施の形態１よりも厚いため、シリ
コン窒化膜９ｂをエッチングしやすいガスを用いても孔
２０ｂがゲート電極層層１０に達しない。次に、図１７
で示す工程において、孔１９ａの底部に、不純物領域１
３に達する孔１９ｂを形成すると同時に、孔２０ａの底
部に、ゲート電極層１０に達する孔２０ｂを形成する。
そのため、ゲート電極層１０を深くエッチングしてしま
うことがない。したがって、ドープトポリシリコンから
なるゲート電極層１１が露出せず、図１８で示す工程に
おいて、配線層２１とタングステンシリサイドからなる
ゲート電極層１０が接続され、接触抵抗の低減を図るこ
とができる。
【００７１】（実施の形態３）図１９〜図２５は、この
発明の実施の形態３に従った配線層コンタクト構造を有
する半導体装置の製造方法を示す断面図である。図１９
を参照して、シリコン基板５１上にＣＶＤ法により厚さ
約３０ｎｍのシリコン酸化膜５２を形成する。シリコン
酸化膜５２上にドープトポリシリコンからなる厚さ約５
０ｎｍのポリシリコン膜５３を形成する。ポリシリコン
膜５３上にＣＶＤ法またはシリコンターゲットとタング
ステンターゲットを用いたスパッタリング法によりタン
グステンシリサイド（ＷＳｉ）からなるシリサイド膜５
４を形成する。シリサイド膜５４の厚さは約５０ｎｍで
ある。シリサイド膜５４上にレジストを塗布し、このレ
ジストに所定のパターニングを施すことにより、レジス
トパターン５７を形成する。
発明の実施の形態３に従った配線層コンタクト構造を有
する半導体装置の製造方法を示す断面図である。図１９
を参照して、シリコン基板５１上にＣＶＤ法により厚さ
約３０ｎｍのシリコン酸化膜５２を形成する。シリコン
酸化膜５２上にドープトポリシリコンからなる厚さ約５
０ｎｍのポリシリコン膜５３を形成する。ポリシリコン
膜５３上にＣＶＤ法またはシリコンターゲットとタング
ステンターゲットを用いたスパッタリング法によりタン
グステンシリサイド（ＷＳｉ）からなるシリサイド膜５
４を形成する。シリサイド膜５４の厚さは約５０ｎｍで
ある。シリサイド膜５４上にレジストを塗布し、このレ
ジストに所定のパターニングを施すことにより、レジス
トパターン５７を形成する。
【００７２】図２０を参照して、レジストパターン５７
をマスクとしてＣｌ2 やＨＢｒガスなどのハロゲンガス
により、シリサイド膜５４、ポリシリコン膜５３、シリ
コン酸化膜５２をエッチングすることにより、ゲート電
極層６０、６１、ゲート酸化膜６２を形成する。レジス
トパターン５７をアッシングにより除去する。
をマスクとしてＣｌ2 やＨＢｒガスなどのハロゲンガス
により、シリサイド膜５４、ポリシリコン膜５３、シリ
コン酸化膜５２をエッチングすることにより、ゲート電
極層６０、６１、ゲート酸化膜６２を形成する。レジス
トパターン５７をアッシングにより除去する。
【００７３】図２１を参照して、シリコン基板５１、ゲ
ート電極層６０、６１、ゲート酸化膜６２、不純物領域
６３を覆うシリコン酸化膜をＣＶＤ法により形成する。
このシリコン酸化膜を全面エッチバックすることによ
り、ゲート電極層６０、６１、ゲート酸化膜６２の側壁
にシリコン酸化膜からなるサイドウォールスペーサ６４
を形成する。ゲート電極層６０、サイドウォールスペー
サ６４をマスクとしてシリコン基板５１にリンイオンを
注入角度１０°〜２０°で注入することにより、ｎ型の
不純物領域６３を形成する。不純物領域６３とサイドウ
ォールスペーサ６４とゲート電極層６０に接するように
シリコン窒化膜を形成する。このシリコン窒化膜をレジ
ストパターンに従ってパターニングすることにより、シ
リコン窒化膜６５を形成する。シリコン窒化膜６５は２
つの電極間に形成され、ゲート電極層６０とサイドウォ
ールスペーサ６４と不純物領域６３に接する。シリコン
基板５１とゲート電極層６０、６１と、ゲート酸化膜６
２と、不純物領域６３と、サイドウォールスペーサ６４
と、シリコン窒化膜６５とを覆うように厚さ３００〜５
００ｎｍのＢＰＳＧからなるシリコン酸化膜６６を形成
する。シリコン酸化膜６６の表面にレジスト６７を塗布
する。
ート電極層６０、６１、ゲート酸化膜６２、不純物領域
６３を覆うシリコン酸化膜をＣＶＤ法により形成する。
このシリコン酸化膜を全面エッチバックすることによ
り、ゲート電極層６０、６１、ゲート酸化膜６２の側壁
にシリコン酸化膜からなるサイドウォールスペーサ６４
を形成する。ゲート電極層６０、サイドウォールスペー
サ６４をマスクとしてシリコン基板５１にリンイオンを
注入角度１０°〜２０°で注入することにより、ｎ型の
不純物領域６３を形成する。不純物領域６３とサイドウ
ォールスペーサ６４とゲート電極層６０に接するように
シリコン窒化膜を形成する。このシリコン窒化膜をレジ
ストパターンに従ってパターニングすることにより、シ
リコン窒化膜６５を形成する。シリコン窒化膜６５は２
つの電極間に形成され、ゲート電極層６０とサイドウォ
ールスペーサ６４と不純物領域６３に接する。シリコン
基板５１とゲート電極層６０、６１と、ゲート酸化膜６
２と、不純物領域６３と、サイドウォールスペーサ６４
と、シリコン窒化膜６５とを覆うように厚さ３００〜５
００ｎｍのＢＰＳＧからなるシリコン酸化膜６６を形成
する。シリコン酸化膜６６の表面にレジスト６７を塗布
する。
【００７４】図２２を参照して、フォトマスク９０を介
してレジスト６７に矢印９１、９２で示す光を照射す
る。このとき、フォトマスク９０のガラス基板９３の表
面には、モリブデンシリサイドからなる遮光体９４が形
成されている。遮光体９４がない部分を矢印９１で示す
光が透過し、強度を維持したままレジスト６７に達す
る。また、遮光体９４の間にＭｏＳｉＯX （酸化モリブ
デンシリサイド）をはじめとする半透明膜９５がガラス
基板９３に接するように形成されている。半透明膜９５
を介して照射される光を矢印９２で示す。矢印９２で示
す光は、矢印９１で示す光に比べて、強度が小さくなっ
ている。矢印９２で示す光もレジスト６７に達する。矢
印９１、９２で示す光が照射されたレジスト６７を現像
することにより、レジストパターン６８が形成される。
レジストパターン６８には、孔６８ａ、６８ｂが形成さ
れる。孔６８ａは、シリコン酸化膜６６に達している。
孔６８ａは、矢印９１で示す光が照射された部分に形成
される。孔６８ｂの底部にレジストが残っており、孔６
８ｂは、シリコン酸化膜６６には達していない。孔６８
ｂは、矢印９２で示す光が照射された部分に形成され
る。孔６８ａ、６８ｂの内径はそれぞれ、０．３〜０．
３５μｍである。孔６８ｂの底部とシリコン酸化膜６６
との距離は５０ｎｍ以下である。
してレジスト６７に矢印９１、９２で示す光を照射す
る。このとき、フォトマスク９０のガラス基板９３の表
面には、モリブデンシリサイドからなる遮光体９４が形
成されている。遮光体９４がない部分を矢印９１で示す
光が透過し、強度を維持したままレジスト６７に達す
る。また、遮光体９４の間にＭｏＳｉＯX （酸化モリブ
デンシリサイド）をはじめとする半透明膜９５がガラス
基板９３に接するように形成されている。半透明膜９５
を介して照射される光を矢印９２で示す。矢印９２で示
す光は、矢印９１で示す光に比べて、強度が小さくなっ
ている。矢印９２で示す光もレジスト６７に達する。矢
印９１、９２で示す光が照射されたレジスト６７を現像
することにより、レジストパターン６８が形成される。
レジストパターン６８には、孔６８ａ、６８ｂが形成さ
れる。孔６８ａは、シリコン酸化膜６６に達している。
孔６８ａは、矢印９１で示す光が照射された部分に形成
される。孔６８ｂの底部にレジストが残っており、孔６
８ｂは、シリコン酸化膜６６には達していない。孔６８
ｂは、矢印９２で示す光が照射された部分に形成され
る。孔６８ａ、６８ｂの内径はそれぞれ、０．３〜０．
３５μｍである。孔６８ｂの底部とシリコン酸化膜６６
との距離は５０ｎｍ以下である。
【００７５】図２３を参照して、レジストパターン６８
をマスクとしてＣ4 Ｆ8 やＣ3 Ｆ8ガスを用いてシリコ
ン酸化膜６６をエッチングすることにより、シリコン窒
化膜６５に達する孔６９ａと、その底壁がシリコン酸化
膜６６である孔７０ａを形成する。孔７０ａは、まず孔
６８ｂの底部に残ったレジスト６７をエッチングし、そ
の後シリコン酸化膜６６をエッチングして形成されるた
め、ゲート電極層６０には達していない。また、Ｃ4 Ｆ
8 やＣ3 Ｆ8 ガスのエッチング選択比は、実施の形態１
と同様である。
をマスクとしてＣ4 Ｆ8 やＣ3 Ｆ8ガスを用いてシリコ
ン酸化膜６６をエッチングすることにより、シリコン窒
化膜６５に達する孔６９ａと、その底壁がシリコン酸化
膜６６である孔７０ａを形成する。孔７０ａは、まず孔
６８ｂの底部に残ったレジスト６７をエッチングし、そ
の後シリコン酸化膜６６をエッチングして形成されるた
め、ゲート電極層６０には達していない。また、Ｃ4 Ｆ
8 やＣ3 Ｆ8 ガスのエッチング選択比は、実施の形態１
と同様である。
【００７６】図２４を参照して、レジストパターン６
８、シリコン酸化膜６６をマスクとしてＣＨＦ3 ＋Ｏ2
ガスを用いてシリコン窒化膜６５、シリコン酸化膜６６
をエッチングすることにより、不純物領域６３に達する
孔６９ｂ、ゲート電極層６０に達する孔７０ｂを形成す
る。孔６９ａ、６９ｂはコンタクトホール６９となる。
孔７０ａ、７０ｂが、コンタクトホール７０となる。Ｃ
ＨＦ3 ＋Ｏ2 ガスのエッチングレートは、実施の形態１
と同様である。アッシングによりレジストパターン６８
を除去する。
８、シリコン酸化膜６６をマスクとしてＣＨＦ3 ＋Ｏ2
ガスを用いてシリコン窒化膜６５、シリコン酸化膜６６
をエッチングすることにより、不純物領域６３に達する
孔６９ｂ、ゲート電極層６０に達する孔７０ｂを形成す
る。孔６９ａ、６９ｂはコンタクトホール６９となる。
孔７０ａ、７０ｂが、コンタクトホール７０となる。Ｃ
ＨＦ3 ＋Ｏ2 ガスのエッチングレートは、実施の形態１
と同様である。アッシングによりレジストパターン６８
を除去する。
【００７７】図２５を参照して、不純物領域６３とゲー
ト電極層６０に接するように、かつコンタクトホール６
９、７０を充填するようにドープトポリシリコンからな
る配線層７１をＣＶＤ法により形成する。これにより、
配線層コンタクト構造を有する半導体装置が完成する。
ト電極層６０に接するように、かつコンタクトホール６
９、７０を充填するようにドープトポリシリコンからな
る配線層７１をＣＶＤ法により形成する。これにより、
配線層コンタクト構造を有する半導体装置が完成する。
【００７８】このような工程を備えたこの発明の配線層
コンタクト構造を有する半導体装置の製造方法において
は、図２３で示す工程において、シリコン窒化膜６５に
達する孔６９ａを形成する。その一方、孔６８ｂの底部
にレジストが残っているためゲート電極層６０に達しな
い孔７０ａを形成することができる。次に、図２４で示
す工程において、不純物領域６３に達する孔６９ｂを孔
６９ａの底部に形成すると同時に、ゲート電極層６０に
達する孔７０ｂを孔７０ａの底部に形成する。このと
き、シリコン窒化膜６５とシリコン酸化膜６６を同じよ
うにエッチングするガスを用いるため、ゲート電極層６
０だけが深くエッチングされることがない。したがっ
て、ドープトポリシリコンからなるゲート電極層６１ま
で孔７０ｂが達することがなく、図２５で示す工程にお
いて、ドープトポリシリコンからなる配線層７１とタン
グステンシリサイドからなるゲート電極層６０が接続
し、接触抵抗の低減を図ることができる。また、図２２
で示す工程において、半透明膜９５を用いることによ
り、矢印９２で示す相対的に強度の小さい光を容易に作
り出すことができる。
コンタクト構造を有する半導体装置の製造方法において
は、図２３で示す工程において、シリコン窒化膜６５に
達する孔６９ａを形成する。その一方、孔６８ｂの底部
にレジストが残っているためゲート電極層６０に達しな
い孔７０ａを形成することができる。次に、図２４で示
す工程において、不純物領域６３に達する孔６９ｂを孔
６９ａの底部に形成すると同時に、ゲート電極層６０に
達する孔７０ｂを孔７０ａの底部に形成する。このと
き、シリコン窒化膜６５とシリコン酸化膜６６を同じよ
うにエッチングするガスを用いるため、ゲート電極層６
０だけが深くエッチングされることがない。したがっ
て、ドープトポリシリコンからなるゲート電極層６１ま
で孔７０ｂが達することがなく、図２５で示す工程にお
いて、ドープトポリシリコンからなる配線層７１とタン
グステンシリサイドからなるゲート電極層６０が接続
し、接触抵抗の低減を図ることができる。また、図２２
で示す工程において、半透明膜９５を用いることによ
り、矢印９２で示す相対的に強度の小さい光を容易に作
り出すことができる。
【００７９】（実施の形態４）図２６は、この発明の実
施の形態４に従った配線層コンタクト構造を有する半導
体装置の製造方法を示す断面図である。図２６を参照し
て、実施の形態３の図２２で示す工程において、孔６８
ａが形成される部分に焦点９９ａを合わせる。一方、孔
６８ｂが形成される部分の上側に焦点９９ｂを合わせ
る。このようにすることによって、孔６８ａが形成され
る部分には強い光、孔６８ｂが形成される部分には弱い
光が照射される。そのため、レジストを現像すれば、孔
６８ａが形成される部分は、強く露光されているため、
孔６８ａはシリコン酸化膜６６まで達する。一方、孔６
８ｂが形成される部分は、弱く露光されているので、孔
６８ｂはシリコン酸化膜６６には達しない。このように
して、孔６８ａ、６８ｂを形成する。これ以降の工程
は、実施の形態３と同様である。このような工程を備え
た配線層コンタクト構造を有する半導体装置の製造方法
においては、実施の形態３のような半透明膜を用いるこ
となく、露光装置の焦点を調整することのみで、相対的
に強度の大きい光と強度の小さい光を作り出すことがで
きる。
施の形態４に従った配線層コンタクト構造を有する半導
体装置の製造方法を示す断面図である。図２６を参照し
て、実施の形態３の図２２で示す工程において、孔６８
ａが形成される部分に焦点９９ａを合わせる。一方、孔
６８ｂが形成される部分の上側に焦点９９ｂを合わせ
る。このようにすることによって、孔６８ａが形成され
る部分には強い光、孔６８ｂが形成される部分には弱い
光が照射される。そのため、レジストを現像すれば、孔
６８ａが形成される部分は、強く露光されているため、
孔６８ａはシリコン酸化膜６６まで達する。一方、孔６
８ｂが形成される部分は、弱く露光されているので、孔
６８ｂはシリコン酸化膜６６には達しない。このように
して、孔６８ａ、６８ｂを形成する。これ以降の工程
は、実施の形態３と同様である。このような工程を備え
た配線層コンタクト構造を有する半導体装置の製造方法
においては、実施の形態３のような半透明膜を用いるこ
となく、露光装置の焦点を調整することのみで、相対的
に強度の大きい光と強度の小さい光を作り出すことがで
きる。
【００８０】以上、この発明の実施の形態について説明
したが、ここで示した実施の形態は、さまざまに変形可
能であることは言うまでもない。たとえば、実施の形態
１〜４で使うシリコン酸化膜を構成する材料は、ＰＳＧ
（Phospho Silicate Glass）でもよい。また、不純物領
域を形成するために注入するイオンは、ヒ素イオンでも
よい。さらに、各膜の膜厚は、必要に応じて変更するこ
とが可能である。また、エッチングに用いるガスも、こ
こで示したエッチング選択比と同様のものであれば特に
制限されるものではない。
したが、ここで示した実施の形態は、さまざまに変形可
能であることは言うまでもない。たとえば、実施の形態
１〜４で使うシリコン酸化膜を構成する材料は、ＰＳＧ
（Phospho Silicate Glass）でもよい。また、不純物領
域を形成するために注入するイオンは、ヒ素イオンでも
よい。さらに、各膜の膜厚は、必要に応じて変更するこ
とが可能である。また、エッチングに用いるガスも、こ
こで示したエッチング選択比と同様のものであれば特に
制限されるものではない。
【００８１】今回開示された実施の形態はすべての点で
例示であって制限的なものではないと考えられるべきで
ある。本発明の範囲は上記した説明ではなくて特許請求
の範囲によって示され、特許請求の範囲と均等の意味お
よび範囲内でのすべての変更が含まれることが意図され
る。
例示であって制限的なものではないと考えられるべきで
ある。本発明の範囲は上記した説明ではなくて特許請求
の範囲によって示され、特許請求の範囲と均等の意味お
よび範囲内でのすべての変更が含まれることが意図され
る。
【００８２】
【発明の効果】この発明の１つの局面に従った配線層コ
ンタクト構造を有する半導体装置の製造方法において
は、第２のシリコン窒化物層を露出させる第１の孔と第
１のシリコン窒化物層を露出させる第２の孔とを形成す
る。次に第１の孔に通じ不純物領域に達する第３の孔を
形成するとともに第２の孔に通じかつ第３の電極層に達
する第４の孔を形成する。次に、第１と第３の孔を充填
する配線層を形成し、第２と第４の孔を充填する配線層
を形成するため、電極層のみを大幅にエッチングするこ
とがなく、電極層と配線層との接触抵抗が増大すること
がない。
ンタクト構造を有する半導体装置の製造方法において
は、第２のシリコン窒化物層を露出させる第１の孔と第
１のシリコン窒化物層を露出させる第２の孔とを形成す
る。次に第１の孔に通じ不純物領域に達する第３の孔を
形成するとともに第２の孔に通じかつ第３の電極層に達
する第４の孔を形成する。次に、第１と第３の孔を充填
する配線層を形成し、第２と第４の孔を充填する配線層
を形成するため、電極層のみを大幅にエッチングするこ
とがなく、電極層と配線層との接触抵抗が増大すること
がない。
【００８３】この発明のさらに別の局面に従った配線層
コンタクト構造を有する半導体装置の製造方法において
は、第１の孔に通じシリコン窒化物層を露出させる第３
の孔を形成するとともに第２の孔に通じかつシリコン酸
化物層からなる底部を有する第４の孔を形成する。次
に、第３の孔に通じかつ不純物領域の表面に達する第５
の孔を形成するとともに第４の孔に通じかつ電極層に達
する第６の孔を形成する。次に第３と第５の孔を充填す
る配線層を形成し、第４と第６の孔を充填する配線層を
形成する。そのため、電極層のみが大幅にエッチングさ
れることがなく、電極層と配線層との接触抵抗が増大す
ることがない。
コンタクト構造を有する半導体装置の製造方法において
は、第１の孔に通じシリコン窒化物層を露出させる第３
の孔を形成するとともに第２の孔に通じかつシリコン酸
化物層からなる底部を有する第４の孔を形成する。次
に、第３の孔に通じかつ不純物領域の表面に達する第５
の孔を形成するとともに第４の孔に通じかつ電極層に達
する第６の孔を形成する。次に第３と第５の孔を充填す
る配線層を形成し、第４と第６の孔を充填する配線層を
形成する。そのため、電極層のみが大幅にエッチングさ
れることがなく、電極層と配線層との接触抵抗が増大す
ることがない。
【００８４】また、第１の孔が形成される部分に相対的
に強度の大きい光を照射し、第２の孔が形成される部分
に相対的に強度の小さい光を照射すれば、シリコン酸化
膜に達する第１の孔とシリコン酸化膜に達しない第２の
孔とを確実に形成することができる。
に強度の大きい光を照射し、第２の孔が形成される部分
に相対的に強度の小さい光を照射すれば、シリコン酸化
膜に達する第１の孔とシリコン酸化膜に達しない第２の
孔とを確実に形成することができる。
【００８５】また、半透明の膜を用いることにより、相
対的に強度の小さい光を作ることができる。
対的に強度の小さい光を作ることができる。
【００８６】また、焦点をレジストからずらすことによ
り、相対的に強度の小さい光を作ることができる。
り、相対的に強度の小さい光を作ることができる。
【図１】 この発明の実施の形態１に従った配線層コン
タクト構造を有する半導体装置の製造方法の第１工程を
示す断面図である。
タクト構造を有する半導体装置の製造方法の第１工程を
示す断面図である。
【図２】 この発明の実施の形態１に従った配線層コン
タクト構造を有する半導体装置の製造方法の第２工程を
示す断面図である。
タクト構造を有する半導体装置の製造方法の第２工程を
示す断面図である。
【図３】 この発明の実施の形態１に従った配線層コン
タクト構造を有する半導体装置の製造方法の第３工程を
示す断面図である。
タクト構造を有する半導体装置の製造方法の第３工程を
示す断面図である。
【図４】 この発明の実施の形態１に従った配線層コン
タクト構造を有する半導体装置の製造方法の第４工程を
示す断面図である。
タクト構造を有する半導体装置の製造方法の第４工程を
示す断面図である。
【図５】 この発明の実施の形態１に従った配線層コン
タクト構造を有する半導体装置の製造方法の第５工程を
示す断面図である。
タクト構造を有する半導体装置の製造方法の第５工程を
示す断面図である。
【図６】 この発明の実施の形態１に従った配線層コン
タクト構造を有する半導体装置の製造方法の第６工程を
示す断面図である。
タクト構造を有する半導体装置の製造方法の第６工程を
示す断面図である。
【図７】 この発明の実施の形態１に従った配線層コン
タクト構造を有する半導体装置の製造方法の第７工程を
示す断面図である。
タクト構造を有する半導体装置の製造方法の第７工程を
示す断面図である。
【図８】 この発明の実施の形態１に従った配線層コン
タクト構造を有する半導体装置の製造方法の第８工程を
示す断面図である。
タクト構造を有する半導体装置の製造方法の第８工程を
示す断面図である。
【図９】 この発明の実施の形態１に従った配線層コン
タクト構造を有する半導体装置の製造方法の第９工程を
示す断面図である。
タクト構造を有する半導体装置の製造方法の第９工程を
示す断面図である。
【図１０】 この発明の実施の形態２に従った配線層コ
ンタクト構造を有する半導体装置の製造方法の第１工程
を示す断面図である。
ンタクト構造を有する半導体装置の製造方法の第１工程
を示す断面図である。
【図１１】 この発明の実施の形態２に従った配線層コ
ンタクト構造を有する半導体装置の製造方法の第２工程
を示す断面図である。
ンタクト構造を有する半導体装置の製造方法の第２工程
を示す断面図である。
【図１２】 この発明の実施の形態２に従った配線層コ
ンタクト構造を有する半導体装置の製造方法の第３工程
を示す断面図である。
ンタクト構造を有する半導体装置の製造方法の第３工程
を示す断面図である。
【図１３】 この発明の実施の形態２に従った配線層コ
ンタクト構造を有する半導体装置の製造方法の第４工程
を示す断面図である。
ンタクト構造を有する半導体装置の製造方法の第４工程
を示す断面図である。
【図１４】 この発明の実施の形態２に従った配線層コ
ンタクト構造を有する半導体装置の製造方法の第５工程
を示す断面図である。
ンタクト構造を有する半導体装置の製造方法の第５工程
を示す断面図である。
【図１５】 この発明の実施の形態２に従った配線層コ
ンタクト構造を有する半導体装置の製造方法の第６工程
を示す断面図である。
ンタクト構造を有する半導体装置の製造方法の第６工程
を示す断面図である。
【図１６】 この発明の実施の形態２に従った配線層コ
ンタクト構造を有する半導体装置の製造方法の第７工程
を示す断面図である。
ンタクト構造を有する半導体装置の製造方法の第７工程
を示す断面図である。
【図１７】 この発明の実施の形態２に従った配線層コ
ンタクト構造を有する半導体装置の製造方法の第８工程
を示す断面図である。
ンタクト構造を有する半導体装置の製造方法の第８工程
を示す断面図である。
【図１８】 この発明の実施の形態２に従った配線層コ
ンタクト構造を有する半導体装置の製造方法の第９工程
を示す断面図である。
ンタクト構造を有する半導体装置の製造方法の第９工程
を示す断面図である。
【図１９】 この発明の実施の形態３に従った配線層コ
ンタクト構造を有する半導体装置の製造方法の第１工程
を示す断面図である。
ンタクト構造を有する半導体装置の製造方法の第１工程
を示す断面図である。
【図２０】 この発明の実施の形態３に従った配線層コ
ンタクト構造を有する半導体装置の製造方法の第２工程
を示す断面図である。
ンタクト構造を有する半導体装置の製造方法の第２工程
を示す断面図である。
【図２１】 この発明の実施の形態３に従った配線層コ
ンタクト構造を有する半導体装置の製造方法の第３工程
を示す断面図である。
ンタクト構造を有する半導体装置の製造方法の第３工程
を示す断面図である。
【図２２】 この発明の実施の形態３に従った配線層コ
ンタクト構造を有する半導体装置の製造方法の第４工程
を示す断面図である。
ンタクト構造を有する半導体装置の製造方法の第４工程
を示す断面図である。
【図２３】 この発明の実施の形態３に従った配線層コ
ンタクト構造を有する半導体装置の製造方法の第５工程
を示す断面図である。
ンタクト構造を有する半導体装置の製造方法の第５工程
を示す断面図である。
【図２４】 この発明の実施の形態３に従った配線層コ
ンタクト構造を有する半導体装置の製造方法の第６工程
を示す断面図である。
ンタクト構造を有する半導体装置の製造方法の第６工程
を示す断面図である。
【図２５】 この発明の実施の形態３に従った配線層コ
ンタクト構造を有する半導体装置の製造方法の第７工程
を示す断面図である。
ンタクト構造を有する半導体装置の製造方法の第７工程
を示す断面図である。
【図２６】 この発明の実施の形態４に従った配線層コ
ンタクト構造を有する半導体装置の製造方法を示す断面
図である。
ンタクト構造を有する半導体装置の製造方法を示す断面
図である。
【図２７】 従来の配線層コンタクト構造を有する半導
体装置の製造方法の第１工程を示す断面図である。
体装置の製造方法の第１工程を示す断面図である。
【図２８】 従来の配線層コンタクト構造を有する半導
体装置の製造方法の第２工程を示す断面図である。
体装置の製造方法の第２工程を示す断面図である。
【図２９】 従来の配線層コンタクト構造を有する半導
体装置の製造方法の第３工程を示す断面図である。
体装置の製造方法の第３工程を示す断面図である。
【図３０】 従来の配線層コンタクト構造を有する半導
体装置の製造方法の第４工程を示す断面図である。
体装置の製造方法の第４工程を示す断面図である。
【図３１】 従来の配線層コンタクト構造を有する半導
体装置の製造方法の第５工程を示す断面図である。
体装置の製造方法の第５工程を示す断面図である。
【図３２】 従来の配線層コンタクト構造を有する半導
体装置の製造方法の第６工程を示す断面図である。
体装置の製造方法の第６工程を示す断面図である。
１、５１ シリコン基板、８、１６、６６ シリコン酸
化膜、９ａ、９ｂ、１５、６５ シリコン窒化膜、１
０、１１、６０、６１ ゲート電極層、１３、６３ 不
純物領域、１９ａ、１９ｂ、２０ａ、２０ｂ、６８ａ、
６８ｂ、６９ａ、６９ｂ、７０ａ、７０ｂ 孔、２１、
７１ 配線層、６７ レジスト、９１、９２ 光、９５
半透明膜、９９ａ、９９ｂ 焦点。
化膜、９ａ、９ｂ、１５、６５ シリコン窒化膜、１
０、１１、６０、６１ ゲート電極層、１３、６３ 不
純物領域、１９ａ、１９ｂ、２０ａ、２０ｂ、６８ａ、
６８ｂ、６９ａ、６９ｂ、７０ａ、７０ｂ 孔、２１、
７１ 配線層、６７ レジスト、９１、９２ 光、９５
半透明膜、９９ａ、９９ｂ 焦点。
Claims (6)
- 【請求項１】 半導体基板の主表面上に第１と第２と第
３の電極層を互いに距離を隔てて形成する工程と、 前記第３の電極層の上部表面上に第１のシリコン窒化物
層を形成する工程と、 前記第１と第２の電極層の間であって前記半導体基板の
表面に不純物領域を形成する工程と、 前記第１と第２の電極層の側壁と前記不純物領域とを覆
う第２のシリコン窒化物層を形成する工程と、 前記半導体基板と、前記第１と第２と第３の電極層と、
前記第１と第２のシリコン窒化物層とを覆うシリコン酸
化物層を形成する工程と、 前記シリコン酸化物層を選択的に除去することによっ
て、前記第２のシリコン窒化物層の表面を露出させる第
１の孔と前記第３の電極層の上に形成された第１のシリ
コン窒化物層の表面を露出させる第２の孔とを前記シリ
コン酸化物層に形成する工程と、 前記シリコン酸化物層をマスクとして用いて前記第１と
第２のシリコン窒化物層を選択的に除去することによっ
て、前記第１の孔に通じかつ前記不純物領域の表面に達
する第３の孔を前記第２のシリコン窒化物層に形成する
とともに、前記第２の孔に通じかつ前記第３の電極層の
表面に達する第４の孔を前記第１のシリコン窒化物層に
形成する工程と、 前記第１と第３の孔を充填し、前記不純物領域に電気的
に接続された第１の配線層を形成する工程と、 前記第２と第４の孔を充填し、前記第３の電極層に電気
的に接続された第２の配線層を形成する工程とを備え
た、配線層コンタクト構造を有する半導体装置の製造方
法。 - 【請求項２】 半導体基板の主表面上に第１と第２と第
３の電極層を互いに距離を隔てて形成する工程と、 前記第３の電極層の上部表面上に第１のシリコン窒化物
層を形成する工程と、 その第１のシリコン窒化物層の上部表面上に第１のシリ
コン酸化物層を形成する工程と、 前記第１と第２の電極層の間であって前記半導体基板の
表面に不純物領域を形成する工程と、 前記第１と第２の電極層の側壁と前記不純物領域とを覆
う第２のシリコン窒化物層を形成する工程と、 前記半導体基板と、前記第１と第２と第３の電極層と、
前記第１と第２のシリコン窒化物層と、前記第１のシリ
コン酸化物層とを覆う第２のシリコン酸化物層を形成す
る工程と、 前記第１と第２のシリコン酸化物層を選択的に除去する
ことによって、前記第２のシリコン窒化物層の表面を露
出させる第１の孔を前記第２のシリコン酸化物層に形成
し、前記第３の電極層の上に形成された第１のシリコン
窒化物層の表面を露出させる第２の孔を前記第１と第２
のシリコン酸化物層に形成する工程と、 前記第１と第２のシリコン酸化物層をマスクとして用い
て前記第１と第２のシリコン窒化物層を選択的に除去す
ることによって、前記第１の孔に通じかつ前記不純物領
域の表面に達する第３の孔を前記第２のシリコン窒化物
層に形成するとともに、前記第２の孔に通じかつ前記第
３の電極層の表面に達する第４の孔を前記第１のシリコ
ン窒化物層に形成する工程と、 前記第１と第３の孔を充填し、前記不純物領域に電気的
に接続された第１の配線層を形成する工程と、 前記第２と第４の孔を充填し、前記第３の電極層に電気
的に接続された第２の配線層を形成する工程とを備え
た、配線層コンタクト構造を有する半導体装置の製造方
法。 - 【請求項３】 半導体基板の主表面上に第１と第２と第
３の電極層を互いに距離を隔てて形成する工程と、 前記第１と第２の電極層の間であって前記半導体基板の
表面に不純物領域を形成する工程と、 前記第１と第２の電極層の側壁と前記不純物領域とを覆
うシリコン窒化物層を形成する工程と、 前記半導体基板と、前記第１と第２と第３の電極層と、
前記シリコン窒化物層とを覆うシリコン酸化物層を形成
する工程と、 前記シリコン酸化物層の上にレジストを形成する工程
と、 前記シリコン酸化物層の表面を露出させる第１の孔と前
記レジストからなる底部を有する第２の孔とを前記レジ
ストに形成する工程と、 前記レジストをマスクとして用いて前記シリコン酸化物
層を選択的に除去することにより、前記第１の孔に通じ
かつ前記シリコン窒化物層の表面を露出させる第３の孔
を前記シリコン酸化物層に形成するとともに、前記底部
のレジストを除去し、前記レジストをマスクとして用い
て前記シリコン酸化物層を選択的に除去することによ
り、前記第２の孔に通じかつ前記シリコン酸化物層から
なる底部を有する第４の孔を前記シリコン酸化物層に形
成する工程と、 前記シリコン酸化物層をマスクとして用いて前記シリコ
ン窒化物層を選択的に除去することにより、前記第３の
孔に通じかつ前記不純物領域の表面に達する第５の孔を
前記シリコン窒化物層に形成するとともに、前記第４の
孔に通じかつ前記第３の電極層の表面に達する第６の孔
を前記シリコン酸化物層に形成する工程と、 前記第３と第５の孔を充填し、前記不純物領域に電気的
に接続された第１の配線層を形成する工程と、 前記第４と第６の孔を充填し、前記第３の電極層に電気
的に接続された第２の配線層を形成する工程とを備え
た、配線層コンタクト構造を有する半導体装置の製造方
法。 - 【請求項４】 前記シリコン酸化物層の表面を露出させ
る第１の孔と前記レジストからなる底部を有する第２の
孔とを前記レジストに形成する工程は、前記第１の孔が
形成される前記レジストの部分に相対的に強度の大きい
光を照射し、前記第２の孔が形成される前記レジストの
部分に相対的に強度の小さい光を照射することを含む、
請求項３に記載の配線層コンタクト構造を有する半導体
装置の製造方法。 - 【請求項５】 前記相対的に強度の小さい光は、半透明
の膜を介して照射される、請求項４に記載の配線層コン
タクト構造を有する半導体装置の製造方法。 - 【請求項６】 前記相対的に強度の小さい光は、焦点を
前記レジストからずらすことにより照射される、請求項
４に記載の配線層コンタクト構造を有する半導体装置の
製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23496496A JP3596836B2 (ja) | 1996-09-05 | 1996-09-05 | 配線層コンタクト構造を有する半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23496496A JP3596836B2 (ja) | 1996-09-05 | 1996-09-05 | 配線層コンタクト構造を有する半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH1079430A true JPH1079430A (ja) | 1998-03-24 |
| JP3596836B2 JP3596836B2 (ja) | 2004-12-02 |
Family
ID=16979018
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP23496496A Expired - Fee Related JP3596836B2 (ja) | 1996-09-05 | 1996-09-05 | 配線層コンタクト構造を有する半導体装置の製造方法 |
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| Country | Link |
|---|---|
| JP (1) | JP3596836B2 (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100287179B1 (ko) * | 1998-09-04 | 2001-04-16 | 윤종용 | 비트라인를포함하는반도체장치및그제조방법 |
| KR100341583B1 (ko) * | 1999-12-22 | 2002-06-22 | 박종섭 | 콘택 저항 감소를 위한 반도체소자 제조방법 |
| US6909132B2 (en) | 1999-10-13 | 2005-06-21 | Sony Corporation | Semiconductor device and its manufacturing method |
| WO2024058820A1 (en) * | 2022-09-14 | 2024-03-21 | Microchip Technology Incorporated | Forming a partially silicided element |
-
1996
- 1996-09-05 JP JP23496496A patent/JP3596836B2/ja not_active Expired - Fee Related
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100287179B1 (ko) * | 1998-09-04 | 2001-04-16 | 윤종용 | 비트라인를포함하는반도체장치및그제조방법 |
| US6348375B1 (en) | 1998-09-04 | 2002-02-19 | Samsung Electronics Co., Ltd. | Method of fabricating a bit line structure for a semiconductor device |
| US6909132B2 (en) | 1999-10-13 | 2005-06-21 | Sony Corporation | Semiconductor device and its manufacturing method |
| KR100341583B1 (ko) * | 1999-12-22 | 2002-06-22 | 박종섭 | 콘택 저항 감소를 위한 반도체소자 제조방법 |
| WO2024058820A1 (en) * | 2022-09-14 | 2024-03-21 | Microchip Technology Incorporated | Forming a partially silicided element |
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| Publication number | Publication date |
|---|---|
| JP3596836B2 (ja) | 2004-12-02 |
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