KR20020044859A - 반도체 소자의 금속배선 형성방법 - Google Patents

반도체 소자의 금속배선 형성방법 Download PDF

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Abstract

본 발명은 반도체 소자의 배선 형성방법에 관한 것으로, 게이트라인 형성 공정시 버퍼산화막 대영으로 텅스텐실리사이드막을 증착한 후 아몰포스(amorphous) 실리콘막을 증착함으로써, 비트라인 콘택 형성 시 비트라인 베리어 금속으로 사용되는 티타늄과 아몰포스 실리콘이 반응하여 티타늄실리사이드막이 형성되어서 티타늄막의 두께 감소 및 후속 열공정에 의해 생성되는 보이드(void)에 의한 저항증가를 방지할 수 있는 것을 특징으로 하여 반도체 소자의 특성, 신뢰성 및 수율을 향상시키고 그에 따른 반도체 소자의 고집적화를 가능하게 하는 기술로 매우 유용하고 효과적인 장점을 지닌 발명에 관한 것이다.

Description

반도체 소자의 금속배선 형성방법{Method of forming metal line in semiconductor device}
본 발명은 게이트라인 형성 공정시 버퍼산화막 대용으로 텅스텐실리사이드막(WSix)을 증착한 후 아몰포스(amorphous) 실리콘막을 증착함으로써, 비트라인 콘택 형성 시 비트라인 베리어 금속으로 사용되는 티타늄과 아몰포스 실리콘이 반응하여 티타늄실리사이드막(TiSi2)이 형성되어서 티타늄막의 두께 감소 및 후속 열공정에 의해 생성되는 보이드(void)에 의한 저항증가를 방지하도록 하는 반도체 소자의 배선 형성방법에 관한 것이다.
최근 반도체소자가 점차적으로 고집적화 됨에 따라 반도체 기판상에 배선의 넓이 뿐만 아니라 배선과 배선 사이의 고집적화가 진행됨에 따라 콘택홀 형성에 관한 문제는 크게 대두되고 있다.
일반적으로 반도체 소자의 고집적화에 따라 셀부에서 비트라인 콘택과 스토리지 노드 콘택 형성을 위하여 게이트라인을 형성한 후 마스크질화막을 이용하여 자기정렬콘택(Self Align Contact : SAC)을 형성한다.
도 1은 종래의 반도체 소자의 배선 형성방법에 의해 발생된 문제점을 나타낸 단면도이다.
도 1에 도시된 바와 같이, 게이트라인의 텅스텐실리사이드막(3) 상부까지 비트라인 콘택형성한 후 티타늄(13) 증착 시 텅스텐실리사이드(3)의 실리콘과 티타늄(13)이 반응하여 티타늄실리사이드막(미도시함)이 형성된다.
이때, 상기 티타늄실리사이드막이 두껍게 형성되면, 후속 열공정 시에 N+지역과 P+지역의 도펀트들이 티타늄실리사이드막으로 이동하여 콘택 저항 및 누설전류등이 증가하는 문제점이 있다.
그래서, 상기 티타늄막(13)을 얇게 증착하고 텅스텐(17)을 증착하여 배선을 형성한 후 후속열공정을 진행할 시에 티타늄막(13)이 얇기 때문에 텅스텐실리사이드막(3) 상부 콘택의 저항이 높아지며, 텅스텐실리사이드(3)와 티타늄(13)의 반응에 의해 상하물질 간의 전류의 흐름을 원활하게 해주는 티타늄실리사이드막이 생성되지 않기 때문에 텅스텐실리사이드막과 티타늄막 사이에서 "A" 부분을 확대한 도면을 보면 미세한 보이드(19)가 형성되어 저항이 증가함으로써, 반도체 소자의 불량을 초래하는 문제점이 있다.
본 발명은 상기와 같은 문제점을 해결하기 위해 안출된 것으로, 본 발명의 목적은 게이트라인 형성 공정시 버퍼산화막 대용으로 텅스텐실리사이드막을 증착한 후 아몰포스실리콘막을 증착함으로써, 비트라인 콘택 형성 시 비트라인 베리어 금속으로 사용되는 티타늄과 아몰포스실리콘이 반응하여 티타늄실리사이드막이 형성되어서 티타늄막의 두께 감소 및 후속 열공정에 의해 생성되는 보이드에 의한 저항증가를 방지하도록 하는 것이 목적이다.
도 1은 종래의 반도체 소자의 배선 형성방법에 의해 발생된 문제점을 나타낸 단면도이다.
도 2a 내지 도 2d는 본 발명에 따른 반도체 소자의 배선 형성방법을 순차적으로 나타낸 단면도이다.
-- 도면의 주요부분에 대한 부호의 설명 --
100 : 반도체 기판 101 : 게이트산화막
106 : 텅스텐실리사이드막 109 : 실리콘막
114 : 마스크질화막 119 : 스페이서 질화막
120 : 산화막 125 : N+ 또는 P+ 영역
130 : 티타늄막 133 : 제 1 티타늄질화막
137 : 제 2 티타늄질화막 140 : 티타늄실리사이드막
150 : 텅스텐막
상기 목적을 달성하기 위하여, 본 발명은 반도체 기판 상에 패드산화막, 텅스텐실리사이드막, 아몰포스 실리콘막 및 마스크질화막을 순차적으로 적층하여 패턴을 형성한 후 패터닝 식각공정을 진행하여 게이트라인을 형성하는 단계와, 상기 결과물 상에 층간절연막을 적층하고 비트라인 콘택을 식각하는 단계와, 상기 결과물 상에 티타늄막과 제 1 티타늄질화막 적층하고 빠른 열공정을 진행한 후 제 2 티타늄질화막을 적층하는 단계와, 상기 결과물 상에 텅스텐을 적층한 후 열공정을 진행하는 단계를 특징으로 하는 반도체 소자의 배선 형성방법을 제공한다.
본 발명은 게이트라인 형성 시 산화막 대신 아몰포스(amorphous) 실리콘막을 적층하여 비트라인 콘택 형성 후 티타늄막의 두께가 낮아도 티타늄실리사이드막(TiSi2)이 형성되어 후속 열공정 진행 시에 보이드(void)가 형성되지 않음으로 열공정 온도가 증가할 수 있는 마진이 충분하여 높은 커패시턴스 확보 및 안정된 콘택 저항 확보가 가능하다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예에 대해 상세히 설명하고자 한다.
도 2a 내지 도 2d는 본 발명에 따른 반도체 소자의 배선 형성방법을 순차적으로 나타낸 단면도이다.
도 2a에 도시한 바와 같이, 게이트라인을 형성하기 위해 반도체 기판(100) 상에 패드산화막(101), 텅스텐실리사이드막(106), 아몰포스 실리콘막(109) 및 마스크질화막(114)을 순차적으로 적층하여 패턴을 형성한 후 패터닝 식각공정을 진행한후 스페이서질화막(119)을 형성한다.
이때, 상기 텅스텐실리사이드막(106)을 1000∼1500Å정도 적층한 후, 연속적으로 동일한 챔버에서 0.5∼5 Torr 압력에서, 400∼450℃의 온도로 400∼700W 정도의 플라즈마 전력을 인가하여 SiH4가스 분해에 의한 아몰포스 실리콘막(109)을 100∼300Å의 두께로 적층한다.
또한, 상기 마스크질화막(114)은 1500∼2000Å의 두께로 적층한다.
그리고 도 2b에 도시된 바와 같이, 상기 결과물 상에 층간절연막으로 산화막(120)을 적층하고 비트라인 콘택이 형성되도록 감광막(미도시함)을 도포한 후 감광막패턴 식각 공정을 진행하여 비트라인 콘택(123)을 형성한다.
이때, 상기 게이트라인이 형성된 부위는 게이트라인의 아몰포스 실리콘막(109) 상부까지 비트라인 콘택(123)이 형성되며, 게이트라인이 형성되지 않은 부위는 산화막(120)이 식각되어 비트라인 콘택(123)을 형성하고 콘택 하부에 N+ 영역 또는 P+ 영역(125)을 형성한다.
또한, 상기 층간절연막인 산화막(120)은 1500∼2000Å의 두께로 적층한다.
도 2c에 도시된 바와 같이, 상기 결과물 상에 티타늄막(130)과 제 1 티타늄질화막(133)을 적층하고 빠른 열공정(Rapid Thermal Processing : RTP)을 진행한 후 다시 제 2 티타늄질화막(137)을 적층한다.
이때, 상기 이온 메탈 플라즈마(Ionized Metal Plasma : IMP) 방식을 이용하여 티타늄막(130)을 50∼100Å 범위의 두께로 적층하고, 연속적으로 대기 노출없이 제 1 티타늄질화막(133)을 150∼250Å 범위의 두께로 적층한다.
또한, 상기 티타늄막(130)과 아몰포스 실리콘막(109)이 접촉되면서, 티타늄(Ti)과 아몰포스 실리콘(Si)을 반응시켜 티타늄실리사이드막(140)을 형성하여, 티타늄(130)의 두께 감소시키며, 안정된 콘택 저항을 위한 티타늄실리사이드막(140)을 형성은 빠른 열공정을 800∼850℃ 범위의 온도에서 10∼20초로 진행하여 형성된다.
그런데, 상기 빠른 열공정 진행하면 티타늄 마이크로크랙(microcrack)에 의해 후속 공정인 텅스텐 적층시 아브노멀(abnormal) 텅스텐이 형성되므로 열공정 후에 다시 제 2 티타늄질화막(137)을 200∼300Å 정도의 두께로 적층한다.
계속하여, 도 2d에 도시된 바와 같이, 상기 결과물 상에 텅스텐(150)을 800∼1000Å의 두께로 적층한다.
그러므로, 상기 결과물 상에 후속 공정인 노광식각 공정을 진행하여 배선을 형성한다.
따라서, 상기한 바와 같이, 본 발명에 따른 반도체 소자의 배선 형성방법을 이용하게 되면, 게이트라인 형성 공정시 버퍼산화막 대용으로 텅스텐실리사이드막을 증착한 후 아몰포스실리콘막을 증착함으로써, 비트라인 콘택 형성 시 비트라인 베리어 금속으로 사용되는 티타늄과 아몰포스실리콘이 반응하여 티타늄실리사이드막이 형성되어서 티타늄막의 두께 감소 및 후속 열공정에 의해 생성되는 보이드에 의한 저항증가를 방지하도록 하는 매우 유용하고 효과적인 발명이다.

Claims (4)

  1. 반도체 기판 상에 패드산화막, 텅스텐실리사이드막, 아몰포스 실리콘막 및 마스크질화막을 순차적으로 적층하여 패턴을 형성한 후 패터닝 식각공정을 진행하여 게이트라인을 형성하는 단계와;
    상기 결과물 상에 층간절연막을 적층하고 비트라인 콘택을 식각하는 단계와;
    상기 결과물 상에 티타늄막과 제 1 티타늄질화막 적층하고 빠른 열공정을 진행한 후 제 2 티타늄질화막을 적층하는 단계와;
    상기 결과물 상에 텅스텐을 적층한 후 열공정을 진행하는 단계를 포함하여 이루어진 것을 특징으로 하는 반도체 소자의 배선 형성방법.
  2. 제 1항에 있어서, 상기 아몰포스 실리콘막 적층 시 0.5∼5 Torr 압력에서 400∼450℃ 챔버온도로 400∼700W 의 플라즈마 전력을 인가하여 100∼300Å 두께 범위로 적층하는 것을 특징으로 하는 반도체 소자의 배선 형성방법.
  3. 제 1항에 있어서, 상기 티타늄막을 50∼100Å 범위의 두께로 적층하는 것을 특징으로 하는 반도체 소자의 배선 형성방법.
  4. 제 1항에 있어서, 상기 빠른 열공정 시 800∼850℃ 범위의 온도에서 10∼20초로 진행하는 것을 특징으로 하는 반도체 소자의 배선 형성방법.
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