KR20020055179A - 반도체소자의 알루미늄 합금 박막 제조 방법 - Google Patents

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Abstract

본 발명은 낮은 배선저항 및 높은 신뢰성을 가지며 배선 형성을 위한 건식 식각이 용이한 알루미늄 합금 박막의 제조 방법에 관한 것으로, 이를 위한 본 발명은 하부막상에 배리어메탈을 형성하는 단계, 상기 배리어메탈상에 Al-Si-Cu 박막을 형성하는 단계, 및 상기 Al-Si-Cu 박막상에 연속적으로 Al-Cu 박막을 형성하는 단계를 포함하여 이루어진다.

Description

반도체소자의 알루미늄 합금 박막 제조 방법{METHOD FOR ALUMINIUM-ALLOY IN SEMICONDUCTOR DEVICE}
본 발명은 반도체 소자의 제조 방법에 관한 것으로서, 특히 알루미늄 합급 박막의 제조 방법에 관한 것이다.
통상 반도체 소자에서는 금속 배선 및 실리콘(Si)과의 콘택에 알루미늄(Al)을 사용하는데, 알루미늄(Al) 내로 실리콘(Si)이 녹아들어가기 때문에 발생하는 접합 스파이킹(Junction spiking)을 해결하고 EM(Electromigration) 저항성의 향상을 위하여 각각 실리콘(Si)과 구리(Cu)를 합금 원소로 첨가한 Al-Si-Cu 박막을 배선 물질로 사용한다.
최근에는, 점차 콘택(Contact)의 종횡비(Aspect ratio)가 증가함에 따라 화학기상증착법(Chemical Vapor Deposition; CVD)으로 텅스텐(W)으로 콘택 형성이 가능하여 알루미늄(Al)에 구리(Cu)만 첨가한 Al-Cu 박막을 배선 물질로 사용하는데, Al-Cu 박막은 Al-Si-Cu 박막에 비해 비저항이 낮고 Al 배선 형성을 위한 건식식각 공정이 용이하며, 리플로우(Reflow) 공정시 표면 거칠기가 적은 장점이 있어 최근에 널리 사용되고 있다.
한편, Al 박막의 미세 구조를 향상시키고 리플로우시 웨팅층(Wetting layer) 또는 배리어 메탈(Barrier metal)로 작용하는 하부막으로는 Ti이 주로 사용되는데, Al-Cu 박막은 Al-Si-Cu 박막에 비해서 후속 열공정(∼400℃)시 Ti와 반응하는 속도가 빨라 면저항이 증가하는 문제점이 있다. Al-Si-Cu 박막의 경우에는 Al-Si-Cu와 Ti의 계면에 생성되는 Ti-Si 화합물이 Ti-Al 반응을 억제하기 때문에 면저항의 증가가 Al-Cu 박막에 비해 느리다[J.Vac.Sci.Technol.B 6(3)(1988) p 880, MRS Symp. Proc. vol 355(1995) p 631 참조].
그러나, Al-Si-Cu 박막은 전술한 바와 같이 리플로우 특성이 열악한 문제점이 있다.
본 발명은 상기 종래기술의 문제점을 해결하기 위해 안출한 것으로서, Al-Si-Cu 박막의 나쁜 리플로우 특성을 개선시키고 Al-Cu 박막의 면저항 증가를 방지하는데 적합한 알루미늄 합금 박막의 제조 방법을 제공하는데 그 목적이 있다.
도 1은 본 발명의 실시예에 따라 제조된 알루미늄 합금 박막을 도시한 도면,
도 2는 본 발명의 다른 실시예에 따라 제조된 알루미늄 합금 박막을 도시한 도면,
도 3은 종래기술과 본 발명의 열처리 시간에 따른 면저항을 비교한 그래프,
도 4a는 종래기술의 알루미늄 합금(Al-Si-Cu)내 금속의 함량을 도시한 그래프,
도 4b는 본 발명의 실시예에 따른 알루미늄 합금(Al-Si-Cu/Al-Cu)내 금속의 함량을 도시한 그래프.
*도면의 주요 부분에 대한 부호의 설명
11 : 하부막 12 : Ti
13 : Al-Si-Cu 박막 14 : Al-Cu 박막
상기의 목적을 달성하기 위한 본 발명의 알루미늄 합금 박막의 제조 방법은 하부막상에 배리어메탈을 형성하는 단계, 상기 배리어메탈상에 Al-Si-Cu 박막을 형성하는 단계, 및 상기 Al-Si-Cu 박막상에 연속적으로 Al-Cu 박막을 형성하는 단계를 포함하여 이루어짐을 특징으로 한다.
바람직하게, 상기 Al-Cu 박막을 형성하는 단계는 상기 Al-Si-Cu 박막을 대기중에 노출시키지 않고 연속적으로 상기 Al-Cu 박막을 물리적기상증착법으로 증착하는 것을 특징으로 한다.
바람직하게, 상기 Al-Cu 박막을 형성하는 단계는 상기 제 1 Al-Si-Cu 박막을 형성하는 단계, 상기 제 1 Al-Si-Cu 박막보다 Si의 함량이 낮은 제 2 Al-Si-Cu 박막을 적층하는 단계, 및 상기 Si의 함량이 감소되어 Cu만 함유된 Al-Cu 박막을 형성하는 단계를 포함하여 이루어짐을 특징으로 한다.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부 도면을 참조하여 설명하기로 한다.
도 1은 본 발명의 일실시예에 따라 제조된 알루미늄 합금 박막을 도시한 도면이다.
도 1에 도시된 바와 같이, 본 발명의 일실시예에 따른 알루미늄 합금 박막의 제조 방법은 먼저 하부막(11)상에 배리어메탈로서 Ti(12)을 증착한 다음, Ti(12)상에 Al-Si-Cu 박막(13)을 물리적기상증착법(Physical Vapor Depostion; PVD)으로 증착한다. 이 때, 배리어메탈로는 Ti(12)외에 TiN, TiW, Ta, TaN, WN 또는 이들의 적층 박막을 이용한다. 배리어메탈인 Ti은 물리적기상증착법(PVD)을 이용하여 100Å∼500Å의 두께로 증착된다.
그리고, Al-Si-Cu 박막(13) 증착시, Al-Si-Cu 타겟을 이용하여 증착하거나, 또는 Al-Cu 타겟과 Si 타겟을 이용하여 증착하되 Si의 함량을 0.1%∼5%, Cu의 함량을 0.1%∼5%로 한다.
이러한 Al-Si-Cu 박막(13)의 증착 두께는 총 알루미늄 합금 박막 두께의 50% 미만으로 한다.
계속해서, Al-Si-Cu 박막(13)의 표면을 대기중에 노출시키지 않고 연속적으로 Al-Cu 박막(14)을 물리적기상증착법(PVD)으로 증착한다.
이러한 Al-Cu 박막(14) 증착은 Al-Si-Cu 박막(13)을 증착한 후 연속해서 Cu의 함량이 0.1%∼5%인 Al-Cu 박막을 증착하거나, 또는 Al-Si-Cu 박막(13)을 증착한 후 Si의 함량이 낮은 Al-Si-Cu 박막을 적층하고 여러 단계를 거쳐 점차 Si의 함량이 감소되어 Cu만 함유된 Al-Cu 박막(14)을 증착할 수 있다.
상술한 바와 같은 Al-Si-Cu 박막(13)과 Al-Cu 박막(14)의 적층으로 이루어진 알루미늄 합금 박막은 금속배선 공정에 적용되며, 하부막(11)은 실리콘기판이나, 산화막(Oxide), 질화막(Nitride), PSG(Phospho Silicate Glass), BPSG(Boro Phospho Silicate Glass), SOG(Spin On Glass) 또는 폴리머(Polymer) 중 어느 하나이다.
도 2는 본 발명의 다른 실시예에 따라 제조된 알루미늄 합금 박막을 도시한 도면으로서, 콘택 또는 비아(Via)에 매립된 알루미늄 합금 박막을 도시하고 있다.
도 2에 도시된 바와 같이, 하부막(21)상에 절연막(22)을 증착한 후, 절연막(22)상에 감광막(도시 생략)을 도포하고 노광 및 현상으로 패터닝한다. 패터닝된 감광막을 마스크로 이용하여 하부의 절연막(22)을 식각하여 콘택홀 또는 비아홀을 형성한다. 여기서, 하부막(21)은 Al, Cu, Ti, TiN, W 또는 폴리실리콘 중 어느 하나의 배선박막이거나, 또는 도핑된 실리콘기판이며, 절연막(22)은 실리콘산화막(Silicon oxide), 질화막, PSG, BPSG, SOG, 폴리머 또는 이들의 적층 박막이다.
다음으로, 콘택홀 또는 비아홀을 포함한 전면에 배리어메탈로서 Ti(23)을 증착한 다음, Ti(23)상에 Al-Si-Cu 박막(24)을 물리적기상증착법(PVD)으로 증착하고, Al-Si-Cu 박막(24)을 대기중에 노출시키지 않고 연속적으로 Al-Cu 박막(25)을 물리적기상증착법(PVD)으로 400℃∼600℃에서 증착하거나, 증착후 400℃∼600℃에서 열처리한다.
한편, 배리어메탈, Al-Si-Cu 박막과 Al-Cu 박막의 증착 방법, Si과 Cu의 함량은 전술한 일실시예와 동일하다.
도 3은 종래기술과 본 발명의 실시예의 열처리 시간에 따른 면저항(Sheet resistance; Rs)을 비교한 그래프로서, 종래 Al-Cu 박막(A)에 비해 본 발명의 Al-Si-Cu(B)은 면저항이 낮으므로 배리어메탈인 Ti과의 반응성이 낮은 Al-Si-Cu 박막(B)에 의해 열처리 후에도 낮은 배선 저항을 유지할 수 있다.
도 4a는 종래기술에 의한 Al-Si-Cu 박막으로만 이루어진 알루미늄 합금 박막의 성분을 도시한 도면으로서, Al 내 Si의 함량이 높음을 알 수 있다.
도 4b는 본 발명의 실시예에 따른 Al-Si-Cu/Al-Cu 의 적층으로 이루어진 알루미늄 합금 박막의 성분을 도시한 도면으로서, Al 내 Si의 함량이 1/100 이하임을 알 수 있다.
이와 같이, 알루미늄 합금 박막내 Si의 함량이 매우 낮기 때문에 비저항이 낮고, EM의 신뢰성이 우수하다. 참고로, EM 저항성과 같은 신뢰성에 있어서 Si의 함량이 높을수록 신뢰성이 나쁜 것으로 공지되어 있다.
본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
상술한 바와 같은 본 발명의 알루미늄 합금 박막의 제조 방법은 배리어메탈과 반응성이 낮은 Al-Si-Cu 박막에 의해 열처리 후에도 낮은 배선저항을 유지할 수 있는 효과가 있다.
또한, Si의 함량이 매우 낮기 때문에 비저항이 낮고 EM 저항성과 같은 신뢰성이 우수하며, 배선 형성을 위한 건식식각이 용이하고 리플로우 공정시 표면거칠기가 적은 Al-Cu 박막의 장점을 그대로 유지할 수 있는 효과가 있다.

Claims (11)

  1. 반도체 소자의 금속 박막 제조 방법에 있어서,
    하부막상에 배리어메탈을 형성하는 단계;
    상기 배리어메탈상에 Al-Si-Cu 박막을 형성하는 단계; 및
    상기 Al-Si-Cu 박막상에 연속적으로 Al-Cu 박막을 형성하는 단계
    를 포함하여 이루어짐을 특징으로 하는 알루미늄 합금 박막의 제조 방법.
  2. 제 1 항에 있어서,
    상기 하부막은 실리콘기판, 산화막, 질화막, PSG, BPSG, SOG 또는 폴리머 중 어느 하나를 이용하는 것을 특징으로 하는 알루미늄 합금 박막의 제조 방법.
  3. 제 1 항에 있어서,
    상기 배리어메탈은 Ti, TiN, TiW, Ta, TaN, WN 또는 이들의 적층 박막을 이용하는 것을 특징으로 하는 알루미늄 합금 박막의 제조 방법.
  4. 제 3 항에 있어서,
    상기 배리어메탈로 Ti를 이용할 경우, 물리적기상증착법을 이용하여 100Å∼500Å의 두께로 증착하는 것을 특징으로 하는 알루미늄 합금 박막의 제조 방법.
  5. 제 1 항에 있어서,
    상기 Al-Si-Cu 박막 형성시, Al-Si-Cu 타겟을 이용하여 증착하거나, 또는 Al-Cu 타겟과 Si 타겟을 이용하여 증착하되 Si의 함량을 0.1%∼5%, Cu의 함량을 0.1%∼5%로 유지하는 것을 특징으로 하는 알루미늄 합금 박막의 제조 방법.
  6. 제 1 항에 있어서,
    상기 Al-Cu 박막을 형성하는 단계는,
    상기 Al-Si-Cu 박막을 대기중에 노출시키지 않고 연속적으로 상기 Al-Cu 박막을 물리적기상증착법으로 증착하는 것을 특징으로 하는 알루미늄 합금 박막의 제조 방법.
  7. 제 1 항에 있어서,
    상기 Al-Cu 박막을 형성하는 단계는,
    상기 제 1 Al-Si-Cu 박막을 형성하는 단계;
    상기 제 1 Al-Si-Cu 박막보다 Si의 함량이 낮은 제 2 Al-Si-Cu 박막을 적층하는 단계; 및
    상기 Si의 함량이 감소되어 Cu만 함유된 Al-Cu 박막을 형성하는 단계
    를 포함하여 이루어짐을 특징으로 하는 알루미늄 합금 박막의 제조 방법.
  8. 제 1 항에 있어서,
    상기 하부막상에 절연막을 형성하는 단계; 및
    상기 절연막을 선택적으로 식각하여 상기 하부막을 노출시키는 콘택홀 또는 비아홀을 형성하는 단계
    를 더 포함하여 이루어짐을 특징으로 하는 알루미늄 합금 박막의 제조 방법.
  9. 제 8 항에 있어서,
    상기 절연막은 실리콘산화막, 질화막, PSG, BPSG, SOG, 폴리머 또는 이들의 적층 박막을 이용하는 것을 특징으로 하는 알루미늄 합금 박막의 제조 방법.
  10. 제 1 항에 있어서,
    상기 Al-Cu 박막을 형성하는 단계는,
    400℃∼600℃에서 이루어지는 것을 특징으로 하는 알루미늄 합금 박막의 제조 방법.
  11. 제 1 항에 있어서,
    상기 Al-Cu 박막을 형성한 후,
    400℃∼600℃에서 열처리하는 것을 특징으로 하는 알루미늄 합금 박막의 제조 방법.
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Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20050009877A (ko) * 2003-07-18 2005-01-26 주식회사 하이닉스반도체 반도체 소자의 알루미늄 배선 형성방법
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Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE3783405T2 (de) * 1986-08-19 1993-08-05 Fujitsu Ltd Halbleiteranordnung mit einer duennschicht-verdrahtung und verfahren zum herstellen derselben.
JP2730623B2 (ja) * 1994-12-28 1998-03-25 日本電気株式会社 半導体装置及びその製造方法
US6200894B1 (en) * 1996-06-10 2001-03-13 International Business Machines Corporation Method for enhancing aluminum interconnect properties
US6139905A (en) * 1997-04-11 2000-10-31 Applied Materials, Inc. Integrated CVD/PVD Al planarization using ultra-thin nucleation layers

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100732861B1 (ko) * 2005-12-27 2007-06-27 동부일렉트로닉스 주식회사 반도체 배선 및 그 형성 방법

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