JPH0745710A - 配線コンタクトの形成方法 - Google Patents
配線コンタクトの形成方法Info
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- JPH0745710A JPH0745710A JP5188397A JP18839793A JPH0745710A JP H0745710 A JPH0745710 A JP H0745710A JP 5188397 A JP5188397 A JP 5188397A JP 18839793 A JP18839793 A JP 18839793A JP H0745710 A JPH0745710 A JP H0745710A
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Abstract
(57)【要約】
【目的】 コンタクトホールを自己整合によって形成で
き、信頼性の高い配線コンタクトを行う。 【構成】 凹凸表面を有する絶縁層３１例えば層間絶縁
層に配線コンタクトのコンタクトホールを穿設する工程
を有する配線コンタクトの形成方法において、絶縁層３
１上のコンタクトホールの形成部以外に平坦化絶縁層３
２を堆積する工程と、この平坦化絶縁層３２上から異方
性エッチングを行い、コンタクトホールの穿設と、凹凸
表面の平坦化とを同時に行う。
き、信頼性の高い配線コンタクトを行う。 【構成】 凹凸表面を有する絶縁層３１例えば層間絶縁
層に配線コンタクトのコンタクトホールを穿設する工程
を有する配線コンタクトの形成方法において、絶縁層３
１上のコンタクトホールの形成部以外に平坦化絶縁層３
２を堆積する工程と、この平坦化絶縁層３２上から異方
性エッチングを行い、コンタクトホールの穿設と、凹凸
表面の平坦化とを同時に行う。
Description
【０００１】
【産業上の利用分野】本発明は、例えば半導体集積回路
装置等の電子装置の製造に用いられる配線コンタクトの
形成方法に係わる
装置等の電子装置の製造に用いられる配線コンタクトの
形成方法に係わる
【０００２】
【従来の技術】半導体集積回路装置において、下層の半
導体領域、電極、配線等の下層の被コンタクトパターン
に対して層間絶縁層を介して形成された上層配線を電気
的にコンタクトする場合、層間絶縁層にコンタクトホー
ルを穿設し、このコンタクトホールを通じて上層配線の
下層の被コンタクトパターンに対する接続すなわちコン
タクトを行う。
導体領域、電極、配線等の下層の被コンタクトパターン
に対して層間絶縁層を介して形成された上層配線を電気
的にコンタクトする場合、層間絶縁層にコンタクトホー
ルを穿設し、このコンタクトホールを通じて上層配線の
下層の被コンタクトパターンに対する接続すなわちコン
タクトを行う。
【０００３】この場合、下層の被コンタクトパターンの
存在によって、これの上に形成された層間絶縁層の上面
には深い凹凸が生じる。
存在によって、これの上に形成された層間絶縁層の上面
には深い凹凸が生じる。
【０００４】この半導体集積回路装置において、その高
密度化が高まるにつれて下層の被コンタクトパターンの
例えば配線ないしは電極パターンの間隔が狭められてく
るが、この狭隘な配線ないしは電極パターン間を通じて
これら配線と短絡することなく例えば半導体基体に形成
された半導体領域に上層配線をコンタクトさせるコンタ
クトホールを層間絶縁層に穿設するには、いわゆるセル
フアライン（自己整合）によって形成することが必要と
なってくる。
密度化が高まるにつれて下層の被コンタクトパターンの
例えば配線ないしは電極パターンの間隔が狭められてく
るが、この狭隘な配線ないしは電極パターン間を通じて
これら配線と短絡することなく例えば半導体基体に形成
された半導体領域に上層配線をコンタクトさせるコンタ
クトホールを層間絶縁層に穿設するには、いわゆるセル
フアライン（自己整合）によって形成することが必要と
なってくる。
【０００５】この自己整合による配線コンタクトの形成
方法について説明する。この例では、ＬＤＤ型すなわち
ドレイン領域のゲート側に低不純物濃度のドレイン領域
が形成されたＭＯＳ（絶縁ゲート電界効果型トランジス
タ）を有する半導体集積回路において、隣り合うＭＯＳ
のゲート電極間を通じて両者間に位置するソースないし
はドレイン領域（以下Ｓ／Ｄ領域という）に上層配線を
オーミックコンタクトする場合について説明する。
方法について説明する。この例では、ＬＤＤ型すなわち
ドレイン領域のゲート側に低不純物濃度のドレイン領域
が形成されたＭＯＳ（絶縁ゲート電界効果型トランジス
タ）を有する半導体集積回路において、隣り合うＭＯＳ
のゲート電極間を通じて両者間に位置するソースないし
はドレイン領域（以下Ｓ／Ｄ領域という）に上層配線を
オーミックコンタクトする場合について説明する。
【０００６】この場合、図１６に示すように、半導体基
体１例えばＳｉ基体の、ＭＯＳ等の半導体素子形成部以
外の表面を熱酸化することによって厚いＳｉＯ2 絶縁層
よりなる素子分離絶縁層２を形成するいわゆるＬＯＣＯ
Ｓを行う。
体１例えばＳｉ基体の、ＭＯＳ等の半導体素子形成部以
外の表面を熱酸化することによって厚いＳｉＯ2 絶縁層
よりなる素子分離絶縁層２を形成するいわゆるＬＯＣＯ
Ｓを行う。
【０００７】そして、基体１上に、最終的に得るＭＯＳ
のそれぞれゲート絶縁層を構成する第１の絶縁層３、ゲ
ート電極を構成する導電層４、更にいわゆるオフセット
絶縁層を構成する第２の絶縁層５を順次全面的に形成す
る。
のそれぞれゲート絶縁層を構成する第１の絶縁層３、ゲ
ート電極を構成する導電層４、更にいわゆるオフセット
絶縁層を構成する第２の絶縁層５を順次全面的に形成す
る。
【０００８】図１７に示すように、第２の絶縁層５、導
電層４、第１の絶縁層３を例えば最終的に得るＭＯＳの
ゲート部を残して、少なくともＳ／Ｄ領域の形成部上を
フォトリソグラフィによるパターンエッチングして開口
６を形成する。このようにすると、ゲート部に第１の絶
縁層３の一部からなるゲート絶縁層１３と、導電層４の
一部からなるゲート電極１４と、更にその上にオフセッ
ト絶縁層１５の積層部１６が形成される。
電層４、第１の絶縁層３を例えば最終的に得るＭＯＳの
ゲート部を残して、少なくともＳ／Ｄ領域の形成部上を
フォトリソグラフィによるパターンエッチングして開口
６を形成する。このようにすると、ゲート部に第１の絶
縁層３の一部からなるゲート絶縁層１３と、導電層４の
一部からなるゲート電極１４と、更にその上にオフセッ
ト絶縁層１５の積層部１６が形成される。
【０００９】これら積層部１６と、素子分離絶縁層２と
をマスクとして、開口６を通じて不純物のイオン注入を
行って低不純物濃度のＳ／Ｄ領域７を形成する。
をマスクとして、開口６を通じて不純物のイオン注入を
行って低不純物濃度のＳ／Ｄ領域７を形成する。
【００１０】その後、全面的にＳｉＯ2 等の絶縁層を形
成し、エッチバックすることによって図１８に示すよう
に、積層部１６の側面にサイドウオール８を形成する。
成し、エッチバックすることによって図１８に示すよう
に、積層部１６の側面にサイドウオール８を形成する。
【００１１】このサイドウオール８によって先に形成し
た開口６より幅狭とされた開口６１を通じて、低不純物
濃度のＳ／Ｄ領域７と同導電型の不純物をイオン注入し
て高不純物濃度のＳ／Ｄ領域１７を形成して、これら高
不純物濃度のＳ／Ｄ領域１７と、これらのゲート部側に
形成された低不純物濃度のＳ／Ｄ領域７とによるＳ／Ｄ
領域２７を形成する。
た開口６より幅狭とされた開口６１を通じて、低不純物
濃度のＳ／Ｄ領域７と同導電型の不純物をイオン注入し
て高不純物濃度のＳ／Ｄ領域１７を形成して、これら高
不純物濃度のＳ／Ｄ領域１７と、これらのゲート部側に
形成された低不純物濃度のＳ／Ｄ領域７とによるＳ／Ｄ
領域２７を形成する。
【００１２】図１９に示すように、ＳｉＮ等の層間絶縁
層９を全面的に形成する。
層９を全面的に形成する。
【００１３】図２０に示すように、隣り合うゲート電極
１４間すなわち積層部１６間にコンタクトホールの穿設
を行うためのエッチングマスク１０を全面的に形成す
る。このエッチングマスク１０は、例えばフォトレジス
トを全面的に塗布し、フォトリソグラフィによって、最
終的に形成するコンタクトホールの上層配線側の開口に
ほゞ一致する位置、形状、面積すなわち例えば直径
（幅）φの開口１０Ｗを形成する。この開口１０Ｗの径
φ、すなわち最終的に形成するコンタクトホールの上層
配線側開口の径は、最終的に得るコンタクトホールの下
層側すなわちこの例では半導体領域のＳ／Ｄ領域２７上
での開口の直径φc より充分大きくして開口の位置ずれ
の誤差を見込んだ大きさとする。例えばゲート電極１４
間の間隔、すなわち積層部１６の間隔が０．５μｍであ
る場合、開口１０Ｗの直径φは、１μｍに選定して、こ
の開口１０Ｗに、最大の位置ずれが生じた場合において
も、少なくとも最終的に形成する下層側コンタクトホー
ルの形成部を含むことができる大きさに選定する。
１４間すなわち積層部１６間にコンタクトホールの穿設
を行うためのエッチングマスク１０を全面的に形成す
る。このエッチングマスク１０は、例えばフォトレジス
トを全面的に塗布し、フォトリソグラフィによって、最
終的に形成するコンタクトホールの上層配線側の開口に
ほゞ一致する位置、形状、面積すなわち例えば直径
（幅）φの開口１０Ｗを形成する。この開口１０Ｗの径
φ、すなわち最終的に形成するコンタクトホールの上層
配線側開口の径は、最終的に得るコンタクトホールの下
層側すなわちこの例では半導体領域のＳ／Ｄ領域２７上
での開口の直径φc より充分大きくして開口の位置ずれ
の誤差を見込んだ大きさとする。例えばゲート電極１４
間の間隔、すなわち積層部１６の間隔が０．５μｍであ
る場合、開口１０Ｗの直径φは、１μｍに選定して、こ
の開口１０Ｗに、最大の位置ずれが生じた場合において
も、少なくとも最終的に形成する下層側コンタクトホー
ルの形成部を含むことができる大きさに選定する。
【００１４】図２１に示すように、エッチングマスク１
０をマスクに、その開口１０Ｗを通じて異方性エッチン
グによって層間絶縁層９に対するエッチングを行う。こ
のエッチングは、平坦面での層間絶縁層９の厚さｔより
は大なる深さのエッチングを行うものであるが、積層部
１６の側面に沿って形成されたこの積層部１６の積層方
向の厚さｔｓよりは小なる深さにエッチングする。
０をマスクに、その開口１０Ｗを通じて異方性エッチン
グによって層間絶縁層９に対するエッチングを行う。こ
のエッチングは、平坦面での層間絶縁層９の厚さｔより
は大なる深さのエッチングを行うものであるが、積層部
１６の側面に沿って形成されたこの積層部１６の積層方
向の厚さｔｓよりは小なる深さにエッチングする。
【００１５】このようにすると、マスク１０の開口１０
Ｗ内において、層間絶縁層９の厚さｔを有する部分のみ
が開口し、此処に下層側直径（幅）φc が、φc ＜φの
コンタクトホール１１が穿設される。
Ｗ内において、層間絶縁層９の厚さｔを有する部分のみ
が開口し、此処に下層側直径（幅）φc が、φc ＜φの
コンタクトホール１１が穿設される。
【００１６】この方法によって形成したコンタクトホー
ル１１は、サイドウオール８と、層間絶縁層９によるサ
イドウオール１９とによってゲート電極１４とは電気的
に絶縁された所定の直径（幅）φc をもって形成され、
そのエッチングマスク１０の開口１０Ｗの位置に厳密に
は依存することなく自己整合的に形成される。
ル１１は、サイドウオール８と、層間絶縁層９によるサ
イドウオール１９とによってゲート電極１４とは電気的
に絶縁された所定の直径（幅）φc をもって形成され、
そのエッチングマスク１０の開口１０Ｗの位置に厳密に
は依存することなく自己整合的に形成される。
【００１７】図２２に示すように、マスク１０を除去し
て、ゲート電極１４間のコンタクトホール１１を通じ
て、両ゲート部間に位置する目的とするＳ／Ｄ領域２７
にオーミックコンタクトする上層配線１２を形成する。
て、ゲート電極１４間のコンタクトホール１１を通じ
て、両ゲート部間に位置する目的とするＳ／Ｄ領域２７
にオーミックコンタクトする上層配線１２を形成する。
【００１８】このようにして、自己整合によってコンタ
クトホール１１が形成されることから、このコンタクト
ホール１１を通じて、上層配線１２を下層の被コンタク
トパターンとしてのＳ／Ｄ領域２７にオーミックコンタ
クトすることができるものであるが、この方法による場
合、積層部１６の存在による段差が問題となる。
クトホール１１が形成されることから、このコンタクト
ホール１１を通じて、上層配線１２を下層の被コンタク
トパターンとしてのＳ／Ｄ領域２７にオーミックコンタ
クトすることができるものであるが、この方法による場
合、積層部１６の存在による段差が問題となる。
【００１９】すなわち、上述の方法による場合、ゲート
電極１４上にオフセット絶縁層１５を形成するのは、図
２１で説明したエッチング工程で、開口１０Ｗのゲート
電極１４上へのずれ込み部分で層間絶縁層９がエッチン
グされてその厚さが図示のように除去されたり、薄くな
った場合においても、図２２で示す上層配線１２と、ゲ
ート電極１４との間の絶縁性、耐圧性が阻害されること
がないように設けられるものであり、このオフセット絶
縁層１５の厚さは、その目的から１００ｎｍ程度の厚さ
に選定されるものであり、一方ゲート電極１４は、例え
ば５０ｎｍ程度の厚さの多結晶Ｓｉ層上に５０ｎｍ程度
の厚さのＷＳｉが形成されたいわゆるポリサイド構造が
とられることから、積層部１６の厚さは、２００ｎｍ以
上の厚さとなる。
電極１４上にオフセット絶縁層１５を形成するのは、図
２１で説明したエッチング工程で、開口１０Ｗのゲート
電極１４上へのずれ込み部分で層間絶縁層９がエッチン
グされてその厚さが図示のように除去されたり、薄くな
った場合においても、図２２で示す上層配線１２と、ゲ
ート電極１４との間の絶縁性、耐圧性が阻害されること
がないように設けられるものであり、このオフセット絶
縁層１５の厚さは、その目的から１００ｎｍ程度の厚さ
に選定されるものであり、一方ゲート電極１４は、例え
ば５０ｎｍ程度の厚さの多結晶Ｓｉ層上に５０ｎｍ程度
の厚さのＷＳｉが形成されたいわゆるポリサイド構造が
とられることから、積層部１６の厚さは、２００ｎｍ以
上の厚さとなる。
【００２０】したがってこの積層部１６の縁部における
段差は大きく、このためこの段差に跨がって形成された
配線のフォトリソグラフィによるパターンエッチング等
の加工において、そのフォトレジストに対するパターン
露光においてその段差の側面での例えば露光不足によっ
てこの露光後の現像によって形成したフォトレジストの
パターンに欠陥が生じたり、切れの悪るさが問題とな
り、このフォトレジストをエッチングレジストとしてパ
ターンエッチングを行ったときに、所定寸法、形状のパ
ターン化が阻害され、目的とする半導体装置の信頼性の
低下、歩留りの低下を来すなどの問題を生じる。
段差は大きく、このためこの段差に跨がって形成された
配線のフォトリソグラフィによるパターンエッチング等
の加工において、そのフォトレジストに対するパターン
露光においてその段差の側面での例えば露光不足によっ
てこの露光後の現像によって形成したフォトレジストの
パターンに欠陥が生じたり、切れの悪るさが問題とな
り、このフォトレジストをエッチングレジストとしてパ
ターンエッチングを行ったときに、所定寸法、形状のパ
ターン化が阻害され、目的とする半導体装置の信頼性の
低下、歩留りの低下を来すなどの問題を生じる。
【００２１】このような不都合を回避するには、上述の
積層部１６間等の段差を平坦化絶縁層によって埋め込め
ばよいが、この場合は、上述した自己整合によるコンタ
クトホールの穿設方法を適用することがでなくなるとい
う問題がある。
積層部１６間等の段差を平坦化絶縁層によって埋め込め
ばよいが、この場合は、上述した自己整合によるコンタ
クトホールの穿設方法を適用することがでなくなるとい
う問題がある。
【００２２】
【発明が解決しようとする課題】本発明は、上述したよ
うな狭隘な間隔の配線パターン間において、その平坦化
をはかるとともに、確実に所定位置にすなわち配線パタ
ーンとの短絡を生じることなくコンタクトホールを自己
整合によって形成することができて、信頼性の高い配線
コンタクトを行って、目的とする例えば半導体集積回路
装置を構成することができるようにする。
うな狭隘な間隔の配線パターン間において、その平坦化
をはかるとともに、確実に所定位置にすなわち配線パタ
ーンとの短絡を生じることなくコンタクトホールを自己
整合によって形成することができて、信頼性の高い配線
コンタクトを行って、目的とする例えば半導体集積回路
装置を構成することができるようにする。
【００２３】
【課題を解決するための手段】第１の本発明は、図１に
本発明方法における一工程での平面図を示し、図２およ
び図３にそれぞれ図１のII-II 線上およびIII-III 線上
の平面図を示すように、凹凸表面を有する絶縁層３１例
えば層間絶縁層に配線コンタクトのコンタクトホールを
穿設する工程を有する配線コンタクトの形成方法におい
て、絶縁層３１上のコンタクトホールの形成部の上層配
線側開口部以外に平坦化絶縁層３２を堆積する工程と、
この平坦化絶縁層３２上から異方性エッチングを行っ
て、平坦化部にコンタクトホールの穿設する。
本発明方法における一工程での平面図を示し、図２およ
び図３にそれぞれ図１のII-II 線上およびIII-III 線上
の平面図を示すように、凹凸表面を有する絶縁層３１例
えば層間絶縁層に配線コンタクトのコンタクトホールを
穿設する工程を有する配線コンタクトの形成方法におい
て、絶縁層３１上のコンタクトホールの形成部の上層配
線側開口部以外に平坦化絶縁層３２を堆積する工程と、
この平坦化絶縁層３２上から異方性エッチングを行っ
て、平坦化部にコンタクトホールの穿設する。
【００２４】第２の本発明は、上述の本発明方法におい
て、図４にその一工程での平面図を示し、図５に図４の
IV-IV 線上の平面図を示すように、凹凸表面を有する絶
縁層３１のコンタクトホールの形成部の上層配線側開口
部にマスク３３を形成してこのマスク３３上を含んで全
面的に上述の平坦化絶縁層３２を形成し、その後マスク
３３を排除することによって図１〜図３で示したよう
に、凹凸表面を有する絶縁層３１上のコンタクトホール
の形成部以外に平坦化絶縁層３２を形成する。
て、図４にその一工程での平面図を示し、図５に図４の
IV-IV 線上の平面図を示すように、凹凸表面を有する絶
縁層３１のコンタクトホールの形成部の上層配線側開口
部にマスク３３を形成してこのマスク３３上を含んで全
面的に上述の平坦化絶縁層３２を形成し、その後マスク
３３を排除することによって図１〜図３で示したよう
に、凹凸表面を有する絶縁層３１上のコンタクトホール
の形成部以外に平坦化絶縁層３２を形成する。
【００２５】第３の本発明は、同様に上述の本発明方法
において、図６その一工程での平面図を示し、図７およ
び図８にそれぞれ図６のVII-VII 線上およびVIII-VIII
線上の平面図を示すように、凹凸表面を有する絶縁層３
１のコンタクトホールの形成部の上層配線側開口部にマ
スク３３を形成してこのマスク３３に対しては堆積成長
が生じることのない選択成長によって凹凸表面を有する
絶縁層３１上のコンタクトホールの形成部以外に上述の
平坦化絶縁層３２を形成する。
において、図６その一工程での平面図を示し、図７およ
び図８にそれぞれ図６のVII-VII 線上およびVIII-VIII
線上の平面図を示すように、凹凸表面を有する絶縁層３
１のコンタクトホールの形成部の上層配線側開口部にマ
スク３３を形成してこのマスク３３に対しては堆積成長
が生じることのない選択成長によって凹凸表面を有する
絶縁層３１上のコンタクトホールの形成部以外に上述の
平坦化絶縁層３２を形成する。
【００２６】
【作用】本発明製法によれば、コンタクトホールの形成
前に、このコンタクトホール形成部にマスク３３を施す
などしてこれ以外の部分に平坦化のための絶縁層３２を
形成しておき、異方性エッチングによって絶縁層３２が
形成されていない部分の厚さが小なる部分例えば層間絶
縁層のみが存在する部分のみに開口すなわちコンタクト
ホールを形成できる。すなわち自己整合によってコンタ
クトホールの形成を行うことができ、しかもこのコンタ
クトホールの形成部以外の例えば下層配線ないしは電極
間の凹部を埋込むことができる。
前に、このコンタクトホール形成部にマスク３３を施す
などしてこれ以外の部分に平坦化のための絶縁層３２を
形成しておき、異方性エッチングによって絶縁層３２が
形成されていない部分の厚さが小なる部分例えば層間絶
縁層のみが存在する部分のみに開口すなわちコンタクト
ホールを形成できる。すなわち自己整合によってコンタ
クトホールの形成を行うことができ、しかもこのコンタ
クトホールの形成部以外の例えば下層配線ないしは電極
間の凹部を埋込むことができる。
【００２７】
【実施例】本発明による配線コンタクトの形成方法の一
実施例を図９〜図１１の各工程における断面図を参照し
て説明する。
実施例を図９〜図１１の各工程における断面図を参照し
て説明する。
【００２８】この例では、ＬＤＤ型すなわちドレイン領
域のゲート側に低不純物濃度のドレイン領域が形成され
たＭＯＳ（絶縁ゲート電界効果型トランジスタ）を有す
る半導体集積回路において、隣り合うＭＯＳのゲート電
極間を通じて両者間に位置するソースないしはドレイン
領域（以下Ｓ／Ｄ領域という）に上層配線をオーミック
コンタクトする場合について説明する。
域のゲート側に低不純物濃度のドレイン領域が形成され
たＭＯＳ（絶縁ゲート電界効果型トランジスタ）を有す
る半導体集積回路において、隣り合うＭＯＳのゲート電
極間を通じて両者間に位置するソースないしはドレイン
領域（以下Ｓ／Ｄ領域という）に上層配線をオーミック
コンタクトする場合について説明する。
【００２９】この場合においても、図１６〜図１８で説
明したと同様の方法によって半導体基体１にＬＤＤ型Ｍ
ＯＳを形成する。
明したと同様の方法によって半導体基体１にＬＤＤ型Ｍ
ＯＳを形成する。
【００３０】すなわち、前述した図１６で説明したと同
様に、半導体基体１例えばＳｉ基体の、ＭＯＳ等の半導
体素子の形成部以外の表面を熱酸化することによって例
えば厚さ２２０ｎｍの厚いＳｉＯ2 絶縁層よりなる素子
分離絶縁層２を形成するいわゆるＬＯＣＯＳを行う。
様に、半導体基体１例えばＳｉ基体の、ＭＯＳ等の半導
体素子の形成部以外の表面を熱酸化することによって例
えば厚さ２２０ｎｍの厚いＳｉＯ2 絶縁層よりなる素子
分離絶縁層２を形成するいわゆるＬＯＣＯＳを行う。
【００３１】そして、基体１上に、最終的に得るＭＯＳ
のそれぞれゲート絶縁層を構成する第１の絶縁層３、ゲ
ート電極を構成する導電層４、更にいわゆるオフセット
絶縁層を構成する第２の絶縁層５を順次全面的に形成す
る。
のそれぞれゲート絶縁層を構成する第１の絶縁層３、ゲ
ート電極を構成する導電層４、更にいわゆるオフセット
絶縁層を構成する第２の絶縁層５を順次全面的に形成す
る。
【００３２】第１の絶縁層３は、例えば８５０℃の熱酸
化で基体１の表面を熱酸化して８ｎｍの厚さのＳｉＯ2
による絶縁層によって構成する。
化で基体１の表面を熱酸化して８ｎｍの厚さのＳｉＯ2
による絶縁層によって構成する。
【００３３】導電層４は、例えば厚さ５０ｎｍの多結晶
Ｓｉ上に５０ｎｍの厚さのＷＳｉが形成されたいわゆる
ポリサイドによって構成する。
Ｓｉ上に５０ｎｍの厚さのＷＳｉが形成されたいわゆる
ポリサイドによって構成する。
【００３４】第２の絶縁層５は、例えばＣＶＤ（化学的
気相成長）法による厚さ１００ｎｍのＳｉＯ2 によって
構成する。
気相成長）法による厚さ１００ｎｍのＳｉＯ2 によって
構成する。
【００３５】そして、図１６〜図１７で説明したと同様
に、第２の絶縁層５、導電層４、第１の絶縁層３を例え
ば最終的に得るＭＯＳのゲート部を残して、少なくとも
Ｓ／Ｄ領域の形成部上をフォトリソグラフィによるパタ
ーンエッチングして開口６を形成する。
に、第２の絶縁層５、導電層４、第１の絶縁層３を例え
ば最終的に得るＭＯＳのゲート部を残して、少なくとも
Ｓ／Ｄ領域の形成部上をフォトリソグラフィによるパタ
ーンエッチングして開口６を形成する。
【００３６】このようにすると、図９に示すように、ゲ
ート部に第１の絶縁層３の一部からなるゲート絶縁層１
３と、導電層４の一部からなるゲート電極１４と、更に
その上にオフセット絶縁層１５の積層部１６が形成され
る。
ート部に第１の絶縁層３の一部からなるゲート絶縁層１
３と、導電層４の一部からなるゲート電極１４と、更に
その上にオフセット絶縁層１５の積層部１６が形成され
る。
【００３７】これら積層部１６と、素子分離絶縁層２と
をマスクとして、図１７で説明した開口６を通じて不純
物のイオン注入例えばＡｓ+ を２５ｋｅＶで６×１０12
／cm 2 のドース量でイオン注入して低不純物濃度のＳ／
Ｄ領域７を形成する。
をマスクとして、図１７で説明した開口６を通じて不純
物のイオン注入例えばＡｓ+ を２５ｋｅＶで６×１０12
／cm 2 のドース量でイオン注入して低不純物濃度のＳ／
Ｄ領域７を形成する。
【００３８】その後、全面的にＳｉＯ2 等の絶縁層を形
成し、エッチバックすることによって積層部１６の側面
にサイドウオール８を形成する。
成し、エッチバックすることによって積層部１６の側面
にサイドウオール８を形成する。
【００３９】このサイドウオール８によって先に形成し
た開口６より幅狭とされた開口６１を通じて、低不純物
濃度のＳ／Ｄ領域７と同導電型の不純物Ａｓ+ を２０ｋ
ｅＶで５×１０15／cm2 のドース量でイオン注入して高
不純物濃度のＳ／Ｄ領域１７を形成して、図１８で説明
したと同様に、これら高不純物濃度のＳ／Ｄ領域１７
と、これらのゲート部側に形成された低不純物濃度のＳ
／Ｄ領域７とによるＳ／Ｄ領域２７を形成する。
た開口６より幅狭とされた開口６１を通じて、低不純物
濃度のＳ／Ｄ領域７と同導電型の不純物Ａｓ+ を２０ｋ
ｅＶで５×１０15／cm2 のドース量でイオン注入して高
不純物濃度のＳ／Ｄ領域１７を形成して、図１８で説明
したと同様に、これら高不純物濃度のＳ／Ｄ領域１７
と、これらのゲート部側に形成された低不純物濃度のＳ
／Ｄ領域７とによるＳ／Ｄ領域２７を形成する。
【００４０】そして、図９に示すように、図１８で説明
したと同様に、ＳｉＯ2 等の層間絶縁層９をＣＶＤによ
って例えば厚さ８０ｎｍに全面的に形成する。
したと同様に、ＳｉＯ2 等の層間絶縁層９をＣＶＤによ
って例えば厚さ８０ｎｍに全面的に形成する。
【００４１】この構成によるとき、積層部１６の存在に
よって層間絶縁層９による表面が凹凸を有する絶縁層３
１が形成される。
よって層間絶縁層９による表面が凹凸を有する絶縁層３
１が形成される。
【００４２】本発明方法においては、この構成におい
て、そのＳ／Ｄ領域２７に対して上層配線をオーミック
にコンタクトするコンタクトホールの形成部に例えば厚
さ５００ｎｍ程度にフォトレジストによるマスク３３を
フォトリソグラフィによって形成する。
て、そのＳ／Ｄ領域２７に対して上層配線をオーミック
にコンタクトするコンタクトホールの形成部に例えば厚
さ５００ｎｍ程度にフォトレジストによるマスク３３を
フォトリソグラフィによって形成する。
【００４３】図１０に示すように、液相成長によってＳ
ｉＯ2 を選択的液相成長して平坦化絶縁層３２を例えば
３００ｎｍの厚さに形成する。この液相成長は、周知の
方法によって行うことができる( 例えば1990,Simposium
on VLSI Technology 第3 頁、および1992, Simposium
on VLSI Technology第88頁参照。) ものであり、この選
択的液相成長によれば、ＳｉＯ2 がフォトレジストによ
るマスク３３には成長しないで、ＳｉＯ2 絶縁層３１上
にのみ液相成長するものであり、この選択的液相成長に
よって厚さ３００ｎｍ程度にＳｉＯ2 を堆積させて平坦
化絶縁層を形成すると、図１１にコンタクトホールの形
成部以外での断面図を示すように、２００ｎｍ程度の厚
さの積層部１６間に形成された絶縁層３２（この例では
層間絶縁層９）の凹部は、殆ど埋め込まれて表面が殆ど
平坦化される。
ｉＯ2 を選択的液相成長して平坦化絶縁層３２を例えば
３００ｎｍの厚さに形成する。この液相成長は、周知の
方法によって行うことができる( 例えば1990,Simposium
on VLSI Technology 第3 頁、および1992, Simposium
on VLSI Technology第88頁参照。) ものであり、この選
択的液相成長によれば、ＳｉＯ2 がフォトレジストによ
るマスク３３には成長しないで、ＳｉＯ2 絶縁層３１上
にのみ液相成長するものであり、この選択的液相成長に
よって厚さ３００ｎｍ程度にＳｉＯ2 を堆積させて平坦
化絶縁層を形成すると、図１１にコンタクトホールの形
成部以外での断面図を示すように、２００ｎｍ程度の厚
さの積層部１６間に形成された絶縁層３２（この例では
層間絶縁層９）の凹部は、殆ど埋め込まれて表面が殆ど
平坦化される。
【００４４】この平坦化絶縁層３２の形成後、マスク３
３を除去しする。このようにすると、この除去によって
図１２、更に図１および図２に示すように、開口３２Ｗ
が形成される。このようにして形成される開口３２Ｗ
は、その直径（幅）φは、最終的に得るコンタクトホー
ルの下層側すなわちこの例では半導体領域のＳ／Ｄ領域
２７上での開口の直径φc より充分大きくして開口の位
置ずれの誤差を見込んだ大きさとする。例えばゲート電
極１４間の間隔、すなわち積層部１６の間隔が０．５μ
ｍである場合、開口１０Ｗの直径φは、１μｍに選定し
て、この開口１０Ｗに、最大の位置ずれが生じた場合に
おいても、少なくとも最終的に形成する下層側コンタク
トホールの形成部を含むことができる大きさに選定す
る。
３を除去しする。このようにすると、この除去によって
図１２、更に図１および図２に示すように、開口３２Ｗ
が形成される。このようにして形成される開口３２Ｗ
は、その直径（幅）φは、最終的に得るコンタクトホー
ルの下層側すなわちこの例では半導体領域のＳ／Ｄ領域
２７上での開口の直径φc より充分大きくして開口の位
置ずれの誤差を見込んだ大きさとする。例えばゲート電
極１４間の間隔、すなわち積層部１６の間隔が０．５μ
ｍである場合、開口１０Ｗの直径φは、１μｍに選定し
て、この開口１０Ｗに、最大の位置ずれが生じた場合に
おいても、少なくとも最終的に形成する下層側コンタク
トホールの形成部を含むことができる大きさに選定す
る。
【００４５】そして、全面的に、ＲＩＥ（反応性イオン
エッチング）による異方性エッチングを例えば２００ｎ
ｍ程度の深さにエッチバックする。このようにすると、
平坦化絶縁層３２の全面的エッチングとともに、この平
坦化絶縁層３２が形成されていない開口３２Ｗ内の絶縁
層３１すなわち層間絶縁層９のみによる部分にコンタク
トホール１１を形成することができる。
エッチング）による異方性エッチングを例えば２００ｎ
ｍ程度の深さにエッチバックする。このようにすると、
平坦化絶縁層３２の全面的エッチングとともに、この平
坦化絶縁層３２が形成されていない開口３２Ｗ内の絶縁
層３１すなわち層間絶縁層９のみによる部分にコンタク
トホール１１を形成することができる。
【００４６】このエッチングは、平坦面での層間絶縁層
９の厚さｔよりは大なる深さのエッチングを行うもので
あるが、積層部１６の側面に沿って形成されたこの積層
部１６の積層方向の厚さｔｓよりは小なる深さにエッチ
ングする。
９の厚さｔよりは大なる深さのエッチングを行うもので
あるが、積層部１６の側面に沿って形成されたこの積層
部１６の積層方向の厚さｔｓよりは小なる深さにエッチ
ングする。
【００４７】このようにすると、図１３に示すように、
開口３２Ｗ内において、層間絶縁層９の厚さｔを有する
部分のみが開口し、此処に直径（幅）φc のコンタクト
ホール１１が穿設される。
開口３２Ｗ内において、層間絶縁層９の厚さｔを有する
部分のみが開口し、此処に直径（幅）φc のコンタクト
ホール１１が穿設される。
【００４８】この方法によって形成したコンタクトホー
ル１１は、サイドウオール８と、層間絶縁層９によるサ
イドウオール１９とによってゲート電極１４とは電気的
に絶縁された所定の直径（幅）φc をもって形成され、
開口３２Ｗの位置に厳密には依存することのなく、自己
整合的に形成される。
ル１１は、サイドウオール８と、層間絶縁層９によるサ
イドウオール１９とによってゲート電極１４とは電気的
に絶縁された所定の直径（幅）φc をもって形成され、
開口３２Ｗの位置に厳密には依存することのなく、自己
整合的に形成される。
【００４９】図１４に示すように、ゲート電極１４間の
コンタクトホール１１を通じて、両ゲート部間に位置す
る目的とするＳ／Ｄ領域２７にオーミックコンタクトす
る上層配線１２を形成する。このようにすることによっ
て、目的とする下層の被コンタクトパターンのＳ／Ｄ領
域２７に上層配線１２がオーミックコンタクトされた配
線コンタクトが構成される。
コンタクトホール１１を通じて、両ゲート部間に位置す
る目的とするＳ／Ｄ領域２７にオーミックコンタクトす
る上層配線１２を形成する。このようにすることによっ
て、目的とする下層の被コンタクトパターンのＳ／Ｄ領
域２７に上層配線１２がオーミックコンタクトされた配
線コンタクトが構成される。
【００５０】上述した例では、選択的液相成長によって
平坦化絶縁層３２を、開口３２Ｗの形成部以外に形成し
たものであるが、この形成方法に限られるものではな
く、例えば図１５に示すように、液相成長に代えてスパ
ッタ等による物理的気相堆積によって全面的にＳｉＯ2
等の平坦化絶縁層３２を形成することもできる。この物
理的気相堆積は、ステップカバレージが悪いことから、
マスク３３の厚さ、平坦化絶縁層３２の厚さを選定する
ことによって、マスク３３上と、他部とにおける平坦化
絶縁層３２を分断して形成できるので、この堆積後にマ
スク３３を除去することによってこのマスク３３の形成
部のみを除去することができ、此処に開口３２Ｗを形成
することができる。
平坦化絶縁層３２を、開口３２Ｗの形成部以外に形成し
たものであるが、この形成方法に限られるものではな
く、例えば図１５に示すように、液相成長に代えてスパ
ッタ等による物理的気相堆積によって全面的にＳｉＯ2
等の平坦化絶縁層３２を形成することもできる。この物
理的気相堆積は、ステップカバレージが悪いことから、
マスク３３の厚さ、平坦化絶縁層３２の厚さを選定する
ことによって、マスク３３上と、他部とにおける平坦化
絶縁層３２を分断して形成できるので、この堆積後にマ
スク３３を除去することによってこのマスク３３の形成
部のみを除去することができ、此処に開口３２Ｗを形成
することができる。
【００５１】したがって、その後は、図１３および図１
４で説明したと同様の工程を採って配線コンタクトを構
成することができる。
４で説明したと同様の工程を採って配線コンタクトを構
成することができる。
【００５２】尚、上述した例では、上層配線をＬＤＤ型
のＭＯＳのＳ／Ｄ領域にコンタクトする場合について例
示したが、他の素子の半導体領域あるいは半導体領域に
限られず他の下層配線等の下層の被コンタクトパターン
に上層配線をコンタクトする場合等に適用することもで
きるなど種々の構成に適用できる。
のＭＯＳのＳ／Ｄ領域にコンタクトする場合について例
示したが、他の素子の半導体領域あるいは半導体領域に
限られず他の下層配線等の下層の被コンタクトパターン
に上層配線をコンタクトする場合等に適用することもで
きるなど種々の構成に適用できる。
【００５３】
【発明の効果】本発明製法によれば、コンタクトホール
の形成前に、このコンタクトホール形成部以外に平坦化
のための絶縁層３２を形成しておき、異方性エッチング
によってコンタクトホールを形成するので、自己整合に
よってコンタクトホールの形成を行うことができ、した
がって狭隘な配線ないしは電極間を通じて確実に下層の
所定部とのコンタクトを確実に行うことができ、しかも
上層配線等が形成される絶縁層例えば層間絶縁層の平坦
化がはかられるので、上層配線の例えばフォトリソグラ
フィによるパターン化を確実に行うことができて、信頼
性の高い配線すなわち信頼性の高い配線コンタクトを構
成することができる。
の形成前に、このコンタクトホール形成部以外に平坦化
のための絶縁層３２を形成しておき、異方性エッチング
によってコンタクトホールを形成するので、自己整合に
よってコンタクトホールの形成を行うことができ、した
がって狭隘な配線ないしは電極間を通じて確実に下層の
所定部とのコンタクトを確実に行うことができ、しかも
上層配線等が形成される絶縁層例えば層間絶縁層の平坦
化がはかられるので、上層配線の例えばフォトリソグラ
フィによるパターン化を確実に行うことができて、信頼
性の高い配線すなわち信頼性の高い配線コンタクトを構
成することができる。
【図１】本発明方法の一工程の平面図である。
【図２】図１のII-II 線上の断面図である。
【図３】図1 のIII-III 線上の断面図である。
【図４】本発明方法の一工程の平面図である。
【図５】図４のV-V 線上の断面図である。
【図６】本発明方法の一工程の平面図である。
【図７】図６のVII-VII 線上の断面図である。
【図８】図６のVIII-VIII 線上の断面図である。
【図９】本発明方法の一例の一工程図である。
【図１０】本発明方法の一例の一工程図である。
【図１１】図１０の工程の他の断面での一工程図であ
る。
る。
【図１２】本発明方法の一例の一工程図である。
【図１３】本発明方法の一例の一工程図である。
【図１４】本発明方法の一例の一工程図である。
【図１５】本発明方法の他の例の一工程図である。
【図１６】従来方法の一工程図である。
【図１７】従来方法の一工程図である。
【図１８】従来方法の一工程図である。
【図１９】従来方法の一工程図である。
【図２０】従来方法の一工程図である。
【図２１】従来方法の一工程図である。
【図２２】従来方法によって形成した配線コンタクトを
有する半導体集積回路装置の断面図である。
有する半導体集積回路装置の断面図である。
１ 半導体基体 ９ 層間絶縁層 １３ ゲート絶縁層 １４ ゲート電極 １５ オフセット絶縁層 １６ 積層部 ２７ ソースないしはドレイン領域 ３１ 絶縁層 ３２ 平坦化絶縁層 ３３ マスク ３２Ｗ 開口
フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 21/3205 21/768 8826−4Ｍ Ｈ０１Ｌ 21/90 Ｊ
Claims (3)
- 【請求項１】 凹凸表面を有する絶縁層に配線コンタク
トのコンタクトホールを穿設する工程を有する配線コン
タクトの形成方法において、 上記絶縁層上の上記コンタクトホールの形成部の上層配
線側開口部以外に平坦化絶縁層を堆積する工程と、 該平坦化絶縁層上から異方性エッチングを行って、平坦
化部にコンタクトホールの穿設を行うことを特徴とする
配線コンタクトの形成方法。 - 【請求項２】 上記凹凸表面を有する絶縁層の上記コン
タクトホールの上層配線側開口形成部にマスクを形成し
て該マスク上を含んで全面的に上記平坦化絶縁層を形成
し、その後上記マスクを排除することによって上記凹凸
表面を有する絶縁層上の上記コンタクトホールの形成部
以外に上記平坦化絶縁層を形成することを特徴とする請
求項１に記載の配線コンタクトの形成方法。 - 【請求項３】 上記凹凸表面を有する絶縁層の上記コン
タクトホールの上層配線配線側開口形成部にマスクを形
成して該マスクに対しては堆積成長が生じることのない
選択成長によって上記凹凸表面を有する絶縁層上の上記
コンタクトホールの形成部以外に上記平坦化絶縁層を形
成することを特徴とする請求項１に記載の配線コンタク
トの形成方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5188397A JPH0745710A (ja) | 1993-07-29 | 1993-07-29 | 配線コンタクトの形成方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5188397A JPH0745710A (ja) | 1993-07-29 | 1993-07-29 | 配線コンタクトの形成方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0745710A true JPH0745710A (ja) | 1995-02-14 |
Family
ID=16222931
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5188397A Pending JPH0745710A (ja) | 1993-07-29 | 1993-07-29 | 配線コンタクトの形成方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0745710A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100359166B1 (ko) * | 1999-12-30 | 2002-10-31 | 주식회사 하이닉스반도체 | 반도체 소자의 콘택 플러그 형성방법 |
-
1993
- 1993-07-29 JP JP5188397A patent/JPH0745710A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100359166B1 (ko) * | 1999-12-30 | 2002-10-31 | 주식회사 하이닉스반도체 | 반도체 소자의 콘택 플러그 형성방법 |
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