KR20030049388A - 반도체 소자의 비트라인 형성 방법 - Google Patents

Abstract

본 발명은 티타늄/티타늄나이트라이드막 대신 디타늄/질화텅스텐막을 증착한 후 고온의 급속 열처리 공정을 통해 티타늄 나이트라이드막을 형성하는데, 이때 급속 열처리에 의해 질화 텅스텐막으로부터 질소 성분이 빠져나가 티타늄/텅스텐층의 금속 장벽층이 형성되어 금속의 텅스텐 층에 텅스텐을 매립함으로써 볼록이성 결함을 방지하고 저항이 낮은 텅스텐을 사용함으로써 비트라인 폭으 감소에 따른 저항 증가를 방지할 수 있는 이점이 있다.

Description

반도체 소자의 비트라인 형성 방법{METHOD FOR FORMING BIT LINE OF SEMICONDUCTOR DEVICE}

본 발명은 티타늄/질화 텅스텐막 증차?? 열처리하여 티타늄/텅스텐막으로 금속 장벽층을 형성한 후 텅스텐 금속 장벽층 상부에 텅스텐막을 매립함으로써 볼록이성 결함을 방지하고, 저항이 낮은 텅스텐층을 금속 장벽층으로 사용함으로써 비트라인의 폭의 감소에 따른 저항의 감소를 방지할 수 있는 반도체 소자의 비트라인 형성 방법을 나타내는 것이다.

반도체 메모리 소자에서 비트라인은 트랜지스터로부터 전하를 받아 센스 앰프로 전달하는 배선으로 사용된다. 이러한 비트라인은 저항이 작아야 하고 트랜지스터의 소오스/드레인 영역에서 오믹 콘택(omic contact)을 형성해야하며 후속 열공정에 의해 열화되지 않는 특성을 가져야한다.

종래에는 도프트 폴리실리콘과 텅스텐 실리사이드의 적층 구조로 비트라인을 형성하였는데, 이와 같은 구조의 비트라인은 소자의 집적도 증가와 고속의 정보처리 능력을 요구하는 차세대 반도체 메모리 소자에 있어서 높은 면저항 값에 의해 그 적용에 한계가 있기 때문에 최근에는 도프트 폴리실리콘/텅스텐 실리사이드 구조 대신 데이터를 저장하는 캐패시터가 형성되지 않는 주변 영역에 고속의 신호 전달을 가능하게 하는 텅스텐 비트라인 구조로 형성함으로써 접합영역이 N+ 인지 P+ 인지에 관계없이 비트라인 콘택 형성이 가능하도록 한다.

도1a 내지 도1d는 종래 기술에 의한 비트라인 형성 공정을 나타낸 단면도이다.

먼저 도1a에 도시된 바와 같이 소정의 하부 구조가 형성된 반도체 기판(10)상에 층간 절연막(11)을 증착한 후 반도체 기판(10)의 접합층(미도시함)이 노출되도록 선택적 식각을 통해 비트라인 콘택홀(A)을 형성한 후 티타늄/제1 티나늄나이트라이드막(12)을 증착 한 후 도1b에 도시된 바와 같이 액티브 영역과 비트라인의 접촉저항을 감소시키기 위해 급속 열처리 공정을 실시하여 티타늄 실리사이드막(13)을 형성한다.

이어서 도1c에 도시된 바와 같이 제1티타늄나이트라이드막 상부에 제2티타늄나이트라이드막(14)을 증착한 후 도1d에 도시된 바와 같이 화학기상증착법을 이용하여 텅스텐(15)을 매립한다.

도2는 종래 기술에 의한 비트라인 형성 공정의 문제점을 나타낸 사진이다.

여기에 도시된 바와 같이 종래의 티타늄/티타늄 나이트라이드막을 금속 장벽층으로 한 후 열처리 공정을 진행하면 주위보다 증착속도가 비정상적으로 빠른 부분이 존재하여 이 부분의 텅스텐 표면이 볼록하게 솟아오르는 볼록이성 결함이 발생하여 소자의 불량을 유발하는 문제점이 있었다.

또한, 소자의 집적도가 높아지면서 비트라인 폭이 감소하게되는데 이에 따라 티타늄 나이트라이드막의 영향으로 저항이 점점 커지는 문제가 있었다.

본 발명은 상기와 같은 문제점을 해결하기 위해 창작된 것으로서, 본 발명의 목적은 티타늄/티타늄나이트라이드막 대신 티타늄/질화텅스텐막을 형성한 후 급속 열처리 공정을 실시하여 질화텅스텐막에서 질소 성분이 빠져나가 티타늄/텅스텐층의 금속 장벽층으로 형성되도록 한후 같은 텅스텐 물질 상부에 텅스텐층을 매립함으로써 비트라인 형성시 금속 장벽층 상부에 비정상적인 성장에 의해 텅스텐 표면이 볼록하에 솟아오르는 볼록이성 결함을 방지하기 위한 반도체 소자의 비트라인 형성 방법을 제공하는 것이다.

도1a 내지 도1d는 종래 기술에 의한 비트라인 형성 공정을 나타낸 단면도이다.

도2는 종래 기술에 의한 비트라인 형성 공정의 문제점을 나타낸 사진이다.

도3a 내지 도3d는 본 발명에 의한 비트라인 형성 공정을 나타낸 단면도이다.

- 도면의 주요부분에 대한 부호의 설명 -

20 : 실리콘 기판 21 : 층간 절연막

22 : 티타늄막 23 : 질화텅스텐막

24 : 티타늄실리사이드막 25 : 제1텅스텐막

26 : 제 2 텅스텐막 A : 콘택홀

상기와 같은 목적을 실현하기 위한 본 발명은 소정의 하부 구조가 형성된 반도체 기판의 접합층을 노출시키기 위해 층간 절연막을 식각하여 비트라인 콘택홀을 형성하는 단계와, 상기 콘택홀 내부를 300 : 1 의 BOE 용액으로 세정하는 단계와, 상기 콘택홀이 형성된 기판 상부에 티타늄막을 증착하는 단계와, 상기 티타늄막 상부에 질화 텅스텐막을 증착하여 금속 장벽층을 형성하는 단계와, 상기 질화 텅스텐막 증착후 급속 열처리 공정을 실시하는 단계와, 상기 급속 열처리 공정 후 텅스텐막을 증착하느 단계를 포함하는 것을 특징으로 하는 반도체 소자의 비트라인 형성방법에 관한 것이다.

이때, 상기 티타늄막은 40~100Å의 두께로 증착하는 것을 특징으로 하고, 상기 질화텅스텐막은 이온화 금속 플라즈마 방식의 스퍼터링으로 200~400℃의 온도와 15~30m Torr의 압력 조건에서 100~200Å의 두께로 증착하는 것을 특징으로 한다.

또한, 상기 티타늄막과 질화텅스텐막은 동일 인시튜에서 형성하고, 상기 급속 열처리 공정은 800~900℃의 온도로 10~30초 동안 질소, 아르곤, 수소, 헬륨중 어느 하나의 분위기에서 실시하는 것을 특징으로 한다.

그리고, 상기 텅스텐막은 700~1200Å의 두께로 매립하는 것을 특징으로 한다.

이하, 본 발명의 바람직한 실시예를 첨부된 도면을 참조하여 설명한다. 또한 본 실시예는 본 발명의 권리범위를 한정하는 것은 아니고, 단지 예시로 제시된 것이며 종래 구성과 동일한 부분은 동일한 부호 및 명칭을 사용한다.

도3a 내지 도3d는 본 발명에 의한 비트라인 형성 공정을 나타낸 단면도이다.

먼저 도3a에 도시된 바와 같이 소정의 하부 구조가 형성된 반도체 기판(20)의 접합층(미도시함)을 노출시키기 위해 층간 절연막(21) 식각하여 비트라인 콘택홀(A)을 형성시키고, 안정적인 접촉 저항을 얻기 위해 300 : 1 의 BOE 용액으로 콘택홀(A) 내부의 자연 산화막 및 불순물을 제거한 후 200~400℃의 온도로와 2~30m Torr의 증착 압력 조건에서 이온화 금속 플라즈마 방식을 통해 티타늄막(22)을 증착한다.

이때 티타늄막(22)은 후속 열공정시 응집현상등을 방지하기 위해 40~100Å의 두께로 증착한다.

이어서 도3b에 도시된 바와 같이 상기 티타늄막(22)증착후 동일 인시튜에서 200~400℃의 증착 온도와 15~30m Torr의 증착 압력으로 이온화 금속 플라즈마 방식을 통해 질화 텅스텐막(23)을 100~200Å의 두께로 증착하여 금속 장벽층을 형성한다.

이때, 티타늄막(22) 증착후 질화 텅스텐막(23)을 동일 인시튜에서 증착하는 것은 티타늄막(22)과 텅스텐 질화막(23)의 계면에 산화물 형성이나 응집 형상을 방지함으로써 접촉 저항이 증가되는 것을 방지하기 위함이다.

이어서, 도3c에 도시된 바와 같이 급속 열처리 공정을 통해 티타늄 실리사이드막(24)을 형성하여 접촉저항을 안정화 시키는데 이때, 열공정에 의해 상기 질화 텅스텐막(23)에서 질소 성분이 빠져나가 제1텅스텐막(25)으로 변화한다.

이때, 급속 열처리 공정은 질소, 수소, 아르곤, 헬륨중 어느하나의 분위기에서 800~900℃의 온도로 10~30초간 실시한다.

이후, 도3d에 도시된 바와 같이 화학 기상증착법으로 700~1200Å의 두께로 제2텅스텐막(26)을 증착한다.

이어서, 도시되지는 않았지만 질화막을 증착하고 그 상부에 패턴 형성을 위한 반사방지막을 증착한 후 사진, 식각 공정을 통해 비트라인을 형성한다.

상기한 바와 같이 본 발명은 비트라인의 금속 장벽층으로 티타늄/질화텅스텐막을 증착한 후 급속 열처리 공정을 통해 티타늄실리사이드막을 형성하고 질화텅스텐막에서 질소성분이 빠져나가도록 하여 텅스텐층으로 변환시킨후 화학 기상 증착법에 의해 텅스텐을 증착함으로써 비정상적인 성장에 의한 돌출성 결함을 방지하고 티타늄나이트라이드막을 증착하지 않아 선폭 증가를 방지함으로써 저항 증가를 방지할 수 있는 이점이 있다.

Claims (9)

1. 소정의 하부 구조가 형성된 반도체 기판의 접합층을 노출시키기 위해 층간 절연막을 식각하여 비트라인 콘택홀을 형성하는 단계와,

   상기 콘택홀 내부를 BOE 용액으로 세정하는 단계와,

   상기 콘택홀이 형성된 기판 상부에 티타늄막을 증착하는 단계와,

   상기 티타늄막 상부에 질화 텅스텐막을 증착하여 금속 장벽층을 형성하는 단계와,

   상기 질화 텅스텐막 증착후 급속 열처리 공정을 실시하는 단계와,

   상기 급속 열처리 공정 후 텅스텐막을 증착하느 단계

   를 포함하는 것을 특징으로 하는 반도체 소자의 비트라인 형성방법.
2. 제 1항에 있어서, 상기 티타늄막은 40~100Å의 두께로 증착하는 것을 특징으로 하는 반도체 소자의 비트라인 형성 방법.
3. 제 1항에 있어서 상기 질화텅스텐막은 이온화 금속 플라즈마 방식의 스퍼터링으로 증착하는 것을 특징으로 하는 반도체 소자의 비트라인 형성 방법.
4. 제 1항에 있어서, 상기 질화텅스텐막은 100~200Å의 두께로 증착하는 것을 특징으로 하는 반도체 소자의 비트라인 형성 방법.
5. 제 1항에 있어서, 상기 질화텅스텐막은 200~400℃의 온도와 15~30m Torr의 압력 조건에서 증착하는 것을 특징으로 하는 반도체 소자의 비트라인 형성 방법.
6. 제 1항에 있어서, 상기 티타늄막과 질화텅스텐막은 동일 인시튜에서 형성하는 것을 특징으로 하는 반도체 소자의 비트라인 형성 방법.
7. 제 1항에 있어서, 상기 급속 열처리 공정은 800~900℃의 온도로 10~30초 동안 실시하는 것을 특징으로 하는 반도체 소자의 비트라인 형성 방법.
8. 제 1항 또는 제7항에 있어서, 상기 급속 열처리 공정은 질소, 아르곤, 수소, 헬륨중 어느 하나의 분위기에서 실시하는 것을 특징으로 하는 반도체 소자의 비트라인 형성 방법.
9. 제 1항에 있어서, 상기 텅스텐막은 700~1200Å의 두께로 매립하는 것을 특징으로 하는 반도체 소자의 비트라인 형성 방법.