KR20020043022A - 비트라인용 콘택내에 텅스텐 배선을 형성하는 방법 - Google Patents
비트라인용 콘택내에 텅스텐 배선을 형성하는 방법 Download PDFInfo
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Abstract
비트 라인 콘택내에 텅스텐 배선을 형성하는 방법이 제안된다. 원하는 텅스텐을 증착하기 전에 뉴크리에이션 단계로서 표면 거침도가 낮은 비정질의 PVD 텅스텐을 배리어 금속상에 얇게 증착한다. 이어서, CVD 텅스텐이 상기 PVD 텅스텐 상에 형성된다. 상기 CVD 텅스텐의 증착시에는 결정 성장의 우선 방위가 억제된다. 따라서 상기 CVD 텅스텐의 증착후 이 CVD 텅스텐의 표면 거침도가 크게 감소된다.
Description
본 발명은 비트 라인 콘택내에 텅스텐 배선을 형성하는 방법에 관한 것이다. 소자의 최소 특징 싸이즈가 감소함에 따라 금속 배선의 선폭 또한 감소하게 된다.
전기 전도도를 감소시키기 위해 비트 라인에 금속인 텅스텐을 사용하게 되는데 기존의 CVD(chemical vapour deposition) 방식으로 텅스텐을 증착할 시 텅스텐의 증착후 표면 거칠기(roughness)가 심하여 비트 라인 패터닝(patterning)시 라인의 폭이 불균일 하여지고 또한 마이크로 브릿지(micro bridge)를 유발하기 쉽다.
본 발명을 CVD 텅스텐 증착시 PCD를 이용한 텅스텐층을 핵 생성층으로 사용하여 후속 되는 CVD 텅스텐을 증착한 후의 표면 거칠기를 개선하여 비트라인에서 텅스텐 배선을 형성하는 공정을 안정화시킬 수 있다.
0.10 마이크로 미터 기술 이후 메모리 소자에서는 비트라인의 전기적 전도도를 감소시킬 필요가 있어, 텅스텐을 비트 라인 배선으로 사용할 가능성이 높다. 텅스텐 비트 라인 형성시, 먼저 배리어(barrier) 금속(metal)을 증착하고 텅스텐을 가지고 금속 배선을 형성하게 되는데 이 경우 텅스텐 배선 공정은 비트 라인 콘택 내부를 매립하여야 하고 또한 장치의 설계 정도에 따라 작은 선폭의 금속 배선을 형성하여야 하므로 표면 거칠기 정도가 적어야 한다.
위 두 가지 요구 사항을 만족시키기 위하여 CVD 텅스텐을 증착한 후 에치 백(etch back)공정을 수행하여 텅스텐 플러그(W-plug)를 형성하고 나서, 표면 거칠기(roughness)와 박막의 스트레스(stress)를 낮추기 위해 PVD 텅스텐을 증착하는 방법이 고안되었으나 그 공정 순서가 길고 복잡하다. 특히 CVD 텅스텐을 에치 백한 후 배선으로 사용할 PVD 텅스텐을 두껍게 증착하여야 하므로 공정 시간이 긴 것도 또한 단점이다.
공정을 단순화하기 위해 배리어 금속 증착후 CVD 텅스텐으로 한번에 콘택의일부를 매립 시킨 후 에치백 없이 패터닝하여 금속 배선을 형성하는 방법이 사용되고 있다.
그러나 이 경우 CVD 텅스텐 증착시 표면 거칠기를 감소 시키기 위해 증착 순서를 네크리에이션(necleation) 후 성장(growth)이라는 두 단계로 실시하고 있으나, CVD의 특성상 증착시 국부적인 텅스텐 그레인(grain)의 성장이 발생하여 증착된 텅스텐 박막의 표면 거칠기가 크고, 텅스텐의 두께가 달라 패터닝시 텅스텐응 이용한 비트라인의 선폭이 불균일하게 되고 마이크로 브릿지(micro bridge)를 유발 시키는 등의 문제점을 안고 있다.
위에서 언급한 CVD 텅스텐만을 사용하여 텅스텐 비트라인을 형성할 시의 국부적인 텅스텐 그레인의 성장은 뉴크리에이션(Nucleation) 단계에서 이미 발생하는 것으로 뉴크리에이션 단계의 최적화 만으로는 이러한 랜덤한 성장(random growth) 현상을 해결하는데 어려움이 많고 공정이 불안정하다.
본 발명은 상기 문제점을 해소하기 위한 것으로, 텅스텐 비트 라인에서 안정되게 금속 배선을 형성 할 수 있는 방법을 제공하는데 그 목적이 있다. 텅스텐 증착전의 뉴크리에이션 단계에서 표면 거침도가 낮은 PVD 텅스텐을 사용하여 배리어 금속상에 얇은 비정질의 텅스텐막을 증착한다. 후속되는 텅스텐의 CVD 증착 공정시에는 결정 성장의 우선 방위가 억제된다. 따라서 CVD 텅스텐의 증착후 이 CVD 텅스텐의 표면 거침도가 크게 감소될 수 있다.
도 1은 비트라인 콘택에 콘택 메탈 및 배리어 메탈용 Ti/TiN 및 PVD 텅스텐층을 증착한 상태를 보여주는 단면도
도 2는 비트라인 콘택에 CVD 텅스텐을 증착한 상태를 보여주는 단면도
도 3은 비트라인용 텅스텐 배선을 라인 패터닝한 후의 상태를 보여주는 단면도
도면의 주요 부분에 대한 부호의 설명
1 : 실리콘 기판 2 : 절연층
3 : 비트 라인 콘택 4 : Ti층
5 : TiN층 6 : 제 1 텅스텐층
7 : 제 2 텅스텐층 8: 타이타늄 실리사이드 영역
이하에서, 도 1 내지 도 3을 참조하여 본 발명을 상세히 설명하기로 한다.
도 1은 텅스텐 비트라인 콘택내에 배리어 메탈인 Ti/TiN 과 PVD 텅스텐을 증착한 상태를 보여주는 단면도이다.
도 2는 비트라인 콘택내에 CVD 텅스텐을 증착한 상태를 보여주는 단면도이다.
도 3은 비트라인 콘택내에서 텅스텐 배선을 라인 패터닝한 후의 상태를 보여주는 단면도이다.
먼저, 도 1에 나타낸 바와 같이, 실리콘 기판(1) 상에 절연층(2)을 형성하고 상기 절연층 상에 포토 리토 그래피 공정 및 에치 공정을 수행하여 상기 절연층(2)을 패터닝 하는 것에 의해 비트 라인 콘택(3)을 형성한다. 상기 비트 라인 콘택후 프리 크리닝(pre-cleaning)을 수행한다. 상기 비트 라인 콘택(3)은 상기 패터닝된 절연층(2)과 상기 절연층(2)내에서 상기 실리콘 기판(1)의 노출된 표면 상에서 형성된다.
이어서, 상기 비트 라인 콘택(3) 및 상기 패터닝된 상기 절연층(2)의 표면상에 걸쳐 콘택 금속층으로서 타이타늄(Ti)층(4)을 그리고 배리어 금속층으로서 타이타늄 나이트라이드(TiN)층(5)을 차례로 형성한다.
그리고 나서, 도 2에 나타낸 바와 같이, 열 처리 공정을 수행하여 상기 비트 라인 콘택(3)내에서 상기 타이타늄층(4)과 콘택되는 상기 실리콘 기판(1)의 표면에서 타이타늄-실리사이드 영역(8)이 형성되도록 한다. PVD(physical vapour deposition) 챔버(chamber)내에서 상기 배리어 금속층인 상기 타이타늄 나이트라이드(TiN)층(5) 상에 PVD(physical vapour deposition) 방법을 사용하여 저온으로 제1 텅스텐(W)층(6)을 증착하고 나서 상기 제 1 텅스텐층(6) 상에 CVD(chemical vapour deposition) 방법으로 제 2 텅스텐층(7)을 증착한다.
여기서, 상기 저온 PVD 공정은 수행하는데 필요한 증착 온도는 400℃ 이하이고, 상기 증착된 제1 텅스텐층(6)의 두께는 50Å 내지 400Å이다. 한편, 상기 제2 텅스텐층(7)을 형성하기 위한 상기 CVD 공정은 상기 PVD를 이용하여 형성된 상기 제1 텅스텐층(6)이 산화되지 않은 상태에서 수행된다. 또한, 상기 CVD 공정을 위해 필요한 증착 온도는 550℃ 이하 바람직하게는 300℃ - 500℃이다.
이어서, 도 3에 나타낸 바와 같이, 상기 제2 텅스텐층(6) 상에 포토리토그래피 공정 및 에치 공정을 수행하여 상기 타이타늄층(3), 타이타늄 나이트라이드층(4), 제1 텅스텐층(5), 그리고 제2 텅스텐층(6)을 라인 패터닝(line patterning)하는 것에 의해 비트 라인용 텅스텐 배선을 완성시킨다. 즉, 상기 PVD 방법으로 증착된 상기 제1 텅스텐층(6)은 상기 CVD 방법으로 증착된 상기 제2 텅스텐층(7)의 뉴크리에이션층으로 사용된다.
한편, 상기 PVD 방법을 이용한 상기 제1 텅스텐의 증착 방식은 통상의 방법, 코히어런트(coherent) 방식, 롱 쓰루(long through) 방식, 및 이온화된(ionized) 플라즈마를 포함한 플라즈마 방식을 포함한다. 한편 위의 예는 텅스텐으로 비트 라인 금속 배선을 형성하는 것을 예로 하였으나 금속 배선이 아닌 금속 플러그를 형성하는데도 동일하게 상기 방법이 적용될 수 있다.
또한 위의 예는 단층의 텅스텐 배선을 예로 한 것이나 다층의 금속 배선에도적용될 수 있다.
전술한 바와 같이 본 발명에 따르면 다음의 효과들을 얻을 수 있다.
첫째, 상기 CVD 방법으로 텅스텐층을 증착하기 전에 상기 PVD 방법으로 텅스텐층을 증착하므로서 상기 최종 CVD 텅스텐 박막의 표면의 거친 상태(roughness)를 개선시키게 된다. 따라서 후속 패터닝 공정시 완성된 비트 라인의 선폭을 고르게 할 수 있다.
둘째, 상기 텅스텐층이 이중층으로 다른 공정들에 의해 형성되므로 상기 텅스텐층의 국부적인(local) 성장을 억제하게 된다. 따라서, 상기 비트 라인을 패터닝 하기 위해 수행되는 에치 공정 후에 통상 발생하게 되는 마이크로 브릿지(micro bridge)를 감소시킬 수 있게 된다.
셋째, 전술한 바와 같이, 상기 비트 라인의 선폭을 고르게 할 수 있을 뿐 아니라 상기 마이크로 브릿지를 감소시키게 되므로 0.10 마이크로 미터 이하의 설계룰(design rule)을 갖는 메모리 소자에서 텅스텐 비트 라인을 완성하기 위한 패터닝 공정을 안정적으로 수행할 수 있다.
또한 상기 메모리 소자의 생산 수율(yield)을 향상 시킬수 있게 된다.
Claims (8)
- 실리콘 기판 상에 절연층을 형성하고 상기 절연층을 패터닝 하는 것에 의해 비트 라인 콘택을 형성하는 스텝;상기 비트 라인 콘택 및 상기 패터닝된 절연층의 표면상에 걸쳐 콘택 금속층으로서 타이타늄(Ti)층을 그리고 배리어 금속층으로서 타이타늄 나이트라이드(TiN)층을 차례로 형성하는 스텝;PVD 챔버내에서 상기 배리어 금속층인 상기 타이타늄 나이트라이드(TiN)층 상에 PVD 방법을 사용하여 저온으로 제1 텅스텐(W)층을 증착하고 나서 상기 제1 텅스텐층 상에 CVD 방법으로 제2 텅스텐층을 증착하는 스텝; 그리고상기 타이타늄층, 타이타늄 나이트라이드층, 제1 텅스텐층, 그리고 제2 텅스텐층을 라인 패터닝 하는 것에 의해 비트 라인용 텅스텐 배선을 완성시키는 스텝으로 구성됨을 특징으로 하는 비트 라인용 콘택내에 텅스텐 배선을 형성하는 방법.
- 제 1 항에 있어서, 상기 비트 라인 콘택후 프리 크리닝(pre-cleaning)을 수행하는 스텝을 더 구비함을 특징으로 하는 비트 라인용 콘택내에 텅스텐 배선을 형성하는 방법.
- 제 1 항에 있어서, 상기 비트 라인 콘택은 상기 패터닝된 절연층과 상기 절연층내에서 노출된 상기 실리콘 기판의 표면에 의해 형성됨을 특징으로 하는 비트라인용 콘택내에 텅스텐 배선을 형성하는 방법.
- 제 1 항에 있어서, 상기 배리어 금속층으로서의 상기 타이타늄 나이트라이드층(TiN)을 형성한 후 열 처리 공정을 수행하여 상기 비트 라인 콘택내에서 상기 타이타늄층과 콘택되는 상기 실리콘 기판의 표면에서 타이타늄-실리사이드 영역을 형성하는 스텝을 더 구비함을 특징으로 하는 비트 라인용 콘택내에 텅스텐 배선을 형성하는 방법.
- 제 1 항에 있어서, 상기 저온 PVD 공정을 위해 필요한 증착 온도는 400℃ 이하이고, 상기 증착된 제1 텅스텐층의 두께는 50Å 내지 400Å임을 특징으로 하는 비트 라인용 콘택내에 텅스텐 배선을 형성하는 방법.
- 제 1 항에 있어서, 상기 CVD 공정을 위해 필요한 증착 온도는 550℃ 이하이고, 바람직 하게는 300℃ - 500℃임을 특징으로 하는 비트 라인용 콘택내에 텅스텐 배선을 형성하는 방법.
- 제 1 항에 있어서, 상기 제2 텅스텐층을 형성하기 위한 상기 CVD 공정은 상기 PVD 공정을 이용하여 형성된 상기 제1 텅스텐층이 산화되지 않은 상태에서 수행됨을 특징으로 하는 비트 라인용 콘택내에 텅스텐 배선을 형성하는 방법.
- 제 1 항에 있어서, 상기 PVD 방법을 이용한 상기 제1 텅스텐의 증착 방식은 코히어런트(coherent) 방식, 롱 쓰루(long through) 방식, 및 이온화된(ionized) 플라즈마를 포함한 플라즈마 방식 중 어느 하나임을 특징으로 하는 비트 라인용 콘택내에 텅스텐 배선을 형성하는 방법.
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| KR100395906B1 (ko) * | 2000-12-29 | 2003-08-27 | 주식회사 하이닉스반도체 | 반도체소자의 금속층 형성 방법 |
| US9847297B2 (en) | 2014-12-17 | 2017-12-19 | SK Hynix Inc. | Electronic device and method for fabricating the same |
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