KR0148294B1 - 반도체 장치의 금속 배선 방법 - Google Patents

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Abstract

본 발명은 반도체 장치의 제조 방법중 금속 배선 방법에 관한 것으로, 특히 텅스텐 실리사이드를 중착하여 알루미늄의 실리콘에 의한 스파이크를 방지하고, 공정시간을 감축할 수 있는 금속 배선 방법에 관한 것이다. 종래의 베리어 금속으로 이용된 티타늄과 티타늄 질화막은 금속의 스파이크와 이로 인한 누설 전류는 방지할 수 있었지만 두 번의 스퍼터링에 의한 중착에 의한 공정의 복잡성과, 공정시간이 긴 단점이 있었다. 따라서, 본 발명은 베리어 금속으로 텅스텐 실리사이드를 알루미늄 중착 전에 형성함으로써, 실리콘 스파이크 방지 및 장시간의 어닐링 공정을 배제하므로써 공정시간 단축과 원가 절감 효과를 얻을 수 있고, CVD 박막의 특성인 스텝 커버러지를 향상시킬 수 있다.

Description

반도체 장치의 금속 배선 방법
제1도는 종래의 반도체 장치의 금속 배선 방법을 설명하기 위한 단면도.
제2도는 본 발명의 반도체 장치의 금속 배선 방법을 설명하기 위한 반도체 장치의 요구 단면도.
* 도면의 주요부분에 대한 부호의 설명
1 : 소자 내부 2 : 절연층
3 : 텅스텐 실리사이드 4 : 1차 금속 배선
5 : 층간 절연 평탄막 6 : 베리어 금속
7 : 2차 금속 배선막 8 : 패시베이션막
10 : 반도체 기판 11 : 티타늄
12 : 티타늄 질화막
본 발명은 반도체 장치의 금속 배선 방법에 관한 것으로, 특히 텅스텐 실리사이드를 증착하여 알루미늄의 실리콘에 의하여 발생하는 스파이크를 방지하고 공정시간을 감축할 수 있는 반도체 장치의 베리어 금속막이 제조 방법에 관한 것이다.
최근 반도체 장치의 집적도가 증가함에 따라 배선 설계가 자유롭고 용이하며 배선 저항 및 전류용량 등의 설정을 여유있게 할 수 있는 금속 배선 기술에 관한 연구가 활발히 진행되고 있다.
일반적으로 반도체 금속 배선의 재료로는 저저항을 가지고 있는 알루미늄이 널리 이용되고 있는데 소자의 집적도가 증가함으로 인하여 배선의 폭이 미세화되어 전류 밀도의 증가로 인한 전자 이동 및 스트레스의 이동이 배선의 불량을 야기시킴으로써 반도체 장치의 신뢰성을 저하시키는 문제점이 발생하였다. 상기의 문제점을 보완하기 위하여 종래에는 제1도에 도시된 바와 같이, 패턴화된 반도체 기판(10) 상부에 절연층(3)을 도포한 후, 알루미늄을 스퍼터링에 의해 증착시키어 1차 배선막(4)을 형성한 다음, 그 상부에 티타늄(11: Ti)을 스퍼터링법에 의하여 300Å 정도 증착하여 알루미늄의 스파이크 즉, 스트레스 이동 및 전자 이동에 의한 단선 불량을 방지하고, 다시 전도성을 개선하기 위하여 티타늄 질화막(12)을 스퍼터링에 300Å정도 증착한다. 그 후, 약 400℃의 온도에서 어닐링함으로써 전도성을 향상시킨다.
그러나. 상기의 티타늄과 티타늄 질화막을 증착하여 금속의 스파이크와 이로 인한 누설 전류는 방지할 수 있었지만 두 번의 스퍼터링에 의한 증착에 공정의 복잡성과, 공정 시간이 긴 단점이 있었다.
상기 종래의 문제점을 해결하기 위하여, 본 발명은 베리어 금속 층을 텅스텐 실리사이드를 이용하여 형성함으로써 알루미늄의 스파이크 방지 및 누설 전류를 방지하고, 공정시간을 단축하는 반도체 장치의 금속 배선 및 그 방법을 제공하는 것을 목적으로 한다.
상기한 본 발명의 목적을 달성하기 위하여, 반도체 장치의 금속 배선 형성방법에 있어서, 알루미늄을 배선하기 전에 베리어 금속으로 텅스텐 실리사이드를 증착하는 것을 특징으로 한다.
또한 본 발명은 상기 텅스텐 실리사이드의 반응 가스는 SiH4와 WF6및 Ar로 이루어지는 것을 특징으로 한다.
이하, 첨부된 도면에 의거하여 본 발명을 자세히 설명하면 다음과 같다.
제2도는 본 발명에 따른 다층 금속 배선을 나타낸 단면도이다.
먼저, 패턴화된 반도체 기판(10) 상부체 하지층(1)이 형성하고, 콘택홀을 형성한다. 반도체 기판(10)이 선택적으로 개방이 완료된 상태에서 텅스텐 실리사이드(3)를 약 300mT의 저압으로 진행하는 LPCVD법에 의하여 증착한다. 이때의 반응가스는 SiH4와 WF6및 Ar로 하고, 증착온도는 400±20℃ 진행하며, 구성된 텅스텐 실리사이드의 텅스텐과 실리콘의 원자비가 1 : 1.5 내지 2.5로 하고, 바람직하게는 1 : 2로 한다. 여기서, 텅스텐 실리사이드(3)는 실리콘이 제공되는 콘택홀 저면에만 선택적으로 형성되는 것이 아니라, 텅스텐 실리사이드막 자체가 콘택홀 저면을 포함하는 반도체 기판 결과물 전체에 형성되는 전면적 방식으로 형성된다.
이러한 방법으로 형성된 텅스텐 실리사이드(3)는 실리콘 기판의 실리콘 침투를 방지하는 저지막으로 이용된다. 상기 LPCVD 법에 의하여 증착된 실리사이드(3) 박막은 보다 치밀한 조직을 이루기 위하여 어닐링을 실시함이 바람직하다. 상기 어닐링 공정은 약 1000℃의 고온에서 3분간 진행하여 전기적 비저항을 감소시킨다. 이때의 어닐링 공정은 부가적으로 표면에서의 산화를 억제하는 효과가 있으며, 이를 위하여 Ar 가스를 흘려준다.
그 후, 전기 전도의 주도적인 역할을 하는 알루미늄에 전기적 이동을 방지하기 위하여 1%의 실리콘이 함유된 1차 배선막(4)을 스퍼터링법에 의하여 도포하고, 층간 절연 평탄면(5)을 산화막과 SOG막으로 형성한 다음, 상기 공정과 동일하게 베리어 금속(6)과 2차 금속 배선(7)을 실시한다. 그 후, 소자 보호용 패시베이션막(8)을 도포한다.
이상에서 상세히 설명한 바와 같이, 텅스텐 실리사이드를 베리어 금속으로 알루미늄 증착 전에 형성함으로써, 실리콘 스파이크 방지 및 장시간의 어닐링 공정을 배제함으로써 공정시간 단축과 원가 절감의 효과를 얻을 수 있고, CVD 박막의 특성의 스텝 커버리지를 증대할 수 있다.
이상, 본 발명의 바람직한 실시예에 대하여 설명하지만, 본 발명의 원리와 정신으로부터 벗어남이 없이 이 실시예에 변경이 가능하고 또한 본 발명이 상기에 기재한 도면에 기재한 실시예에 한정되는 것이 아니함은 분명하다.

Claims (13)

  1. 도전층상에 콘택홀을 포함하는 절연층을 형성하고, 콘택홀 내부에 베리어 금속막으로서 텅스텐 실리사이드를 형성한 후, 상기 텅스텐 실리사이드막과 콘택되도록 도전층을 형성하는 단계를 포함하는 반도체 장치의 금속 배선 방법에 있어서, 상기 텅스텐 실리사이드는 막 자체를 상기 콘택홀을 포함하는 결과물 전면에 증착하는 전면적 증착방식으로 형성되는 것을 특징으로 하는 반도체 장치의 금속 배선 방법.
  2. 제1항에 있어서, 상기 텅스텐 실리사이드의 반응 가스는 SiH4와 WF6및 Ar로 이루어지는 것을 특징으로 하는 반도체 장치의 금속 배선 방법.
  3. 제1항 또는 제2항에 있어서, 상기 텅스텐 실리사이드를 증착하는 방법은 LPCVD법에 의하여 증착함을 특징으로 하는 반도체 장치의 금속 배선 방법.
  4. 제3항에 있어서, 상기 LPCVD의 압력은 약 300mTorr 정도인 것을 특징으로 하는 반도체 장치의 금속 배선 방법.
  5. 제1항 또는 제2항에 있어서, 상기 실리사이드의 텅스텐과 실리콘의 조성비는 1 대 1.5 내지 2.5임을 특징으로 하는 반도체 장치의 금속 배선 방법.
  6. 제3항에 있어서, 상기 실리사이드의 텅스텐과 실리콘의 조성비는 1 대 1.5 내지 2.5임을 특징으로 하는 반도체 장치의 금속 배선 방법.
  7. 제1항 또는 제2항에 있어서, 상기 텅스텐 실리사이드의 증착 온도는 400 ± 20℃인 것을 특징으로 하는 반도체 장치의 금속 배선 방법.
  8. 제3항에 있어서, 상기 텅스텐 실리사이드의 증착 온도는 400 ± 20℃인 것을 특징으로 하는 반도체 장치의 금속 배선 방법.
  9. 제5항에 있어서, 상기 텅스텐 실리사이드의 증착 온도는 400 ± 20℃인 것을 특징으로 하는 반도체 장치의 금속 배선 방법.
  10. 제6항에 있어서, 상기 텅스텐 실리사이드의 증착 온도는 400 ± 20℃인 것을 특징으로 하는 반도체 장치의 금속 배선 방법.
  11. 제1항 또는 제2항에 있어서, 상기 텅스텐 실리사이드를 형성하는 공정 후에, 약 1000℃의 고온의 Ar 가스 분위기에서 2 내지 5분간 열 공정이 추가되는 것을 특징으로 하는 반도체 장치의 금속 배선 방법.
  12. 제3항에 있어서, 상기 텅스텐 실리사이드를 형성하는 공정 후에, 약 1000℃의 고온의 Ar 가스 분위기에서 2 내지 5분간 열 공정이 추가되는 것을 특징으로 하는 반도체 장치의 금속 배선 방법.
  13. 제5항에 있어서, 상기 텅스텐 실리사이드를 형성하는 공정 후에, 약 1000℃의 고온의 Ar 가스 분위기에서 2 내지 5분간 열 공정이 추가되는 것을 특징으로 하는 반도체 장치의 금속 배선 방법.
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