TWI653673B - 半導體結構以及其製作方法 - Google Patents

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Abstract

一種半導體結構的製作方法包括下列步驟。於半導體基底上之第一介電層中形成複數個閘極溝渠。側壁間隔層係形成於半導體基底上與各閘極溝渠的至少兩側。於半導體基底上形成複數個第一金屬閘極，各第一金屬閘極包括上部與下部，上部與下部連結，下部係形成於一個閘極溝渠中，且上部於垂直方向上覆蓋至少部分之側壁間隔層。第一金屬閘極之上部與下部係由同一製程一併形成。

Description

半導體結構以及其製作方法
本發明係關於一種半導體結構以及其製作方法，尤指一種利用選擇性金屬沉積製程形成至少部分之金屬閘極之半導體結構以及其製作方法。
半導體積體電路之技術隨著時間不斷地進步成長，每個新世代製程下的產品都較前一個世代具有更小且更複雜的電路設計。在各晶片區域上的功能元件因產品革新需求而必須使其數量與密度不斷地提升，當然也就使得各元件的幾何尺寸需越來越小。舉例來說，當半導體元件中的閘極之間的間距越來越小時，要於閘極之間形成源極/汲極接觸的困難度也就隨之增加。此外，在閘極之間的間隔材料中以蝕刻方式形成開孔時，亦容易使得閘極被暴露出來而導致後續形成之源極/汲極接觸與閘極形成短路。因此，需在製程與結構設計上進行改變，以提高相關的製程容許範圍(process window)以及產品良率。
根據本發明之一實施例，本發明提供了一種半導體結構的製作方法，包括下列步驟。於一半導體基底上之一第一介電層中形成複數個閘極溝渠，一側壁間隔層係形成於半導體基底上以及各閘極溝渠的至少兩側。於半導體基底上形成複數個第一金屬閘極，各第一金屬閘極包括一上部以及一下部，上部係與下部連結，下部係形成於一個閘極溝渠中，且上部係於一垂直方向上覆蓋至少部分之側壁間隔層。第一金屬閘極之上部與下部係由同一製程一併形成。
根據本發明之一實施例，本發明提供了一種半導體結構，包括一半導體基底以及一閘極結構。閘極結構設置於半導體基底上，閘極結構包括一功函數層、一第一金屬閘極以及一第二金屬閘極。第二金屬閘極設置於功函數層上，第一金屬閘極設置於第二金屬閘極上。第一金屬閘極之寬度係大於第二金屬閘極之寬度，第一金屬閘極之最上表面係與設置於閘極結構之一側的一第一介電層的最上表面共平面。第二金屬閘極之最上表面係高於功函數層之最上表面。
在本發明之半導體結構的製作方法中，利用第一金屬閘極的上部於垂直方向上覆蓋側壁間隔層，藉此使得在後續形成源極/汲極接觸時可對側壁間隔層形成保護效果，避免因側壁間隔層被過度蝕刻而導致源極/汲極接觸與閘極結構之間形成短路的問題。
請參閱第1圖至第6圖。第1圖至第6圖繪示了本發明第一實施例之半導體結構的製作方法示意圖。本實施例之半導體結構的製作方法包括下列步驟。如第1圖所示，於一半導體基底10上之一第一介電層30中形成複數個閘極溝渠TR。舉例來說，本實施例之閘極溝渠TR可利用例如一取代金屬閘極製程(replacement metal gate process)來形成，也就是說，可先於半導體基底10上形成複數個虛置閘極(dummy gate，未圖示)，然後再形成一側壁間隔(sidewall spacer) 層21、一接觸蝕刻停止層(contact etching stop layer，CESL)22以及第一介電層30覆蓋虛置閘極與半導體基底10，接著再利用一化學機械研磨(chemical mechanicalpolish，CMP)製程將虛置閘極暴露出來之後將虛置閘極移除而形成閘極溝渠TR。因此，側壁間隔層21與接觸蝕刻停止層22係形成於半導體基底10上以及各閘極溝渠TR的至少兩側，而第一介電層30係形成於閘極溝渠TR之間。在本實施例中，閘極溝渠TR可包括一第一閘極溝渠TR1以及一第二閘極溝渠TR2，分別用 以形成不同導電型態之場效電晶體的閘極，例如N型場效電晶體的閘極以及P型場效電晶體的閘極，但並不以此為限。接著，於半導體基底10上形成複數個第一金屬閘極49，各第一金屬閘極49包括一上部49A以及一下部49B，上部49A係 與下部49B連結，下部49B係形成於一個閘極溝渠TR中，且上部49A係於一垂直方向D2上覆蓋至少部分之側壁間隔層21與接觸蝕刻停止層22。第一金屬閘極49之上部49A與下部49B係由同一製程一併形成，下部49B係形成於閘極溝渠TR內，而上部49A係形成於閘極溝渠TR之外。此外，在第一金屬閘極49形成之前，可於各閘極溝渠TR中形成堆疊的一高介電常數介電層42、一阻障層43以及一功 函數層。當第一閘極溝渠TR1與第二閘極溝渠TR2係分別用以形成不同導電型態之場效電晶體的閘極時，其可分別形成不同的功函數層。舉例來說，一第一功函數層44可形成於第一閘極溝渠TR1與第二閘極溝渠TR2之外，第二閘極溝渠TR2中可再於第一功函數層44上形成一第二功函數層45，但並不以此為限。在本 發明的其他實施例中，第一閘極溝渠TR1與第二閘極溝渠TR2亦可用以形成相同導電型態之場效電晶體的閘極，而此時第一閘極溝渠TR1與第二閘極溝渠TR2之 間的源極/汲極結構(未圖示)係被此兩場效電晶體共用。
第一功函數層44與第二功函數層45可分別包含氮化鈦(titanium nitride, TiN)、碳化鈦(titanium carbide, TiC)、氮化鉭(tantalum nitride, TaN)、碳化鉭(tantalum carbide, TaC)、碳化鎢(tungsten carbide, WC)、三鋁化鈦(titanium tri-aluminide, TiAl3 )或氮化鋁鈦(aluminum titanium nitride, TiAlN)，但不以此為限。高介電常數介電層42可選自氧化鉿(hafnium oxide, HfO2 )、矽酸鉿氧化合物(hafnium silicon oxide, HfSiO4 )、矽酸鉿氮氧化合物(hafnium silicon oxynitride, HfSiON)、氧化鋁(aluminum oxide, Al2 O3 )、氧化鑭(lanthanum oxide, La2 O3 )、氧化鉭(tantalum oxide, Ta2 O5 )、氧化釔(yttrium oxide, Y2 O3 )、氧化鋯(zirconium oxide, ZrO2)、鈦酸鍶（strontium titanate oxide, SrTiO3 ）、矽酸鋯氧化合物(zirconium silicon oxide，ZrSiO4 )、鋯酸鉿(hafnium zirconium oxide, HfZrO4 )、鍶鉍鉭氧化物(strontium bismuth tantalate, SrBi2 Ta2 O9 , SBT)、鋯鈦酸鉛(lead zirconate titanate, PbZrx Ti1-x O3 , PZT)與鈦酸鋇鍶(barium strontium titanate, Bax Sr1-x TiO3 , BST) 所組成之群組。此外，半導體基底10可包括矽基底、磊晶矽基底、矽鍺基底、碳化矽基底或絕緣層覆矽(silicon-on-insulator，SOI)基底，但並不以此為限。半導體基底10亦可視需要具有鰭狀結構(未圖示)，而閘極溝渠TR可形成於半導體基底10之鰭狀結構上。此外，亦可視需要選擇性地於高介電常數介電層42與半導體基底10之間形成一介面層41，介面層41可包括一氧化矽層，但並不以此為限。
值得說明的是，本實施例之第一金屬閘極49較佳係由一選擇性金屬沉積製程所形成，例如無電鍍製程(electroless deposition process)，但並不以此為限。因此，各第一金屬閘極49之上部49A與下部49B係一體成型且彼此相連。在進行此選擇性金屬沉積製程時，所要沉積的金屬材料僅會於被暴露出的金屬表面上(例如第1圖中被暴露之第一功函數層44與第二功函數層45)形成沉積，而不會直接在絕緣材料(例如第一介電層30)形成沉積。因此，藉由控制此選擇性金屬沉積製程的製程參數與時間，可如第1圖所示之在閘極溝渠TR形成的下部49B以及超出閘極溝渠TR之外且具有較大寬度的上部49A。以此選擇性金屬沉積製程所形成之第一金屬閘極49的材料可包括一選自鈷(cobalt，Co)、錳(managanese，Mn)、鉻(chromium、Cr)、鐵(ferrum、Fe)、鎳(Nickel，Ni)、釕(ruthenium、Ru)、鉬(molybdenum、Mo)及鎢(tungsten，W)的金屬材料或其他適合之金屬材料。由於第一金屬閘極49可如蕈類的形狀具有蕈狀的上部49A，故可利用上部49A覆蓋位於各閘極溝渠TR兩側之側壁間隔層21與接觸蝕刻停止層22而達到保護效果。因此，在各第一金屬閘極49中，於一水平方向D1上，上部49A之寬度(例如第1圖所示之第一寬度W1)係大於下部49B的寬度(例如第1圖所示之第二寬度W2)，且上部49A之第一寬度W1係大於閘極溝渠TR之寬度(例如第1圖所示之第三寬度W3)。此外，各上部49A之間係彼此分離，且各上部49A較佳係直接接觸而覆蓋部分之側壁間隔層21與接觸蝕刻停止層22。
此外，如第2圖所示，在半導體基底10上亦可視需要形成具有較大寬度的第三閘極溝渠TR3，此第三閘極溝渠TR3可用來形成其他元件例如電阻器(resistor)，但並不以此為限。第三閘極溝渠TR3於水平方向D1上具有一第四寬度W4，且第四寬度W4大於上述第1圖中的第三寬度W3。由於第三閘極溝渠TR3相對較大，故在進行上述之選擇性金屬沉積製程時，可於第三閘極溝渠TR3形成一金屬塊49X而未完全填滿第三閘極溝渠TR3。
接著，如第3圖所示，於第一金屬閘極49以及第一介電層30上形成一第二介電層50，並於第二介電層50形成一圖案化遮罩51層。第一介電層30與第二介電層50可分別包括氧化矽、氮化矽、氮氧化矽或其它適合之絕緣材料。圖案化遮罩51層可具有一開口對應兩相鄰之閘極溝渠TR之間的區域。然後，如第3圖至第4圖所示，利用圖案化遮罩51層進行一蝕刻製程，以於兩相鄰之閘極溝渠TR之間形成一開孔V。在本實施例中，開孔V貫穿第二介電層50、第一介電層30以及接觸蝕刻停止層22而暴露出部分之半導體基底10，且開孔V所暴露出之半導體基底10中可形成有一源極/汲極結構(例如源極/汲極摻雜區，未圖示)，但並不以此為限。在本發明之其他實施例中，源極/汲極結構可形成於兩相鄰之閘極溝渠TR之間的半導體基底10上且被第一介電層30所覆蓋，而開孔V可貫穿第一介電層30而暴露出至少部分之源極/汲極結構。換句話說，本實施例之開孔V可對應源極/汲極結構所形成，而源極/汲極結構可包括一磊晶層、一矽化物層、半導體基底10中之一摻雜區或其它適合之源極/汲極結構型態。此外，在開孔V形成之後，亦可視需要將圖案化遮罩層51移除或保留而進行後續製程。值得說明的是，在形成開孔V的蝕刻製程中，第一金屬閘極49之上部49A係於垂直方向D2上覆蓋部分之側壁間隔層21與接觸蝕刻停止層22，且此蝕刻製程可對第一金屬閘極49的材料具有較低的蝕刻率，故可避免側壁間隔層21與接觸蝕刻停止層22被過度蝕刻而影響到後續製程以及所形成的半導體結構。此外，由於在形成開孔V的蝕刻製程中第一金屬閘極49之上部49A覆蓋部分之側壁間隔層21與接觸蝕刻停止層22，故圖案化遮罩51層中對應之開口的大小與位置之精確度要求可相對較低，進而可達到提高製程容許範圍(process window)的效果。
之後，如第5圖所示，於開孔V中形成一導電材料60，導電材料60可包括金屬導電材料例如鎢、鋁(aluminum，Al)、銅(copper，Cu)、鋁化鈦(titanium aluminide，TiAl)、鈦(titanium，Ti)、氮化鈦(titanium nitride，TiN)、鉭(tantalum，Ta)、氮化鉭(Tantalum nitride，TaN)、氧化鋁鈦(titanium aluminum oxide，TiAlO)等或其他適合之導電材料。其中，導電材料60可包括以例如鎢、鋁、銅所形成的主導電材料以及以例如氮化鈦、氮化鉭所形成的阻障層，但並不以此為限。如第5圖至第6圖所示，導電材料60係具有較佳的填洞能力而填滿開孔V，並藉由進行一平坦化製程92例如一化學機械研磨製程，以移除第一金屬閘極49之上部49A以及部分之導電材料60。平坦化製程92之後，可於兩相鄰之閘極溝渠TR之間的開孔V中形成一以自對準(self-aligned)方式形成之源極/汲極接觸60C，且第一金屬閘極49係與源極/汲極接觸60C電性隔離。經由上述製作方法步驟之後，可獲得如第6圖所示之半導體結構101，此半導體結構101可被視為一金氧半導體場效電晶體，但並不以此為限。半導體結構101包括半導體基底10、複數個閘極結構G以及至少一源極/汲極接觸60C。閘極結構G與源極/汲極接觸60C係設置於半導體基底10上，且源極/汲極接觸60C係設置於兩相鄰之閘極結構G之間。本實施例之閘極結構G可包括一第一閘極結構G1以及一第二閘極結構G2，但並不以此為限。第一閘極結構G1與第二閘極結構G2可分別為相同或不同導電型態之場效電晶體的閘極，舉例來說，第一閘極結構G1與第二閘極結構G2可分別為N型場效電晶體的閘極與P型場效電晶體的閘極，但並不以此為限。因此，第一閘極結構G1可包括第一功函數層44與第一金屬閘極49，而第二閘極結構G2可包括第一功函數層44、第二功函數層45與第一金屬閘極49。
下文將針對本發明的不同實施例進行說明，且為簡化說明，以下說明主要針對各實施例不同之處進行詳述，而不再對相同之處作重覆贅述。此外，本發明之各實施例中相同之元件係以相同之標號進行標示，以利於各實施例間互相對照。
請參閱第7圖至第11圖。第7圖至第11圖繪示了本發明第二實施例之半導體結構的製作方法示意圖。如第7圖所示，與上述第一實施例不同的地方在於，本實施例之製作方法係於第一功函數層44以及第二功函數層45形成之後，於半導體基底10上形成複數個第二金屬閘極48，各第二金屬閘極48係形成於多個閘極溝渠TR之其中一個閘極溝渠TR中，第二金屬閘極48的材料可包括鋁、鎢、銅、鋁化鈦或氧化鋁鈦，但不以此為限。接著，如第7圖至第8圖所示，進行一掘入製程(recessing process)91。掘入製程91可包括對於側壁間隔層21與接觸蝕刻停止層22蝕刻率較低之回蝕刻(etching back)製程，但並不以此為限。因此，於掘入製程91之後，第二金屬閘極48之最上表面(例如第8圖所示之第一最上表面48S)係低於側壁間隔層21之最上表面(例如第8圖所示之第二最上表面21S)。此外，於掘入製程91之前，亦可視需要選擇性地進行一平坦化製程以先移除部分之第二金屬閘極48。
此外，藉由調整掘入製程91的製程參數可獲得對不同材料層之間的所需蝕刻選擇比狀況。舉例來說，在本實施例的掘入製程91中，對第二金屬閘極48可造成一第一掘入深度DP1，對第一介電層30可造成一第二掘入深度DP2，對高介電常數介電層42、阻障層43以及功函數層可造成一第三掘入深度DP3，而第三掘入深度DP3較佳係大於第一掘入深度DP1且第一掘入深度DP1較佳係大於第二掘入深度DP2，但並不以此為限。上述各材料層的掘入深度係定義為其最上表面與側壁間隔層21之第二最上表面21S之間於垂直方向D2上的距離，因此，於掘入製程91之後，第一介電層30之最上表面(例如第8圖所示之第三最上表面30S)係低於側壁間隔層21之第二最上表面21S。此外，於掘入製程91之後，閘極溝渠TR中之功函數層的最上表面(例如第8圖所示之第一功函數層44之第四最上表面44S)、高介電常數介電層42的最上表面(例如第8圖所示之第六最上表面42S)以及阻障層43的最上表面(例如第8圖所示之第七最上表面43S)係未被第二金屬閘極48覆蓋，且第一功函數層44的第四最上表面44S、高介電常數介電層42的第六最上表面42S以及阻障層43的第七最上表面43S均低於第二金屬閘極48之第一最上表面48S。藉由本實施例之掘入製程91可使第二金屬閘極48往閘極溝渠TR內退，但仍使第二金屬閘極48相對於其他材料層凸出，藉此方便進行後續之選擇性金屬沉積製程。
接著，如第8圖至第9圖所示，於掘入製程91之後，進行一選擇性金屬沉積製程以形成第一金屬閘極49。在本實施例中，第二金屬閘極48係於形成第一金屬閘極49之步驟之前形成，且掘入製程91係於形成第一金屬閘極49之前進行，而第一金屬閘極49係形成於經過掘入製程91後的第二金屬閘極48上。除了在第一金屬閘極49之前先形成第二金屬閘極48之外，本實施例之第一金屬閘極49的技術特徵係與上述第一實施例相似，故在此並不再贅述。值得說明的是，由於在掘入製程91之後，第一介電層30之第三最上表面30S係低於側壁間隔層21之第二最上表面21S，故後續形成之第一金屬閘極49之上部49A會更於水平方向D1上覆蓋部分之側壁間隔層21與接觸蝕刻停止層22，藉此達到更佳的保護效果。值得說明的是，在本發明的其他實施例中，例如上述之第一實施例中，亦可藉由其他方式例如對第一介電層30進行局部回蝕刻，藉此使第一實施例之第一金屬閘極49之上部49A亦可於水平方向D1上覆蓋部分之側壁間隔層21與接觸蝕刻停止層22。
如第10圖所示，如同上述第一實施例之第3圖至第5圖的製作方法，於第一金屬閘極49以及第一介電層30上形成第二介電層50，於兩相鄰之閘極溝渠TR之間形成開孔V，並於開孔V中形成導電材料60。在形成開孔V的蝕刻製程中，第一金屬閘極49之上部49A係於垂直方向D2以及水平方向D1上覆蓋部分之側壁間隔層21與接觸蝕刻停止層22，故可更進一步避免側壁間隔層21與接觸蝕刻停止層22被過度蝕刻而影響到後續製程以及所形成的半導體結構。接著，如第10圖至第11圖所示，進行平坦化製程92以移除第一金屬閘極49之上部49A以及部分之導電材料60，藉此於兩相鄰之閘極溝渠TR之間的開孔V中形成源極/汲極接觸60C，並獲得如第11圖所示之半導體結構102。與上述第一實施例不同的地方在於，在本實施例之半導體結構102中，閘極結構G更包括第二金屬閘極48，第二金屬閘極48設置於功函數層(例如第一功函數層44)上，第一金屬閘極49設置於第二金屬閘極48上。第一金屬閘極49之寬度(例如第11圖所示之第二寬度W2)係大於第二金屬閘極48之寬度(例如第11圖所示之第五寬度W5)，第一金屬閘極49之最上表面(例如第11圖所示之第五最上表面49S)係與設置於閘極結構G之一側的第一介電層30的第三最上表面30S共平面(coplanar)，且第二金屬閘極48之第一最上表面48S係高於功函數層之最上表面(例如第11圖所示之第一功函數層44之第四最上表面44S)。此外，在本實施例中，第一金屬閘極49的材料較佳係不同於第二金屬閘極48之材料，例如第一金屬閘極49的材料可為鈷而第二金屬閘極48的材料可為鎢，但並不以此為限。在本實施例之半導體結構102中，高介電常數介電層42、阻障層43以及功函數層(例如第一功函數層44或/及第二功函數層45)係設置於第二金屬閘極48與半導體基底10之間，高介電常數介電層42、阻障層43以及功函數層可分別包括一U型高介電常數介電層、一U型阻障層以及一U型功函數層，高介電常數介電層42之第六最上表面42S、阻障層43之第七最上表面43S以及第一功函數層44之第四最上表面44S係被第一金屬閘極49覆蓋，第六最上表面42S、第七最上表面43S以及第四最上表面44S係未被第二金屬閘極48覆蓋，且第六最上表面42S、第七最上表面43S以及第四最上表面44S均低於第二金屬閘極48之第一最上表面48。在本實施例中，係以後形成高介電常數介電層(high-k last)的方式形成高介電常數介電層42，但本發明並不以此為限。在本發明之其他實施例中亦可視需要以先形成高介電常數介電層(high-k first)的方式形成高介電常數介電層42。
請參閱第12圖與第13圖。第12圖與第13圖繪示了本發明第三實施例之半導體結構的製作方法示意圖。如第12圖所示，與上述第二實施例不同的地方在於，在本實施例之掘入製程91後，第二金屬閘極48於閘極溝渠TR中的掘入深度(例如第12圖所示之第一掘入深度DP1)係大於閘極溝渠TR之寬度(例如第12圖所示之第三寬度W3)。因此，如第13圖所示，在形成第一金屬閘極49、源極/汲極接觸60C以及進行平坦化製程92之後，可形成本實施例之半導體結構103。在半導體結構103中，各第一金屬閘極49於閘極溝渠TR中之高度H係大於閘極溝渠TR之第三寬度W3，且第一金屬閘極49於垂直方向D2上之高度H係大於第一金屬閘極49於水平方向D1上之第二寬度W2。藉由本實施例的製作方法，可使得第一金屬閘極49的下部49B更深入閘極溝渠TR中，藉此加強以選擇性金屬沉積製程形成之第一金屬閘極49的穩固性，降低第一金屬閘極49於其他製程中(例如上述之平坦化製程92中)被剝離的風險。
請參閱第14圖。第14圖繪示了本發明第四實施例之半導體結構的製作方法示意圖。如第14圖所示，與上述第二實施例不同的地方在於，在掘入製程之後以及進行平坦化製程以移除第一金屬閘極49之上部49A之前，本實施例之第一介電層30的第三最上表面30S可與側壁間隔層21之第二最上表面21S大體上共平面。由於不須在掘入製程中刻意蝕刻部分之第一介電層30，故掘入製程可僅針對閘極溝渠TR進行蝕刻，對於掘入製程的控制上有正面的幫助。
綜上所述，在本發明之半導體結構的製作方法中，以選擇性金屬沉積製程形成之第一金屬閘極的上部係覆蓋側壁間隔層，故可使得後續在形成源極/汲極接觸時可對側壁間隔層形成保護效果，避免因側壁間隔層被過度蝕刻而導致源極/汲極接觸與閘極結構之間形成短路的問題。此外，藉由第一金屬閘極的上部覆蓋側壁間隔層，亦可使得以自對準方式形成之源極/汲極接觸的相關圖案化製程的對位精確度要求降低，進而可達到提高製程容許範圍的效果。 以上所述僅為本發明之較佳實施例，凡依本發明申請專利範圍所做之均等變化與修飾，皆應屬本發明之涵蓋範圍。
10‧‧‧半導體基底
21‧‧‧側壁間隔層
21S‧‧‧第二最上表面
22‧‧‧接觸蝕刻停止層
30‧‧‧第一介電層
30S‧‧‧第三最上表面
41‧‧‧介面層
42‧‧‧高介電常數介電層
42S‧‧‧第六最上表面
43‧‧‧阻障層
43S‧‧‧第七最上表面
44‧‧‧第一功函數層
44S‧‧‧第四最上表面
45‧‧‧第二功函數層
48‧‧‧第二金屬閘極
48S‧‧‧第一最上表面
49‧‧‧第一金屬閘極
49A‧‧‧上部
49B‧‧‧下部
49S‧‧‧第五最上表面
49X‧‧‧金屬塊
50‧‧‧第二介電層
51‧‧‧圖案化遮罩層
60‧‧‧導電材料
60C‧‧‧源極/汲極接觸
91‧‧‧掘入製程
92‧‧‧平坦化製程
101-103‧‧‧半導體結構
D1‧‧‧水平方向
D2‧‧‧垂直方向
DP1‧‧‧第一掘入深度
DP2‧‧‧第二掘入深度
DP3‧‧‧第三掘入深度
G‧‧‧閘極結構
G1‧‧‧第一閘極結構
G2‧‧‧第二閘極結構
H‧‧‧高度
TR‧‧‧閘極溝渠
TR1‧‧‧第一閘極溝渠
TR2‧‧‧第二閘極溝渠
TR3‧‧‧第三閘極溝渠
V‧‧‧開孔
W1‧‧‧第一寬度
W2‧‧‧第二寬度
W3‧‧‧第三寬度
W4‧‧‧第四寬度
W5‧‧‧第五寬度
第1圖至第6圖繪示了本發明第一實施例之半導體結構的製作方法示意圖，其中 第2圖繪示了於第1圖之製作方法步驟中另一閘極溝渠的狀況示意圖； 第3圖繪示了第1圖之後的製作方法示意圖； 第4圖繪示了第3圖之後的製作方法示意圖； 第5圖繪示了第4圖之後的製作方法示意圖； 第6圖繪示了第5圖之後的製作方法示意圖。 第7圖至第11圖繪示了本發明第二實施例之半導體結構的製作方法示意圖，其中 第8圖繪示了第7圖之後的製作方法示意圖； 第9圖繪示了第8圖之後的製作方法示意圖； 第10圖繪示了第9圖之後的製作方法示意圖； 第11圖繪示了第10圖之後的製作方法示意圖。 第12圖與第13圖繪示了本發明第三實施例之半導體結構的製作方法示意圖，其中第13圖繪示了第12圖之後的製作方法示意圖。 第14圖繪示了本發明第四實施例之半導體結構的製作方法示意圖。

Claims (20)

  1. 一種半導體結構的製作方法，包括：於一半導體基底上之一第一介電層中形成複數個閘極溝渠，其中一側壁間隔層係形成於該半導體基底上以及各該閘極溝渠的至少兩側；於該半導體基底上形成複數個第一金屬閘極，其中各該第一金屬閘極包括一上部以及一下部，該上部係與該下部連結，該下部係形成於一個該閘極溝渠中，且該上部係於一垂直方向上覆蓋至少部分之該側壁間隔層，其中該第一金屬閘極之該上部與該下部係由同一製程一併形成；以及於兩相鄰之該等閘極溝渠之間形成一源極/汲極接觸，其中該第一介電層係形成於該等閘極溝渠之間，且形成該源極/汲極接觸的步驟包括：於該等第一金屬閘極以及該第一介電層上形成一第二介電層；於該兩相鄰之閘極溝渠之間形成一開孔，其中該開孔貫穿該第二介電層以及該第一介電層，且於形成該開孔之步驟中該等第一金屬閘極之該等上部係於該垂直方向上覆蓋部分之該側壁間隔層；以及於該開孔中形成一導電材料。
  2. 如請求項1所述之製作方法，其中該等第一金屬閘極係由一選擇性金屬沉積製程所形成。
  3. 如請求項2所述之製作方法，其中由該選擇性金屬沉積製程所形成之該等第一金屬閘極的材料包括鈷、錳、鉻、鐵、鎳、釕、鉬以及鎢其中至少一者。
  4. 如請求項1所述之製作方法，其中各該第一金屬閘極之該上部與該下 部係一體成型且彼此相連。
  5. 如請求項1所述之製作方法，其中該上部之寬度係大於該下部的寬度，且該上部之該寬度係大於該閘極溝渠之寬度。
  6. 如請求項1所述之製作方法，其中形成該源極/汲極接觸的該步驟更包括：進行一平坦化製程以移除該等第一金屬閘極之該等上部以及部分之該導電材料，其中於該平坦化製程之後，該源極/汲極接觸係形成於該開孔中，且該等第一金屬閘極係與該源極/汲極接觸電性隔離。
  7. 如請求項1所述之製作方法，更包括：在形成該等第一金屬閘極之前，於該半導體基底上形成複數個第二金屬閘極，其中各該第二金屬閘極係形成於該等閘極溝渠之其中一個該閘極溝渠中，且該等第一金屬閘極係形成於該等第二金屬閘極上。
  8. 如請求項7所述之製作方法，更包括：在形成該等第一金屬閘極之前，對該等閘極溝渠中的該等第二金屬閘極進行一掘入製程，其中於該掘入製程之後，該第二金屬閘極之最上表面係低於該側壁間隔層之最上表面。
  9. 如請求項8所述之製作方法，其中該第一介電層係形成於該等閘極溝渠之間，且於該掘入製程之後，該第一介電層之最上表面係低於該側壁間隔層之該最上表面。
  10. 如請求項9所述之製作方法，其中該第一金屬閘極之該上部更於一水平方向上覆蓋部分之該側壁間隔層。
  11. 如請求項8所述之製作方法，更包括：在形成該等第二金屬閘極之前，於該等閘極溝渠中形成一功函數層，其中於該掘入製程之後，該閘極溝渠中之該功函數層的最上表面係未被該第二金屬閘極覆蓋，且該功函數層之該最上表面係低於該第二金屬閘極之該最上表面。
  12. 如請求項8所述之製作方法，其中該等第二金屬閘極於該等閘極溝渠中的掘入深度係大於該閘極溝渠之寬度。
  13. 如請求項8所述之製作方法，其中各該第一金屬閘極於該閘極溝渠中之高度係大於該閘極溝渠之寬度。
  14. 一種半導體結構，包括：一半導體基底；一閘極結構，設置於該半導體基底上，其中該閘極結構包括：一功函數層；一第二金屬閘極，設置於該功函數層上；以及一第一金屬閘極，設置於該第二金屬閘極上，其中該第一金屬閘極之寬度係大於該第二金屬閘極之寬度，該第一金屬閘極之最上表面係與設置於該閘極結構之一側的一第一介電層的最上表面共平面，且該 第二金屬閘極之最上表面係高於該功函數層之最上表面；以及一高介電常數介電層，設置於該第二金屬閘極與該半導體基底之間，其中該高介電常數介電層包括一U型高介電常數介電層，該高介電常數介電層之最上表面係未被該第二金屬閘極覆蓋，且該高介電常數介電層之該最上表面係低於該第二金屬閘極之該最上表面。
  15. 如請求項14所述之半導體結構，其中該第一金屬閘極之高度係大於該第一金屬閘極之該寬度。
  16. 如請求項14所述之半導體結構，其中該第一金屬閘極的材料係不同於該第二金屬閘極之材料。
  17. 如請求項14所述之半導體結構，更包括：一阻障層，設置於該第二金屬閘極與該半導體基底之間，其中該阻障層包括一U型阻障層，該阻障層之最上表面係未被該第二金屬閘極覆蓋，且該阻障層之該最上表面係低於該第二金屬閘極之該最上表面。
  18. 一種半導體結構，包括：一半導體基底；一閘極結構，設置於該半導體基底上，其中該閘極結構包括：一功函數層；一第二金屬閘極，設置於該功函數層上；以及一第一金屬閘極，設置於該第二金屬閘極上，其中該第一金屬閘極之寬度係大於該第二金屬閘極之寬度，該第一金屬閘極之最上表面係與 設置於該閘極結構之一側的一第一介電層的最上表面共平面，且該第二金屬閘極之最上表面係高於該功函數層之最上表面；以及一阻障層，設置於該第二金屬閘極與該半導體基底之間，其中該阻障層包括一U型阻障層，該阻障層之最上表面係未被該第二金屬閘極覆蓋，且該阻障層之該最上表面係低於該第二金屬閘極之該最上表面。
  19. 如請求項18所述之半導體結構，其中該第一金屬閘極之高度係大於該第一金屬閘極之該寬度。
  20. 如請求項18所述之半導體結構，更包括：一高介電常數介電層，設置於該第二金屬閘極與該半導體基底之間，其中該高介電常數介電層包括一U型高介電常數介電層，該高介電常數介電層之最上表面係未被該第二金屬閘極覆蓋，且該高介電常數介電層之該最上表面係低於該第二金屬閘極之該最上表面。
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