CN101202288A - 半导体器件及其制造方法 - Google Patents

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Abstract

半导体器件包括绝缘层(2)，以及被形成于绝缘层(2)上的，具有n沟道的n沟道MIS晶体管和具有p沟道的pMIS晶体管，其中n沟道MIS晶体管的n沟道是由具有沟道长度方向上单轴拉伸应变的Si层(10)形成，p沟道MIS晶体管的p沟道是由具有沟道长度方向上单轴压缩应变的SiGe或Ge层(20)形成，并且n沟道MIS晶体管和p沟道MIS晶体管中每一个的沟道长度方向都为<110>方向。

Description

半导体器件及其制造方法
技术领域
本发明涉及其中n沟道MIS(金属绝缘体半导体)晶体管和p沟道MIS晶体管被形成于同一衬底上的半导体器件，及其制造方法。
背景技术
已经通过基于按比例缩小准则(scaling law)小型化MISFET实现了对CMOS电路性能的改善。然而，目前，栅长度为50nm或更小，其由于小型化而出现了很多问题。因此，为了进一步改善CMOS电路的性能，需要提高沟道迁移率以及小型化的技术。作为增加迁移率的手段，已经提出了将应变施加于沟道的方法、使用有别于常规(100)表面的平面取向的方法、或者使用SiGe或Ge作为用于沟道的高迁移率材料的方法。
另一方面，在极度缩小了的MISFET中，抑制短沟道效应是最重要的问题，而对短沟道效应的免疫力出众的多栅(multi-gate)MISFET已经在近些年来吸引了人们的注意。在多栅MISFET中，因为其栅极的控制能力(controlling power)相比于传统平面型MISFET增大了，所以短沟道效应被抑制了。因此，可以认为，将迁移率增强技术与这些多栅MISFET适当结合起来，对于在将来实现低功耗/高性能CMOS是很重要的。
然而，为了在使用多栅MISFET的CMOS结构中对于nMISFET和pMISFET都得到高迁移率，传统上认为必须根据nMISFET和pMISFET改变电流方向(例如，参见日本专利申请公开JP-A2001-160594)。即，在使用常规(001)衬底的情况中，鳍片(Fin)侧表面在电流方向为<100>方向时为(100)表面，而鳍片侧表面在电流方向为<110>方向时为(110)表面。另一方面，电子和空穴的迁移率很大程度上取决于各自的表面，并且电子的迁移率具有关系(100)＞(110)，而空穴的迁移率具有关系(100)＜(110)。因此，电流方向在nMISFET中必须被设定为<100>方向，而在pMISFET中电流方向必须被设定为<110>方向。为了设定这样的电流方向，nMISFET的器件方向必须相对于pMISFET的器件方向倾斜45°，而存在电路设计的面积代价(area penalty)或者复杂性的问题。
此外，虽然按照鳍片的可伸缩性(scalability)制造多栅MISFET希望使用单半导体层作为材料，但是，使用单半导体层均匀地将拉伸应变按电流方向施加于nMISFET和将压缩应变按电流方向施加于pMISFET还没有被实现。
如上所述，传统上认为nMISFET和pMISFET的器件方向必须倾斜45°，在nMISFET中鳍片侧表面必须被设定为(100)表面，而在pMISFET中鳍片侧表面必须被设定为(110)表面，以优化多栅CMOS结构中nMISFET和pMISFET两者的平面取向和应变。然而，该结构的问题在于电路设计的面积代价或者复杂性。此外，难以使用单半导体层均匀地将优化的应变施加到nMISFET和pMISFET中的每一个。
因此，需要实现具有可以改善nMISFET和pMISFET中每个器件的迁移率而不用倾斜器件方向的多栅CMOS结构的半导体器件及其制造方法。
发明内容
根据本发明的第一方面，提供一种半导体器件，包括：
绝缘层；以及
被形成于绝缘层上的、具有n沟道的n沟道MIS晶体管和具有p沟道的pMIS晶体管，
其中，n沟道MIS晶体管的n沟道由在沟道长度方向上具有单轴拉伸应变的Si层形成，p沟道MIS晶体管的p沟道由在沟道长度方向上具有单轴压缩应变的SiGe或Ge层形成，并且n沟道MIS晶体管和p沟道MIS晶体管中每一个的沟道长度的方向都为<110>方向。
根据本发明的第二方面，提供一种制造半导体器件的方法，包括：
在绝缘体上形成具有双轴拉伸应变的Si层；
在Si层的一部分上外延生长SiGe层；
氧化SiGe层以在绝缘体上形成具有压缩应变的SiGe或Ge层；
通过蚀刻使各个层成为平行于<110>方向的条纹图案，以形成由在<110>方向上具有单轴拉伸应变的Si层制成的第一半导体区和在<110>方向上具有单轴压缩应变的SiGe或Ge层制成的第二半导体区；
在第一半导体区中形成具有沿着沟道长度方向的单轴拉伸应变的n沟道MIS晶体管；以及
在第二半导体区中形成具有沿着沟道长度方向的单轴压缩应变的p沟道MIS晶体管。
附图说明
图1为显示了根据第一实施方案所述的半导体器件的概要结构的俯视图；
图2A和2B为横截面视图，其显示了根据第一实施方案所述的半导体器件的概要结构，其中图2A对应沿着图1中线A1-A1’截取的横截面，而图2B对应沿着图1中线A2-A2’截取的横截面；
图3A和3B为横截面视图，其显示了根据第一实施方案所述的半导体器件的概要结构，其中图3A对应沿着图1中线B1-B1’截取的横截面，而图3B对应沿着图1中线B2-B2’截取的横截面；
图4A到4E为横截面视图，其分阶段显示了根据第一实施方案所述的半导体器件制造过程；
图5为俯视图，其显示了应用于根据第一实施方案所述的半导体器件上的应力方向；
图6为俯视图，其显示了第一实施方案的修改；
图7A和7B为横截面视图，其显示了根据第二实施方案所述的半导体器件的概要结构，其中图7A对应沿着图1中线B1-B1’截取的横截面，而图7B对应沿着图1中线B2-B2’截取的横截面；
图8A和8B为横截面视图，其显示了根据第三实施方案所述的半导体器件的概要结构，其中8A对应沿着图1中线B1-B1’截取的横截面，而图8B对应沿着图1中线B2-B2’截取的横截面；以及
图9A和9B为横截面视图，其显示了根据第四实施方案所述的半导体器件的概要结构，其中9A对应沿着图1中线B1-B1’截取的横截面，而图9B对应沿着图1中线B2-B2’截取的横截面。
具体实施方式
在根据以下所述本发明的实施方案中，具有在沟道长度方向上的单轴拉伸应变的Si被用于形成nMISFET，而具有在沟道长度方向上的单轴压缩应变的SiGe或Ge被用于形成pMISFET。因此，可以改善nMISFET和pMISFET两者中的迁移率。此外，因为nMISFET和pMISFET具有相同电流方向，所以不会出现电路设计的面积代价或者复杂性问题。
现在将基于图示的实施方案在下文中说明本发明的细节。
(第一实施方案)
根据第一实施方案所述的半导体器件，如图1所示，在形成于单晶Si衬底1上的掩埋绝缘膜2的一部分上，将具有单轴拉伸应变的p型Si层(第一半导体区)10形成为鳍片形。该Si层10被形成为在<110>方向上伸展，并且应变的方向为<110>方向。另外，与Si层10平行地，在绝缘膜2的一部分上，将具有单轴压缩应变的n型SiGe层(第二半导体区)20形成为鳍片形。SiGe层20也被形成为在<110>方向上伸展，并且应变的方向像Si层10一样为<110>方向。
形成第一栅绝缘膜11以覆盖Si层10的中央部分的上表面和两个侧表面，并且形成第一栅电极12以覆盖该栅绝缘膜11。栅电极12不仅被形成于栅绝缘膜11上，而且还被形成于绝缘膜2上以在垂直于<110>方向的方向上伸展。栅侧壁(gate sidewall)绝缘膜13被形成于栅电极12的侧表面上。第一源/漏区14被形成于Si层10的表面部分中。这样，就配置了具有鳍片结构的nMISFET。
形成第二栅绝缘膜21以覆盖SiGe层20的中央部分的上表面和两个侧表面，并且形成第二栅电极22以覆盖该栅绝缘膜21。栅电极22不仅被形成于栅绝缘膜21上，而且还被形成于绝缘膜2上以在垂直于<110>方向的方向上伸展。栅侧壁绝缘膜23被形成于栅电极22的侧表面上。第二源/漏区24被形成于SiGe层20的表面部分中。这样，就配置了具有鳍片结构的pMISFET。
根据这样的结构，nMISFET的沟道由具有单轴拉伸应变的Si形成，而pMISFET的沟道由具有单轴压缩应变的SiGe形成。此外，衬底平面取向是(001)，并且nMISFET和pMISFET两者具有相同电流方向，即，<110>方向。因此，沟道侧表面的平面取向为(110)表面。
栅绝缘膜11和21中的每个都可以由SiO2或者具有比SiO2更高的介电常数的绝缘膜材料(高k绝缘膜)形成。例如，可以使用SiON、Si3N4、Al2O3、Ta2O5、TiO2、La2O5、CeO2、ZrO2、HfO2、SrTiO3、或者Pr2O3。此外，像Zr的硅酸盐或者Hf的硅酸盐、通过在氧化硅中混合金属离子所得的材料也是有效的，并且可以采用这些材料的组合。
此外，每一代晶体管所需的材料，例如，多晶Si、SiGe、Ge、硅化物、锗硅化物(germano-silicide)、或者各种金属可以被适当地选择和用作栅电极12和22。硅化物、锗硅化物、或者锗化物可以被用于源/漏区14或24。作为栅侧壁绝缘膜13或23，优选Si的氧化物膜、Si的氮化物膜、或者包括这些膜的层压膜。
要注意，在图中虽然半导体层留在了源/漏区14和24中，但是源/漏区14和24中的每一个都可以全部由金属形成。另外，可以采用所谓的金属源/漏结构，其中在源/漏区14或24与沟道之间没有设置掺杂的半导体层。
现在将结合图4A到4E对根据本实施方案所述的半导体器件的制造方法进行描述。
如图4A所示，具有平面双轴拉伸应变的单层应变SOI(SSOI)衬底被用作基础衬底(base substrate)(K.Rim et al.，“Fabrication andmobility characteristics of ultra-thin strained Si directly on insulator(SSDOI)MOSFETs，”Technical Digest of International ElectronDevices Meeting，p.47-52，2003)。即，使用了一种衬底，其中例如由SiO2制成的掩埋绝缘膜2被形成于单晶硅衬底1上并且在其上形成具有双轴拉伸应变的单晶p型Si层3。在本例中，(001)表面被假定为衬底平面取向。虽然SSOI衬底的制造方法是任意的，但是希望具有0.4％或更高的应变量。此外，Si层3的膜厚度一般为10nm或更大。当然，可以对初始的SSOI衬底进行Si的外延生长，以增加Si层3的膜厚度。
如图4B所示，首先，使用SSOI衬底以沉积掩模材料4，以用于在硅层3上的选择性外延生长，并且执行光刻和蚀刻以去除pMISFET区上的掩模材料4。作为掩模材料4，优选Si的氧化物膜或者Si的氮化物膜。
然后，如图4C所示，进行n型SiGe层5的选择性生长。虽然SiGe层5的膜厚度和Ge成分是任意的，但是希望适当地调整使得nMISFET和pMISFET具有相同的鳍片高度。例如，当Si层3的膜厚度为50nm并且pMISFET区中的Ge浓度为50％时，假设要被选择性生长的SiGe层中Ge浓度为20％，那么SiGe层5的膜厚度为125nm。要注意，优选在生长SiGe层5之后接着生长1nm或更大的Si层6。这是因为在下一步骤要执行氧化处理，而直接氧化SiGe层5可能导致表面粗糙。
然后，如图4D所示，在进行氧化处理的同时保留了nMISFET区中的掩模材料4。虽然氧化气氛不必是100％的氧气，但是要采用干燥气氛。另外，氧化温度不超过鳍片中的SiGe的熔点。当然，在氧化期间，不必固定氧化温度和氧化气体分压(oxidizing gas partialpressure)，它们可以被适当调整。
当SiGe层5在干燥气氛中被氧化时，Si被选择性氧化以形成氧化膜7，而Ge被浓缩进入基础半导体(base semiconductor)(T.Tezukaet al.，“A novel fabrication technique of ultrathin and relaxed SiGebuffer layers with high Ge fraction for Sub-100nm strainedsilicon-on-insulator MOSFET，”Japanese Journal of Applied Physics，vol.40，p.2866-2874，2001)。即，pMISFET区中的Ge成分随着氧化的进行而增加。另外，因为Ge原子在氧化期间在半导体层中扩散，所以Ge成分可以在厚度方向上均匀分布。
即，pMISFET区可以被具有高Ge浓度的SiGe层8(绝缘体上SiGe：SGOI)所取代，而nMISFET区可以保留为SSOI。此外，当最终Ge成分被设定为满足下列条件时，压缩应变可以被施加于SGOI层。作为条件，在SGOI层中无应变的情况下，平面晶格常数(in-planelattice constant)必须大于基础SSOI衬底的平面晶格常数。
然后，如图4E所示，nMISFET区中的掩模材料4和pMISFET中的氧化膜7在SGOI层形成之后被去除。这样，就可以在绝缘膜2上形成具有双轴拉伸应变的p型Si层3和具有双轴压缩应变的n型SiGe层8。
在这样制造的衬底中，如图5的俯视图所示，形成了作为多栅MISFET的有源区的鳍片。即，具有<110>方向上的单轴拉伸应变的条纹状p型Si层10被形成于nMISFET形成区中，而具有<110>方向上的单轴压缩应变的条纹状n型SiGe层20被形成于pMISFET区中。
鳍片可以通过基于常规光刻或者电子束光刻处理掩模材料，然后完成各向异性蚀刻来制造。此外，可以采用在衬底上的伪构件(dummymember)上形成侧壁并使用该侧壁作为用于鳍片成形的掩模(Y.-KChoi et al.“Sub-20nm CMOS FinFET technologies，”TechnicalDigest of International Electron Devices Meeting，p.421-424，2001)的所谓侧壁转移(sidewall transfer，SWT)工艺，但是形成方法不只限于此。
作为鳍片的宽度，优选5nm到500nm。这是因为当鳍片宽度短于5nm时鳍片易于脱落，并且后续的器件制造变得困难，而当鳍片宽度超过500nm时无法实现单轴应变。
关于鳍片的方向，纵向被设定为<110>方向以使得电流方向变成<110>方向。已知当按此方式形成精细台面结构(fine mesa structure)时，窄侧中的应变被松弛(T.Irisawa et al.，“High current driveuniaxially-strained SGOI pMOSFETs fabricated by lateral strainrelaxation technique，”VLSI Technology 2005，Digest of TechnicalPapers，p.178-179，2003，and T.Lei et al.，“Strain relaxation inpatterned strained silicon directly on insulator structures，”AppliedPhysics Letters，vol.87，p.2338-2340，2006)。因此，如图5所示，在电流方向上的单轴拉伸应变被施加于nMISFET的沟道，而在电流方向上的单轴压缩应变被施加于pMISFET的沟道。
在pMISFET中，在鳍片上表面的(001)表面/<110>方向上及其侧表面的(110)表面/<110>方向上，电流方向上的单轴压缩应变是最优的应变方向(H.Irie et al.，“In-plane mobility anisotropy anduniversality under uni-axial strains in n-and p-MOS inversion layerson(100)，(110)，and(111)Si，”Technical Digest of InternationalElectron Devices Meeting，p.225-228，2004)。另外，因为(110)表面/<110>方向上的空穴迁移率高于(100)表面上的空穴迁移率，用该方法制造的多栅SGOI-pMISFET中实现了非常高的迁移率(T.Irisawa et al.，“High performance multi-gate pMOSFETs usinguniaxially-strained SGOI channels，”Technical Digest of InternationalElectron Devices Meeting，p.727-730，2005)。
另一方面，在具有电流方向上的单轴拉伸应变的nMISFET中，基于下列理由同样地可以预期实现高迁移率。第一，在上表面的(001)表面/<110>方向上，当应变小的时候，效果小于双轴拉伸应变的情况，但是当应变大(0.8％或更大)的时候，迁移率的增加预期大于双轴拉伸应变的情况(K.Uchida et al.，“Physical mechanisms of electronmobility enhancement in uniaxial stressed MOSFETs and impact ofuniaxial stress engineering in ballistic regime，”Technical Digest ofInternational Electron Devices Meeting，p.135-138，2005)。这是因为，当施加<110>方向上的单轴应变时，由于6重简并性导带能谷(6-folddegenerate conduction band valleys)的能带分裂(band splitting)，得到了抑制声子散射(phonon scattering)的效果，并且在被许多电子占据的2重简并性导带能谷中电子的<110>方向上，有效质量被减小了。
另外，在侧表面的(110)表面/<110>方向上，当没有施加应变时，因为电子占据更多的在<110>方向上具有大有效质量的4重简并性导带能谷，所以与(001)表面相比，迁移率被降低。然而，当施加<110>方向上单轴拉伸应变时，在<110>方向上具有小有效质量的2重简并性导带能谷被降低能量，而电子优先占据2重简并性导带能谷，由此极大地增加了迁移率。这样，因为2重简并性导带能谷的<110>方向上的有效质量同样地被减小，所以可以认为当(110)表面上的应变像(001)表面一样也较大时，<110>方向上的单轴拉伸应变具有最优应变方向。
如上所述，根据本实施方案的结构，在nMISFET和pMISFET两者中，平面取向和应变方向都被优化，并且nMISFET和pMISFET具有相同电流方向。这样，可以实现多栅CMOS结构，这种多栅CMOS结构不会造成电路设计的面积代价或者复杂性，同时改善了迁移率。
之后，具有如图1所示这样的多栅CMOS结构的半导体器件可以通过常规的精细(fine)MISFET制造工艺来制造，即，形成栅绝缘膜11和21，形成栅电极12和22，形成延伸掺杂层(extension dopinglayer)，形成栅侧壁绝缘膜13和23，以及形成源/漏区14和24。
如上所述，根据本实施方案，可以实现由具有单轴拉伸应变的Si-nMISFET和具有单轴压缩应变的SGOI(GOI)-pMISFET所构成的多栅CMOS。此外，在该情况中，在nMISFET和pMISFET两者中，平面取向和应变方向都被优化，并且nMISFET和pMISFET具有相同电流方向。这样的话，可以改善驱动能力而没有电路设计的面积代价或复杂性。
要注意的是虽然在本实施方案中基础衬底的平面取向是(001)，但是当基础衬底的平面取向是(110)表面时本发明同样有效。在该情况下，如图6所示，鳍片的上表面为(110)表面，而鳍片的侧表面为(001)表面。在该情况下，同样地，由于与使用(001)衬底的情况中相同的理由，在多栅MISFET和平面MISFET两者的nMISFET和pMISFET两者中都可以得到由应变引起的迁移率增加。
(第二实施方案)
图7A和7B为横截面视图，其显示了根据本发明第二实施方案所述的具有多栅CMOS结构半导体器件的器件结构。要注意，由相同附图标记标注的部分等同于图3A和3B中的那些部分，因此省略其详细描述。
在第一实施方案中，已经描述了三栅MISFET的实施方案，其中鳍片的上表面和侧表面被用作沟道。第二实施方案显示了全包围栅(gate all-around)MISFET的制造，其中整个鳍片被栅所覆盖。
在本实施方案中，如图5所示，nMISFET形成区和pMISFET形成区的每一个中都形成鳍片，然后通过湿法蚀刻去除每个鳍片的沟道下面的掩埋氧化膜2。然后，形成第一栅绝缘膜11和第一栅电极12以包围nMISFET形成区中的整个沟道，并形成第二栅绝缘膜21和第二栅电极22以包围pMISFET形成区中的整个沟道。
如果采用这样的结构，就可以得到与第一实施方案中一样的效果。此外，因为采用全包围栅结构，所以可以进一步增加栅电极对沟道的控制能力。
(第三实施方案)
图8A和8B为横截面视图，其显示了根据本发明第三实施方案所述的具有多栅CMOS结构半导体器件的器件结构。要注意，由相同附图标记标注的部分等同于图3中的那些部分，因此省略其详细描述。
本实施方案显示了双栅MISFET的制造，其中只使用鳍片的两个侧表面作为沟道。
在本实施方案中，以这样一种状态来形成栅绝缘膜11和21以及栅电极12和22，即，让用于形成鳍片的掩模材料16和26(例如，Si的氮化物膜)留在鳍片的上表面上。这样，鳍片的上表面就不受栅电极12和22的控制，从而制造双栅MISFET。
如果采用这样的结构，就可以得到与第一实施方案中一样的效果。另外，在本实施方案中，因为空穴迁移率具有关系(110)＞(100)，所以相比于三栅结构，可以增加迁移率。
另外，在本实施方案中，形成大厚度的掩模材料16和26使得可以将鳍片两侧上的栅电极12和22电气隔离，由此基于双栅独立地控制右侧和左侧沟道。
(第四实施方案)
图9A和9B为横截面视图，其显示了根据本发明第四实施方案所述的具有多栅CMOS结构半导体器件的器件结构。要注意，由相同附图标记标注的部分等同于图3中的那些部分，因此省略其详细描述。
本实施方案显示了将本发明应用于只使用鳍片上表面作为沟道的常规平面MISFET的情况。
在本实施方案中，如图5所示，在nMISFET形成区和pMISFET形成区的每个中均形成鳍片，然后执行器件隔离工艺，例如，常规STI(浅槽隔离)，以埋入和平整每个鳍片的两个侧表面中的器件隔离绝缘膜18和28并只暴露各自鳍片的上表面。接着，在nMISFET形成区，第一栅绝缘膜11被形成于Si层10的上表面上，并且第二栅电极12被形成于第一栅绝缘膜11和掩埋绝缘膜18上。另外，在pMISFET形成区，第一栅绝缘膜21被形成于SiGe层20的上表面上，并且第二栅电极22被形成于第一栅绝缘膜21和掩埋绝缘膜28上。
如果采用这样的结构，nMISFET和pMISFET中每个的平面取向和应变方向就被最优化，并且可以实现其中电流方向彼此相等的平面CMOS结构。
(修改)
要注意本发明并不只限于各个前述实施方案。虽然在实施方案中描述了nMISFET和pMISFET两者都由一个鳍片构成的例子，但是本发明对于每个由多个鳍片构成的MISFET同样有效。此外，第二半导体区不只限于SiGe，也可以用Ge。另外，掩埋绝缘膜的基础衬底无需限于单晶衬底，也可以使用各种半导体衬底。
此外，虽然在实施方案中Si为p型而SiGe或Ge为n型，但是第一和第二半导体区的导电类型无需受限，并且可以使用没有掺杂的本征半导体。
其它优点和修改对于本领域技术人员将是容易得到的。所以，本发明广义上不只限于文中所示和所述的特定细节和代表性实施方案。因此，可以在由所附权利要求及其等同要求所定义的总的发明构思之精神或范围内对本发明做出各种修改。

Claims (17)

1.一种半导体器件，其特征在于包括：
绝缘层；以及
被形成于绝缘层上的、具有n沟道的n沟道MIS晶体管和具有p沟道的pMIS晶体管，
其中，n沟道MIS晶体管的n沟道由在沟道长度方向上具有单轴拉伸应变的Si层形成，p沟道MIS晶体管的p沟道由在沟道长度方向上具有单轴压缩应变的SiGe或Ge层形成，并且n沟道MIS晶体管和p沟道MIS晶体管中每一个的沟道长度的方向都为<110>方向。
2.根据权利要求1所述的器件，其特征在于Si层和SiGe或Ge层中每一个的上表面为(001)表面。
3.根据权利要求1所述的器件，其特征在于Si层和SiGe或Ge层中每一个的上表面为(110)表面。
4.一种半导体器件，其特征在于包括：
绝缘层；
第一半导体区，其被形成为具有在绝缘层上沿着一个方向延伸的两个侧表面的线性形状，其纵向为<110>方向，并且由在<110>方向上具有单轴拉伸应变的Si制成；
n沟道MIS晶体管，其形成于第一半导体区中，该n沟道MIS晶体管包括：第一栅电极，其隔着第一栅绝缘膜至少形成于第一半导体区的两个侧表面上并以<110>方向为其沟道长度方向；以及第一源/漏区，其形成于第一半导体区中以将第一栅电极夹在其间；
第二半导体区，其被形成为具有在绝缘层上平行于第一半导体区的两个侧表面的线性形状，其纵向为<110>方向，并且由在<110>方向上具有单轴压缩应变的SiGe或Ge制成；以及
p沟道MIS晶体管，其形成于第二半导体区中，该p沟道MIS晶体管包括：第二栅电极，其隔着第二栅绝缘膜至少形成于第二半导体区的两个侧表面上，并以<110>方向为其沟道长度方向；以及第二源/漏区，其形成于第二半导体区中以将第一栅电极夹在其间。
5.根据权利要求4所述的器件，其特征在于第一半导体区和第二半导体区的每个的上表面为(001)表面。
6.根据权利要求4所述的器件，其特征在于第一半导体区和第二半导体区的每个的上表面为(110)表面。
7.根据权利要求4所述的器件，其特征在于第一半导体区和第二半导体区的每个的垂直于其纵向的宽度都在大于等于5nm到小于等于500nm的范围内。
8.根据权利要求4所述的器件，其特征在于第一栅电极和第二栅电极中的每个具有三栅结构，其中三栅结构被形成于第一半导体区和第二半导体区的每个的上表面以及两个侧表面上。
9.根据权利要求4所述的器件，其特征在于第一栅电极和第二栅电极的每个都具有全包围栅结构，其中全包围栅结构被形成于第一半导体区和第二半导体区的每个的上、下表面以及两个侧表面上。
10.一种半导体器件，其特征在于包括：
绝缘层；
第一半导体区，其被形成为线性形状以具有在绝缘层上沿着一个方向延伸的两个侧表面，其纵向为<110>方向，并且由在<110>方向上具有单轴拉伸应变的Si制成；
第一器件隔离绝缘膜，其被形成为将第一半导体区的两个侧表面埋入其中；
n沟道MIS晶体管，其形成于第一半导体区的上表面上，该n沟道MIS晶体管包括：第一栅电极，其隔着第一栅绝缘膜形成于第一半导体区上以将<110>方向作为其沟道长度方向；以及第一源/漏区，其形成于第一半导体区中；
第二半导体区，其被形成为线性形状以具有在绝缘层上平行于第一半导体区的两个侧表面，其纵向为<110>方向，并且由在<110>方向上具有单轴压缩应变的SiGe或Ge制成；
第二器件隔离绝缘膜，其被形成为将第二半导体区的两个侧表面埋入其中；以及
p沟道MIS晶体管，其形成于第二半导体区的上表面上，该p沟道MIS晶体管包括：第二栅电极，其隔着第二栅绝缘膜形成于第二半导体区上以将<110>方向作为其沟道长度方向；以及第二源/漏区，其形成于第二半导体区中。
11.根据权利要求10所述的器件，其特征在于第一半导体区和第二半导体区的每个的上表面为(001)表面。
12.根据权利要求10所述的器件，其特征在于第一半导体区和第二半导体区的每个的上表面为(110)表面。
13.根据权利要求10所述的器件，其特征在于第一半导体区和第二半导体区的每个的垂直于其纵向的宽度都在大于等于5nm到小于等于500nm的范围内。
14.一种制造半导体器件的方法，其特征在于包括以下步骤：
在绝缘体上形成具有双轴拉伸应变的Si层；
在Si层的一部分上外延生长SiGe层；
氧化SiGe层以在绝缘体上形成具有压缩应变的SiGe或Ge层；
通过蚀刻使各个层成为平行于<110>方向的条纹图案，以形成由在<110>方向上具有单轴拉伸应变的Si层制成的第一半导体区和在<110>方向上具有单轴压缩应变的SiGe或Ge层制成的第二半导体区；
在第一半导体区中形成具有沿着沟道长度方向的单轴拉伸应变的n沟道MIS晶体管；以及
在第二半导体区中形成具有沿着沟道长度方向的单轴压缩应变的p沟道MIS晶体管。
15.根据权利要求14所述的方法，其特征在于绝缘层上所形成的Si层具有为(001)表面的表面。
16.根据权利要求14所述的方法，其特征在于所述在Si层的一部分上外延生长SiGe层的步骤包括：在Si层的n沟道MIS晶体管形成区上形成掩模材料，以及然后在未被掩模材料覆盖的p沟道MIS晶体管形成区中外延生长SiGe层。
17.根据权利要求14所述的方法，其特征在于所述形成n沟道MIS晶体管的步骤包括：形成第一栅电极，其以垂直于<110>方向的方向横穿过第一半导体区；接着在第一半导体区中用第一栅电极作为掩模来形成第一源/漏区，
所述形成p沟道MIS晶体管的步骤包括：形成第二栅电极，其以垂直于<110>方向的方向横穿过第二半导体区；接着在第二半导体区中用第二栅电极作为掩模来形成第二源/漏区。
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