CN105190898A - 具有非凹陷的场绝缘体和场绝缘体上方的较薄电极的三栅极晶体管结构 - Google Patents

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Abstract

讨论了涉及具有MOSFET的集成电路的技术、结合有这样的集成电路的系统、以及用于形成它们的方法，所述MOSFET具有非凹陷的场绝缘体和IC的场绝缘体上方的较薄电极。

Description

具有非凹陷的场绝缘体和场绝缘体上方的较薄电极的三栅极晶体管结构
技术领域
本发明的实施例总体上涉及集成电路(IC)，并且更具体来说，涉及具有非凹陷的场绝缘体和绝缘体上方的较薄电极以减小电极耦合并增加IC的工作频率的三栅极晶体管结构。
背景技术
典型的金属-氧化物-半导体场效应晶体管(MOSFET)可以包括半导体(例如，硅)、用于接触源极和漏极的电极、以及用于与栅极接触或者耦合的电极。在一些示例中，接触电极和/或栅极电极可以是金属电极。此外，通常可以通过介电材料(例如场绝缘体或场氧化层)来将晶体管彼此分隔开。例如，图1B例示了沿着图1A中的虚线A-A’得到的电路中的典型晶体管的横截面，其例示了微电子设备100(例如集成电路)中的典型晶体管的平面图。如图1A中示出的，栅极电极120、接触电极130、以及接触电极142可以接触半导体柱状物110的鳍状部分112(请参考图1A)。类似地，如示出的，接触电极144可以接触其它半导体柱状物。如图1B中示出的，半导体柱状物110还可以包括邻近鳍状部分112的基底部分114。另外如图1A中示出的，一个或多个过孔150a-150d可以耦合到栅极电极120和/或接触电极130、142、144，通常用于提供晶体管与较高等级的电气互连件之间的电耦合(为了清楚并未示出)。
如图1B中示出的，氧化层160可以被设置在衬底105上并邻近半导体柱状物110的基底部分114，氮化层170可以被设置在氧化层160上并邻近半导体柱状物110的基底部分114，并且场绝缘体180(通常是场氧化物)可以被设置在氮化层170上并邻近半导体柱状物110的基底部分114。另外如示出的，可以对区域进行定义，以使得器件区192、194例如可以包括具有一个或多个半导体柱状物并且其中通常具有很少场绝缘体180或没有场绝缘体180的区域，而其它区域可以被定义为场区196(请参考图1B)。也就是说，只具有场绝缘体的区域可以被认为是场区，以及具有有源器件并且具有很少场绝缘体或没有场绝缘体的区域可以被认为是器件区(举例来说，例如，器件区192、194)。
如图1A和1B中示出的，栅极电极120、接触电极130、接触电极142、和/或接触电极144的部分可以在场绝缘体的部分上方延伸并延伸到场区196中。例如，可能通常来说，电极在物理上大于用于形成包括半导体柱状物110的本征晶体管的硅。此外，如图1B中示出的，器件区192中的栅极电极120的深度(DX)可以基本上与场区中的栅极电极120的深度(DF)相等。例如，场绝缘体180可以相对于半导体柱状物110而凹陷，以使得场绝缘体180的顶部可以基本上低于半导体柱状物110的鳍状部分112的顶部并基本上与鳍状部分112的底部齐平。尽管针对栅极电极120示出，但接触电极130、140、142可以包括类似的结构。
附图说明
在附图中通过示例的方式而并非通过限制的方式来例示了本文中所描述的材料。为了例示的简单和清楚，在附图中例示的元件并不是必须要按比例绘制。例如，为了清楚起见，某些元件的尺寸可以相对于其它元件而被扩大。此外，在认为适当时，附图标记在附图中被重复使用以指示对应的或类似的元件。在附图中：
图1A是晶体管的现有技术中的布局的平面图；以及
图1B是现有技术中晶体管的横截面视图。
图2是示例的晶体管的布局的平面视图；
图3是在图2中例示的晶体管的横截面视图，其示例了非凹陷的场绝缘体和在该场绝缘体上方的较薄电极；
图4A-4G是在执行特定的制造操作时的示例的晶体管的横截面视图；
图5是例示了用于形成非凹陷的场绝缘体和该场绝缘体上方的较薄电极的过程的流程图；
图6是采用了具有晶体管的IC的移动计算平台的例示性图示，该晶体管具有非凹陷的场绝缘体和该场绝缘体上方的较薄电极；以及
图7是完全根据本公开内容的至少某些实施方式布置的计算设备的功能性框图。
具体实施方式
现在参照附图描述一个或多个实施例或实施方式。尽管讨论了特定配置和布置，但应当理解，这只是用于例示性的目的。相关领域技术人员将认识到，在不脱离本说明书的精神和范围的情况下可采用其它配置和布置。对相关领域技术人员来说将显而易见的是，除了本文中所描述的系统和应用以外，还可以在各种其它系统和应用中采用本文中所描述的技术和/或布置。
在下面的详细描述中，参考了构成本文一部分的附图，其中，自始至终相同的数字可以指代相同的部分，以指示对应的或相似的元件。将意识到，为了例示的简单和/或清楚，附图中例示出的元件并不是必须要按比例绘制。例如，为了清楚起见，某些元件的尺寸可以相对于其它元件而被放大。此外，应当理解，在不脱离所请求的主题的情况下可以利用其它实施例并且可以进行结构和/或逻辑改变。还应当指出，方向和参考(例如，上、下、顶部、底部等等)可用于有助于对附图的讨论而并非旨在限制所请求的主题的应用。因此，下面的详细描述将不被理解为限制性意义，并且所请求的主题的范围由所附权利要求书及其等同形式来限定。
在下面的描述中，阐述了许多细节，然而，对本领域技术人员将显而易见的是，没有这些具体细节也可以实施本发明。在一些实例中，以框图形式而不是详细示出了公知的方法和设备，以避免使本发明难以理解。贯穿本说明书对“实施例”或“在一个实施例中”的提及表示结合实施例所描述的特定特征、结构、功能、或特性包括在本发明的至少一个实施例中。因此，在贯穿本说明书的各个地方中出现短语“在实施例中”并不一定指代本发明的相同实施例。此外，特定特征、结构、功能或特性可以以任何适合的方式组合到一个或多个实施例中。例如，第一实施例可以与第二实施例进行组合，只要两个实施例并不互相排斥。
术语“耦合”和“连接”以及它们的派生词在本文中可用于描述部件之间的结构关系。应当理解，这些术语并不旨在作为彼此的同义词。更确切地说，在特定实施例中，“连接”可用于表示两个或更多个元件彼此直接物理接触或电气接触。“耦合”可用于表示两个或更多个元件彼此直接或非直接(在它们之间具有其它中间元件)物理接触或电气接触，和/或该两个或更多个元件彼此合作或相互作用(例如，如在因果关系中)。
如本文中所使用的术语“在……上方”、“在……下方”、“在……之间”、“在……上”、和/或类似术语指的是一个材料层或部件相对于其它层或部件的相对位置。例如，设置在另一层上方或下方的一个层可以与另一层直接接触或者可以具有一个或多个中间层。此外，设置在两个层之间的一层可以与这两个层直接接触或者可以具有一个或多个中间层。相反，在第二层“上”的第一层与该第二层直接接触。类似地，除非另外明确说明，设置在两个特征之间的一个特征可以与相邻特征直接接触或者可以具有一个或多个中间特征。
下面描述了与具有非凹陷的场绝缘体和场绝缘体上方的较薄电极以减小电极耦合并增加IC设备的工作频率的IC设备有关的器件、微处理器、装置、计算平台、以及方法。
如上面所描述的，晶体管电极之间(举例来说，例如在栅极电极与接触电极之间，等等)的电容耦合可能降低集成电路的最大工作频率。参考图1A和图1B，在电极之间(举例来说，例如在栅极电极120与接触电极130、142、144的其中一个或多个之间，等等)存在大量电容耦合。这种电容可能降低集成电路的最大工作频率，并可能阻碍微电子设备100的性能。因此，用于减小这种电容的技术是有利的，并且该技术可以增加集成电路的最大工作频率以及并入集成电路的设备的性能。另外如所讨论的，这些电极例如可以在器件区以外的场绝缘体上方延伸。通常，所描述的电容耦合可以包括来自器件区中的电极的部分(例如，与本征晶体管耦合或相关联的区域)以及场区中的电极的部分(例如，在场绝缘体上方的区域)两者的贡献。
如下面将更加详细描述的，在各个实施例中，栅极电极和/或接触电极可以耦合到半导体柱状物的鳍状部分并被设置在场绝缘体上方。例如，电极可以在器件区中耦合到鳍状部分并可以在器件的场区中被设置在场绝缘体上方。电极可以在器件区中具有第一深度并在场区中具有第二深度，以使得第二深度小于第一深度。这样的实施例可以提供电极与半导体柱状物的鳍状部分之间的完全耦合并可以提供电极之间减小的电容耦合，这可以允许器件的较大的最大工作频率。这种减小的电容耦合可以是由场区上方的减小的电极深度造成的。在各个实施例中，可以通过在非凹陷的场绝缘体上方设置电极来产生变化的深度，该非凹陷的场绝缘体具有场绝缘体的部分被去除以允许与半导体柱状物的鳍状部分耦合。在某些示例中，(非凹陷的)场绝缘体的顶部可以与半导体柱状物的鳍状部分的顶部大致在相同高度。
如下面还将更加详细描述的，在各个实施例中，制造具有所描述的变化的深度的电极可以包括邻近半导体柱状物形成共形的绝缘体层，邻近共形的绝缘体形成场绝缘体，选择性地对邻近半导体柱状物所形成的共形的绝缘体层进行蚀刻以暴露半导体柱状物的鳍状部分，选择性地对邻近鳍状部分的场绝缘体的部分进行蚀刻并留下非凹陷的场绝缘体，以及形成耦合到鳍状部分并被设置在非凹陷的场绝缘体上方的电极。在某些示例中，共形层可以包括氮化物，场绝缘体可以包括氧化物，并且可以在形成氮化物共形层之前在半导体柱状物的上方形成包括氧化物的第二共形层。在这些示例中，在进行选择性的氧化物蚀刻时，可以完全地暴露出半导体柱状物。
图2是根据本公开内容的至少某些实施方式所布置的示例的晶体管的布局的平面图。如在图2中示出的，微电子设备200(例如集成电路器件等等)可以包括具有栅极电极220、接触电极230、以及接触半导体柱状物的鳍状部分212或若干半导体柱状物的若干鳍状部分的接触电极242的晶体管202(如示出的)。
图3中示出了关于图2中例示的微电子设备200的另外的细节，其是根据本公开内容的至少某些实施方式所布置的、例示了非凹陷的场绝缘体和场绝缘体上方的较薄电极的示例的晶体管的横截面视图。通常，微电子设备200可以包括具有电路的任何设备，该电路具有逻辑栅极电极(例如，MOSFET栅极电极)的电路(即，逻辑电路)。例如，微电子设备200可以是微处理器、静态随机存取存储(SRAM)电路、或者微处理器的SRAM高速缓冲存储器中的部分、等等。
图3例示了沿着图2中的虚线A-A’得到的微电子设备200的横截面。如在图3中示出的，半导体柱状物210可以包括邻近基底部分214的鳍状部分212。通常，鳍状部分212可以延伸到共形的绝缘体层260以外并可以与栅极电极220、接触电极230、以及接触电极242接触，并且基底部分214可以邻近于共形的绝缘体层260。通常，晶体管202可以是任何非平面的MOSFET、“finFET”、三栅极晶体管、等等。此外，如本文中所讨论的，晶体管202可以如所描述的包括半导体柱状物210，半导体柱状物210包括基底部分214和鳍状部分212。在其它示例中，半导体柱状物210的整体可以被描述为鳍状物，并且鳍状部分212可以被描述为其状物的接触部分，等等。在某些示例中，半导体柱状物210可以包括绝缘体结构上的硅，以使得基底部分214可以是绝缘体(举例来说，例如，氧化物)。这些结构可以被认为是SOI(绝缘体上硅)结构上的finFET或者绝缘体结构上的鳍状物，等等。
如示出的，半导体柱状物210可以被设置在衬底205上。通常，衬底205可以是任何适当的衬底，例如硅、绝缘体上硅、等等。在某些示例中，半导体柱状物210可以与衬底205是连续的或者可以是衬底205中的一部分。此外，如图3中示出的，共形绝缘体层260可以被设置在衬底205的部分上并邻近半导体柱状物210的基底部分214。在某些示例中，共形绝缘体层260可以是氧化物。如所示出的，通常，共形绝缘体层260可以邻近半导体柱状物210的基底部分214，并且半导体柱状物210的鳍状部分212可以延伸到共形绝缘体层260以外。此外，共形绝缘体层270可以被设置在共形绝缘体层260上并邻近半导体柱状物210的基底部分214。在某些示例中，共形绝缘体层270可以是氮化物。另外如示出的，场绝缘体280可以被设置在共形绝缘体层270上并邻近半导体柱状物210的基底部分214。在某些示例中，场绝缘体280可以是场氧化物。通常，场绝缘体280可以提供晶体管之间和/或半导体柱状物之间的绝缘。
此外，可以对区域进行定义，以使得例如器件区292、294可以包括具有一个或多个晶体管或半导体柱状物并且其中具有很少的场绝缘体280或没有场绝缘体280的区域，并且场区296可以包括器件区292、294外部并且其中具有场绝缘体280的区域，并且其它区域可以被定义为场区196(请参考图1B)。也就是说，只具有场绝缘体280并且没有有源器件或半导体柱状物的区域可以被认为是场区296，以及具有有源器件并且具有很少的场绝缘体或没有场绝缘体的区域可以被认为是器件区(举例来说，例如器件区292、294)。如示出的，器件区292可以包括晶体管202。通常，可以相对于衬底205来定义或描述器件区292、294和场区296，以使得器件区292、294例如可以是衬底205的器件区并且器件区296可以是衬底205的器件区。
如在图2和图3中示出的，栅极电极220、接触电极230、接触电极242、和/或接触电极244的部分可以在场绝缘体的部分上方延伸，并延伸到场区296中。例如，电极220、230、242、244可以物理上大于用于形成本征晶体管(例如，晶体管202)的半导体柱状物(例如，半导体柱状物212)和/或电极220、230、242、244可以延伸到半导体柱状物以外，等等。如图3中示出的，栅极电极220可以在器件区中具有深度DX并且在场区296中具有深度DF(也请参考图2)，以使得深度DF可以小于深度DX。深度DF上的这种降低可以减小栅极电极220与接触电极230、242、244的其中一个或多个之间的电容。例如，较薄的电极可具有减小的电容耦合的物理和电气特性。此外，如将意识到的，电极中的器件区部分和场区部分两者可以有助于电容耦合，以使得如所描述的场区上方的较薄电极可以大量减小电容耦合，允许微电子设备200的较大的最大工作频率。
如示出的，场绝缘体280相对于半导体柱状物210可以是非凹陷的(全部或者部分)。例如，如果场绝缘体280的顶部(标记为TFI)与鳍状部分212的顶部(标记为TFP)处于相同水平，则场绝缘体280可以是全部非凹陷的，并且如果场绝缘体280的顶部(TFI)位于鳍状部分212的顶部(TFP)与鳍状部分212的底部(标记为BPF)之间，则场绝缘体280可以是部分非凹陷的。如示出的，场绝缘体280可具有在衬底205的表面(标记为SS)上方的高度(标记为H1)处的顶部表面(TFI)，鳍状部分212可具有在衬底205的表面(SS)上方的高度(标记为H3)处的顶部表面(TFP)，并且鳍状部分212可具有在衬底205的表面(SS)上方的高度(标记为H2)处的底部表面(BFP)。在某些示例中，如讨论的，高度H1可以基本上等于高度H3(即，场绝缘体280可以是全部非凹陷的)。在其它示例中，高度H1可以大于高度H2与高度H3之间的中点(即，场绝缘体280可以是部分非凹陷的，其具有高于鳍状部分212的底部与顶部之间的一半处的顶部表面)。在其它示例中，高度H1可以高于从高度H2至高度H3的30％处(即，场绝缘体280可以是部分非凹陷的，其具有高于鳍状部分212的底部与顶部之间的30％的高度处的顶部表面)。总的来说，场绝缘体可以以任何程度非凹陷，以便减小如所描述的电容耦合。此外，尽管图2和图3中的元素被示出为具有基本上平坦的表面、笔直的侧壁等等，但真正的器件可以被预期为具有某些变化。
如所讨论的，图2和图3例示了具有被设置在衬底205的器件区292上方的基底部分214和鳍状部分212的半导体柱状物210。场绝缘体280可以被设置在衬底205的场区296上方并邻近半导体柱状物210的基底部分214。此外，如上面所讨论的，取决于场绝缘体280中有多少相对于鳍状部分212是非凹陷的，场绝缘体280可以邻近半导体柱状物210的鳍状部分212到某种程度。另外如示出的，栅极电极220可以在器件区292中耦合到半导体柱状物210的鳍状部分212，并可以在场区296中被设置在场绝缘体280上方。栅极电极220可具有器件区292上方的第一深度DX以及场区296上方的第二深度DF(小于第一深度DX)。尽管为了呈现的清楚起见未示出，但晶体管202可以包括被设置在栅极电极220与半导体柱状物210的鳍状部分212之间的栅极电介质。此外，栅极电极220可以包括体材料以及设置在体材料与栅极电介质之间的功函数材料。
如所讨论的，接触电极230、242、或244的其中一个或多个可具有与栅极电极220类似的结构。在某些示例中，接触电极230可以是源极接触并且接触电极242可以是漏极接触。如图2中示出的，接触电极230可以在器件区292中接触半导体柱状物210的鳍状部分212并可以包括在场区296中被设置在场绝缘体280上方的部分。接触电极230的结构可以与栅极电极220的结构类似，以使得接触电极230可具有器件区292上方的深度以及小于器件区292上方的深度的场区296上方的另一深度。
类似地，如所示出的，接触电极242可以在器件区292中接触半导体柱状物210的鳍状部分212并可以包括在场区296中被设置在场绝缘体280上方的部分。如所讨论的，接触电极242的结构可以与栅极电极220的结构类似，以使得接触电极242可具有器件区292上方的深度以及小于器件区292上方的深度的场区296上方的另一深度。
此外，关于图3中的栅极220所描述的各种高度关系(例如，非凹陷的场绝缘体280相对于鳍状部分212是怎样的)也适用于接触电极230、242的应用，并且为了简洁起见将不再重复。通常，接触电极230、242、244可以包括任何适当的材料，举例来说，例如金属。例如，接触电极230可以包括源极金属(即，用于源极接触部的金属)并且接触电极242可以包括漏极金属(即，用于漏极接触部的金属)。在某些示例中，接触电极230和接触电极242可以是相同的一种或多种材料。在其它示例中，接触电极230和接触电极242可以包括不同材料。
如所讨论的，半导体柱状物210可以形成晶体管202的部分。例如，半导体柱状物210的鳍状部分212、鳍状部分212的一部分、或者鳍状部分212和基底部分214的某些部分或全部部分可以包括沟道区、源极区、漏极区、和/或集成到晶体管202的其它结构。例如，鳍状部分212可以包括邻近栅极电极220(以及在图2中，基本上在栅极电极220的下方)的沟道区252、在沟道区252的相对侧上的源极区254和漏极区256。例如，源极区254可以邻近源极电极230(以及在图2中，基本上在源极电极230下方)并且漏极区256可以邻近漏极电极242(以及在图2中，基本上在漏极电极242下方)。
另外如所讨论的，共形绝缘体层260可以被设置在半导体柱状物210的基底部分214与场绝缘体280之间。例如，共形绝缘体层260可以与半导体柱状物210的基底部分214接触。在各个示例中，共形绝缘体层260可以是氧化物。此外，共形绝缘体层270可以被设置在半导体柱状物210的基底部分214与场绝缘体280之间。例如，共形绝缘体层270可以与共形绝缘体层260和场绝缘体280接触。在各个示例中，共形绝缘体层270可以是氮化物。
通过描述了与本发明的实施例相关联的结构特征，现在描述用于提供在未凹陷的场绝缘体上方的较薄电极以减小电极耦合并增加IC的工作频率的技术。图4A-图4G是根据本公开内容的至少某些实施方式布置的、在执行具体制作操作时的示例的晶体管的横截面视图。这样的技术可用于得到图2和图3中的结构，其中图4G基本上与图3匹配。通常，针对图4所描述的技术可以提供用于形成图2和图3中的结构的示例的方法；然而，其它方法对于形成图2和图3中的结构可以是可用的。
在图4A中例示出的示例性实施例中，在操作502后，可以在从衬底205形成的半导体柱状物210上设置硬掩模部分410。如所讨论的，衬底205可以包括任何适当的衬底，举例来说，例如硅。在各个示例中，硬掩模和硬掩模部分410可以包括氮化物硬掩模。在其它示例中，可以不使用硬掩模或者可以在进一步处理之前去除硬掩模。
在图4B中例示出的示例性实施例中，可以在衬底205、半导体柱状物210、以及硬掩模部分410上方形成共形绝缘体层260。总之，尽管针对氧化物进行了讨论，但共形绝缘体层260可以包括任何适当的一种或多种绝缘体材料。此外，可以使用任何公知的一种或多种技术(举例来说，例如化学气相沉积等)来形成或沉积共形绝缘体层260。
在图4C中例示出的示例性实施例中，可以在共形绝缘体层260、衬底205、半导体柱状物210、以及硬掩模部分410上方形成共形绝缘体层270。总之，尽管针对氮化物进行了讨论，但共形绝缘体层270可以包括任何适当的一种或多种绝缘体材料。此外，可以使用任何公知的一种或多种技术(举例来说，例如化学气相沉积等)来形成或沉积共形绝缘体层260。尽管针对两个共形绝缘体层讨论了示例性实施例，但在某些示例中，可以使用单个共形绝缘体层。
在图4D中例示出的示例性实施例中，可以邻近共形绝缘体层270形成场绝缘体280。总之，尽管针对场氧化物进行了讨论，但场绝缘体280可以包括任何适当的一种或多种绝缘体材料。如所讨论的，在示例性实施例中，可以通过首先经由任何沉积技术来沉积一个或多个体绝缘体并将所沉积的体绝缘体抛光回到硬掩模部分410来形成场绝缘体280。如示出的，这种抛光过程还可以去除一个或多个共形绝缘体层(例如共形绝缘体层260和共形绝缘体层270)的部分，以暴露出硬掩模部分410。
在某些示例中(例如图4E中的示例性实施例)，选择性蚀刻可以去除共形绝缘体层270的部分。此外，在某些示例中，如示出的，选择性蚀刻可以完全或部分去除硬掩模部分410。例如，选择性氮化物蚀刻可以是深的硅氮化物(例如，SiN)蚀刻，其对氧化物(例如，SiO)和硅(例如，Si)是选择性的。
在某些示例中(例如图4F中的示例性实施例)，可以去除共形绝缘体层260的部分和场绝缘体280的部分，以暴露出半导体柱状物210的鳍状部分212。例如，选择性的氧化物蚀刻可以是相对短的氧化物蚀刻。如在边缘415处示出的，场绝缘体280的部分可以被去除或腐蚀。这种去除或腐蚀例如可以辅助随后接近(accessto)鳍状部分212。
在某些示例中(例如图2中的示例性实施例)，可以使用公知的技术来形成栅极电极220和接触电极230、242、242等等。例如，如由本领域技术人员所公知的镶嵌技术、替换栅极技术、接触沟槽图案化操作(例如，以形成沟槽形状的接触部)等可用于形成栅极电极220和接触电极230、242、242。
或者，继续参考图2，在某些示例中，可以形成一个或多个过孔250a-250d来接触栅极电极220和接触电极230、242、242。随后，可以形成较高等级的金属化层以及内部级的接触部，以部分完成集成电路。此外，可以将已完成的集成电路进行封装并将其键合到其它设备部件或母板等等，以部分形成诸如消费电子产品等等之类的产品。这些技术是本领域技术人员公知的，并且这里将不再重复。
图5是根据本公开内容的至少某些实施方式布置的流程图，其例示了用于形成非凹陷的场绝缘体和场绝缘体上方的较薄电极的过程500。在例示出的实施方式中，过程500可以包括如由操作502、504、506、508、510、512、514、516、和/或518中一个或多个所例示的一个或多个操作、功能或行为。然而，本文中的实施例可以包括任意数量的操作，以使得可以跳过某些操作等等。此外，各个实施例可以包括另外的操作(为了清楚起见未示出)。此外，总的来说，针对图5所描述的技术可以提供用于形成图2和图3中的结构的示例的方法；然而，对于形成图2和图3中的结构，其它方法可以是可用的。
过程500可以以操作502“形成半导体柱状物”开始，在操作502中可以形成半导体柱状物。尽管可以使用本领域中公知的任何技术来执行操作并且本发明的实施例并不限于这方面，但是在图4A中例示出的示例性实施例中，操作502包括对体衬底(例如，硅衬底)上方的硬掩模进行图案化并对体衬底中的一个或多个部分进行蚀刻，以形成一个或多个半导体柱状物。如在图4A中示出的，可以在操作502之后，在从衬底205形成的半导体柱状物210上设置硬掩模部分410。如所讨论的，衬底205可以包括任何适当的衬底，举例来说，例如硅。在各个示例中，硬掩模和硬掩模部分410可以包括氮化物硬掩模。在其它示例中，可以不使用硬掩模或者可以在进一步处理之前去除硬掩模。
过程500可以从操作502继续到操作504“沉积共形氧化物层”，其中，可以在半导体柱状物和硬掩模部分上方形成共形绝缘体层，举例来说，例如氧化物。例如，在图4B中例示出的示例性实施例中，可以在衬底205、半导体柱状物210、以及硬掩模部分410上方形成共形绝缘体层260。总之，尽管针对氧化物进行了讨论，但共形绝缘体层260可以包括任何适当的一种或多种绝缘体材料。此外，可以使用任何公知的一种或多种技术(举例来说，例如化学气相沉积等等)来形成或沉积共形绝缘体层260。
过程500可以从操作504继续到操作506“沉积共形氮化物层“，其中，可以邻近设置在衬底上的半导体柱状物来形成共形绝缘体层，举例来说，例如氮化物。例如，在图4C中例示出的示例性实施例中，可以在共形绝缘体层260、衬底205、半导体柱状物210、以及硬掩模部分410上方形成共形绝缘体层270。总之，尽管针对氮化物进行了讨论，但共形绝缘体层270可以包括任何适当的一种或多种绝缘体材料。此外，可以使用任何公知的一种或多种技术(举例来说，例如化学气相沉积等等)来形成或沉积共形绝缘体层260。尽管针对两个共形绝缘体层讨论了示例性实施例，但是在某些示例中，可以使用单个共形绝缘体层。
过程500可以从操作506继续到操作508“沉积体氧化物”和操作510“对体氧化物进行抛光来形成非凹陷的场氧化物”，其中，可以邻近一个或多个共形绝缘体层来形成场绝缘体，举例来说，例如场氧化物。例如，在图4D中例示出的示例性实施例中，可以邻近共形绝缘体层270来形成场绝缘体280。总之，尽管针对场氧化物进行了讨论，但场绝缘体280可以包括任何适当的一种或多种绝缘体材料。如所讨论的，在示例性实施例中，可以通过首先经由任何沉积技术来沉积一个或多个体绝缘体并将所沉积的体绝缘体抛光回到硬掩模部分410来形成场绝缘体280。如示出的，这种抛光过程还可以去除一个或多个共形绝缘体层(例如共形绝缘体层260和共形绝缘体层270)的部分来暴露硬掩模部分410。
过程500可以从操作510继续到操作512“执行选择性蚀刻以去除共形氮化物层的部分”，其中，可以执行选择性的氮化物蚀刻以去除共形绝缘体层中(举例来说，例如共形氮化物层)的部分。在其中使用单个共形绝缘体的示例中，选择性蚀刻可以暴露半导体柱状物中的鳍状部分。在其它示例中(例如图4E中的示例性实施例)，选择性蚀刻可以去除共形绝缘体层270的部分。此外，在某些示例中，如示出的，选择性蚀刻可以完全或部分去除硬掩模部分410。例如，选择性氮化物蚀刻可以是深的硅氮化物(例如，SiN)蚀刻，其对氧化物(例如，SiO)和硅(例如，Si)来说是选择性的。
过程500可以从操作512继续到操作514“执行选择性蚀刻以去除共形氧化物层和场氧化物的部分”，其中，可以执行选择性蚀刻来去除共形绝缘体(举例来说，例如共形氧化物层)的部分以及场氧化物的部分。在某些示例中(例如图4F中的示例性实施例)，可以去除共形绝缘体层260的部分和场绝缘体280的部分以暴露半导体柱状物210的鳍状部分212。例如，选择性氧化物蚀刻可以是相对短的氧化物蚀刻。如在边缘415处示出的，场绝缘体280的部分可以被去除或腐蚀。这种去除或腐蚀例如可以辅助随后接近鳍状部分212。
过程500可以从操作514继续到操作516“形成电极”，其中可以形成电极。例如，如在图2中示出的，可以使用公知的技术来形成栅极电极220和接触电极230、242、242等等。例如，如由本领域技术人员所公知的镶嵌技术、替换栅极技术、接触沟槽图案化操作(例如，以形成沟槽形状的接触部)等可用于形成栅极电极220和接触电极230、242、242。
过程500可以从操作516继续到操作518“完成集成电路”，其中，可以完成如本文中所讨论的集成电路。例如，如在图2中示出的，可以形成一个或多个过孔250a-250d以接触栅极电极220和接触电极230、242、242。随后，可以形成较高等级的金属化层以及内部级的接触部，以部分完成集成电路。此外，可以将已完成的集成电路进行封装并将其键合到其它设备部件或母板等等，以部分形成诸如消费电子产品等等之类的产品。这些技术是本领域技术人员公知的，并且这里将不再重复。
尽管示例的过程500的实施方式可以包括以例示出的顺序来进行所有示出的框，但本公开内容并不限于这方面，并且在各个示例中，过程500的实施方式可以包括仅进行示出的框的子集和/或以与例示出的顺序不同的顺序来进行。
此外，可以响应于由一个或多个计算机程序产品提供的指令来进行图5中的框的其中任何一个或多个。这些程序产品可以包括提供指令的信号承载介质，当例如由处理器执行该指令时，可以提供本文中所描述的功能性。可以以任意形式的计算机可读介质来提供计算机程序产品。因此，例如，包括一个或多个处理器核的处理器可以响应于由计算机可读介质传送到处理器的指令而进行在图5中示出的框的其中一个或多个。
图6是根据本公开内容的至少某些实施方式布置的、采用具有晶体管的IC的移动计算平台的例示性图示，该晶体管具有非凹陷的场绝缘体和场绝缘体上方的较薄电极。移动计算平台600可以是被配置用于电子数据显示、电子数据处理、无线电子数据传输等其中每个的任何可移动设备。例如，移动计算平台600可以是平板电脑、智能电话、膝上计算机等的其中任何一个，并且其可以包括显示屏605，在示例性实施例中，显示屏605是触摸屏(例如，电容性、电感性、电阻性等等的触摸屏)、芯片级(SoC)或封装级集成系统610、以及电池615。
在展开的视图620中进一步例示了集成系统610。在示例性实施例中，经封装的设备650(在图6中被标记为“具有非凹陷的场绝缘体的存储器/处理器”)包括采用具有如本文中所讨论的非凹陷的场绝缘体和场绝缘体上方的较薄电极的晶体管的至少一个存储器芯片(例如，RAM)、和/或至少一个处理器芯片(例如，微处理器、多核微处理器、或者图形处理器、等等)。在实施例中，封装设备650是包括采用具有如本文中所讨论的非凹陷的场绝缘体和场绝缘体上方的较薄电极的晶体管的SRAM高速缓冲存储器(例如，SRAM高速缓冲存储器可以包括采用如本文中所讨论的晶体管的反相器电路)的微处理器。所采用的晶体管可以包括设置在衬底的器件区上方的半导体柱状物(该半导体柱状物具有基底部分和鳍状部分)、设置在衬底的场区上方并邻近半导体柱状物的基底部分的场绝缘体、以及在器件区中耦合到半导体柱状物的鳍状部分并且在场区中被设置在场绝缘体上方的栅极电极，其中，如本文中所讨论的，栅极电极具有器件区上方的第一深度以及场区上方的小于第一深度的第二深度。经封装的设备650还可以耦合到(例如，通信地耦合到)板、基板、或者插入器(interposer)660、以及功率管理集成电路(PMIC)630、包括宽带RF(无线)发送机和/或接收机(TX/RX)的RF(无线)集成电路(RFIC)625(例如，包括数字基带并且模拟前端模块还包括发送路径上的功率放大器和接收路径上的低噪声放大器)、以及它们的控制器635的其中一个或多个。通常，经封装的设备650还可以耦合到(例如，通信地耦合到)显示屏605。
功能性地，PMIC630可以执行电池功率调整、DC到DC转换等，并因此具有耦合到电池615的输入并具有向其它功能模块提供电流源的输出。如进一步例示出的，在示例性实施例中，RFIC625可以具有耦合到天线(未示出)的输出，以实现多个无线标准或协议中的任何标准或协议，这些标准或协议包括但不限于Wi-Fi(IEEE802.11家族)、WiMAX(IEEE802.16家族)、IEEE802.20、长期演进(LTE)、Ev-DO、HSPA+、HSDPA+、HSUPA+、EDGE、GSM、GPRS、CDMA、TDMA、DECT、蓝牙、及其衍生物、以及被命名为3G、4G、5G及之后的任何其它无线协议。在替代实施方式中，可以将这些板级模块的其中每个集成在耦合到经封装的设备650的封装基板的单独IC上或者集成在耦合到经封装的设备650的封装基板的单个IC(SoC)内。
图7是根据本公开内容的至少某些实施方式布置的计算设备700的功能性框图。例如可以在平台600内部找到计算设备700，并且计算设备700还包括承载多个部件(例如但不限于处理器704(例如，应用处理器)，其可以并入具有如本文中所讨论的非凹陷的场绝缘体和场绝缘体上方的较薄电极的晶体管和至少一个通信芯片1006)的母板702。在实施例中，处理器1004、一个或多个通信芯片706的至少其中之一、等等。处理器704可以物理地和/或电气地耦合到母板702。在某些示例中，处理器704包括封装在处理器704内的集成电路管芯。通常，术语“处理器”可以指代对来自寄存器和/或存储器的电子数据进行处理以便将该电子数据转换成可以储存在寄存器和/或存储器中的其它电子数据的任何器件或器件的一部分。
在各个示例中，一个或多个通信芯片706还可以物理地和/或电气地耦合到母板702。在另外的实施方式中，通信芯片706可以是处理器704中的部分。取决于其应用，计算设备700可以包括其它组件，这些组件可以物理和电气耦合到母板702，也可以不存在这样的耦合。这些其它组件包括但不限于易失性存储器(例如，DRAM)、非易失性存储器(例如，ROM)、闪存、图形处理器、数字信号处理器、密码协处理器、芯片组、天线、触摸屏显示器、触摸屏控制器、电池、音频编解码器、视频编解码器、功率放大器、全球定位系统(GPS)设备、罗盘、加速计、陀螺仪、扬声器、照相机和大容量储存设备(例如硬盘驱动、固态驱动(SSD)、压缩盘(CD)、数字多功能盘(DVD)等等)、等等。
通信芯片706可以实现无线通信，以便将数据传送到计算设备700以及从计算设备700传送数据。术语“无线”及其派生词可用于描述可通过非固态介质通过使用调制电磁辐射来传送数据的电路、设备、系统、方法、技术、通信信道等。该术语并不暗示所关联的设备不包含任何导线，虽然在某些实施例中它们可能不含有。通信芯片706可以实现多个无线标准或协议中的任何标准或协议，这些标准或协议包括但不限于本文中别处所描述的那些标准或协议。如所讨论的，计算设备700可以包括多个通信芯片706。例如，第一通信芯片可以专用于较短距离无线通信(例如Wi-Fi和蓝牙)，并且第二通信芯片可以专用于较长距离无线通信(例如GPS、EDGE、GPRS、CDMA、WiMAX、LTE、Ev-DO以及其它)。
如在本文中所描述的任何实施方式中所使用的，术语“模块”指代被配置为提供本文中所描述的功能性的软件、固件和/或硬件的任意组合。软件可以被体现为软件包、代码和/或指令集或指令，并且“硬件”(如在本文中所描述的任何实施方式中所使用的)例如可以包括单个硬接线电路、可编程电路、状态机电路和/或储存由可编程电路执行的指令的固件或者它们的任意组合。模块可以共同地或单独地被体现为形成较大系统(例如集成电路(IC)、芯片上系统(SoC)等等)中的部分的电路。
尽管已经参照各个实施方式描述了本文中阐述的某些特征，但该描述并不旨在在限制性意义上进行理解。因此，本文中所描述的实施方式以及对关于本公开内容的领域的技术人员来说是显而易见的其它实施方式的各种修改被认为处于本公开内容的精神和范围内。
以下示例关于另外的实施例。
在一个示例中，集成电路器件可以包括设置在衬底的器件区上方的半导体柱状物，使得所述半导体柱状物可具有基底部分和鳍状部分，设置在所述衬底的场区上方并邻近于所述半导体柱状物的所述基底部分的场绝缘体，以及在所述器件区中耦合到所述半导体柱状物的所述鳍状部分并且在所述场区中被设置在所述场绝缘体上方的栅极电极，使得所述栅极电极可具有在所述器件区上方的第一深度以及在所述场区上方的小于所述第一深度的第二深度。
在集成电路器件的另外的示例中，所述集成电路器件可以包括位于所述半导体柱状物的所述基底部分与所述场绝缘体之间的第一共形绝缘体层，使得所述第一共形绝缘体层可以与所述半导体柱状物的所述基底部分接触，并使得所述第一共形绝缘体层可以是氧化物，位于所述半导体柱状物的所述基底部分与所述场绝缘体之间的第二共形绝缘体层，使得所述第二共形绝缘体层可以与所述第一共形绝缘体层和所述场绝缘体接触，并使得所述第二共形绝缘体层可以是氮化物，设置在所述栅极电极与所述半导体柱状物的所述鳍状部分之间的栅极电介质，使得所述栅极电极可以包括体材料以及设置在所述体材料与所述栅极电介质之间的功函数材料，在所述器件区中耦合到所述半导体柱状物的所述鳍状部分并且在所述场区中被设置在所述场绝缘体上方的第一接触电极，使得所述第一接触电极可以是源极电极，使得所述源极电极具有在所述器件区上方的第三深度以及在所述场区上方的小于所述第三深度的第四深度，并使得所述源极电极可以包括源极接触金属，以及在所述器件区中耦合到所述半导体柱状物的所述鳍状部分并且在所述场区中被设置在所述场绝缘体上方的第二接触电极，使得所述第二接触电极包括漏极电极，使得所述漏极电极具有在所述器件区上方的第五深度以及在所述场区上方的小于所述第五深度的第六深度，并使得所述漏极电极可以包括漏极接触金属。所述半导体柱状物的所述鳍状部分可以包括邻近所述栅极电极的沟道区，以及位于所述沟道区的相对侧上的源极区和漏极区，使得所述源极区邻近所述源极电极，并使得所述漏极区邻近所述漏极电极。所述场绝缘体可具有在所述衬底的表面上方第一高度处的顶部表面，并且所述半导体柱状物的所述鳍状部分可具有在所述衬底的所述表面上方第二高度处的底部表面以及在所述衬底的所述表面上方第三高度处的顶部表面。所述第一高度可以是以下高度的至少其中之一：实质上等于所述第三高度的高度、大于所述第二高度与所述第三高度之间的中点的高度、或者高于从所述第二高度至所述第三高度的30％处的高度。
在制造集成电路的方法的另外的示例中，所述方法可以包括通过对体衬底上方的硬掩模进行图案化并蚀刻所述体衬底的部分以形成所述半导体柱状物来形成所述半导体柱状物，使得所述硬掩模的部分可以被设置在所述半导体柱状物上，以及在形成所述共形绝缘体层之前在所述半导体柱状物上方形成第二共形绝缘体层，使得所述第二共形绝缘体层包括氧化物，使得形成所述共形绝缘体层包括在所述第二共形绝缘体层上方形成所述共形绝缘体层，并使得所述共形绝缘体层包括氮化物。邻近所述共形绝缘体形成所述场绝缘体可以包括沉积体场绝缘体并对所述体场绝缘体进行抛光以形成所述场绝缘体并且以暴露所述硬掩模中的所述部分、所述共形绝缘体层的部分、以及所述第二共形绝缘体层的部分。所述场绝缘体可以包括氧化物。执行所述第一选择性蚀刻可以去除所述半导体柱状物上方的硬掩模中的所述部分。执行所述第二选择性蚀刻可以去除邻近所述半导体柱状物的所述鳍状部分的所述第二共形绝缘体层的部分。所述场绝缘体可具有在所述衬底的表面上方第一高度处的顶部表面。所述半导体柱状物的所述鳍状部分可具有在所述衬底的所述表面上方第二高度处的底部表面以及在所述衬底的所述表面上方第三高度处的顶部表面。所述第一高度可以是以下高度的至少其中之一：实质上等于所述第三高度的高度、高于所述第二高度与所述第三高度之间的中点的高度、或者高于从所述第二高度至所述第三高度的30％处的高度。
在另外的示例中，微处理器可以包括还具有包括以上示例的结构的其中任何一个的晶体管的SRAM高速缓冲存储器。
仍然在另外的示例中，移动计算平台可以包括示例的结构中的任何结构。
将认识到，本发明并不限于这样描述的实施例，而是可以在不脱离所附权利要求的范围的情况下使用修改和改变来实施。例如，以上实施例可以包括特征的具体组合。然而，以上实施例并不限于这方面，并且在各种实施方式中，以上实施例可以包括只进行这些特征的子集，进行这些特征的不同顺序，进行这些特征的不同组合，和/或进行除明确列出的那些特征以外的另外的特征。因此，应当参照所附权利要求连同这些权利要求所享有的等同方式的全部范围来确定本发明的范围。

Claims (20)

1.一种集成电路器件，包括：
设置在衬底的器件区上方的半导体柱状物，所述半导体柱状物具有基底部分和鳍状部分；
场绝缘体，所述场绝缘体设置在所述衬底的场区上方并邻近于所述半导体柱状物的所述基底部分；以及
栅极电极，所述栅极电极在所述器件区中耦合到所述半导体柱状物的所述鳍状部分并且在所述场区中被设置在所述场绝缘体上方，其中，所述栅极电极具有在所述器件区上方的第一深度以及在所述场区上方的第二深度，所述第二深度小于所述第一深度。
2.根据权利要求1所述的集成电路器件，其中，所述场绝缘体具有在所述衬底的表面上方第一高度处的顶部表面，其中，所述半导体柱状物的所述鳍状部分具有在所述衬底的所述表面上方第二高度处的顶部表面，并且其中，所述第一高度基本上等于所述第二高度。
3.根据权利要求1所述的集成电路器件，其中，所述场绝缘体具有在所述衬底的表面上方第一高度处的顶部表面，其中，所述半导体柱状物的所述鳍状部分具有在所述衬底的所述表面上方第二高度处的底部表面以及在所述衬底的所述表面上方第三高度处的顶部表面，并且其中，所述第一高度是以下两个高度的至少其中之一：高于所述第二高度与所述第三高度之间的中点的高度；或者高于从所述第二高度至所述第三高度的30％处的高度。
4.根据权利要求1所述的集成电路器件，还包括：
共形氧化物绝缘体层，所述共形氧化物绝缘体层位于所述半导体柱状物的所述基底部分与所述场绝缘体之间，并且与所述半导体柱状物的所述基底部分接触；以及
共形氮化物绝缘体层，所述共形氮化物绝缘体层位于所述半导体柱状物的所述基底部分与所述场绝缘体之间，并且与所述第一共形绝缘体层和所述场绝缘体接触。
5.根据权利要求1所述的集成电路器件，还包括：
接触电极，所述接触电极在所述器件区中耦合到所述半导体柱状物的所述鳍状部分并且在所述场区中被设置在所述场绝缘体上方，其中，所述接触电极具有在所述器件区上方的第三深度以及在所述场区上方的第四深度，所述第四深度小于所述第三深度。
6.根据权利要求1所述的集成电路器件，还包括：
源极电极，所述源极电极在所述器件区中耦合到所述半导体柱状物的所述鳍状部分并且在所述场区中被设置在所述场绝缘体上方，其中，所述接触电极具有在所述器件区上方的第三深度以及在所述场区上方的第四深度，所述第四深度小于所述第三深度；以及
漏极电极，所述漏极电极在所述器件区中耦合到所述半导体柱状物的所述鳍状部分并且在所述场区中被设置在所述场绝缘体上方，其中，所述接触电极具有在所述器件区上方的第三深度以及在所述场区上方的第四深度，所述第四深度小于所述第三深度，
其中，所述半导体柱状物的所述鳍状部分包括邻近于所述栅极电极的沟道区，以及位于所述沟道区的相对侧上的源极区和漏极区，其中，所述源极区邻近于所述源极电极，并且其中，所述漏极区邻近于所述漏极电极。
7.根据权利要求1所述的集成电路器件，还包括：
设置在所述栅极电极与所述半导体柱状物的所述鳍状部分之间的栅极电介质，其中，所述栅极电极包括体材料以及设置在所述体材料与所述栅极电介质之间的功函数材料。
8.根据权利要求1所述的集成电路器件，还包括：
第一共形绝缘体层，所述第一共形绝缘体层位于所述半导体柱状物的所述基底部分与所述场绝缘体之间，其中，所述第一共形绝缘体层与所述半导体柱状物的所述基底部分接触，并且其中，所述第一共形绝缘体层包括氧化物；
第二共形绝缘体层，所述第二共形绝缘体层位于所述半导体柱状物的所述基底部分与所述场绝缘体之间，其中，所述第二共形绝缘体层与所述第一共形绝缘体层和所述场绝缘体接触，并且其中，所述第二共形绝缘体层包括氮化物；
栅极电介质，所述栅极电介质设置在所述栅极电极与所述半导体柱状物的所述鳍状部分之间，其中，所述栅极电极包括体材料以及设置在所述体材料与所述栅极电介质之间的功函数材料；
第一接触电极，所述第一接触电极在所述器件区中耦合到所述半导体柱状物的所述鳍状部分并且在所述场区中被设置在所述场绝缘体上方，其中，所述第一接触电极包括源极电极，其中，所述源极电极具有在所述器件区上方的第三深度以及在所述场区上方的第四深度，所述第四深度小于所述第三深度，并且其中，所述源极电极包括源极接触金属；以及
第二接触电极，所述第二接触电极在所述器件区中耦合到所述半导体柱状物的所述鳍状部分并且在所述场区中被设置在所述场绝缘体上方，其中，所述第二接触电极包括漏极电极，其中，所述漏极电极具有在所述器件区上方的第五深度以及在所述场区上方的第六深度，所述第六深度小于所述第五深度，并且其中，所述漏极电极包括漏极接触金属，
其中，所述半导体柱状物的所述鳍状部分包括邻近于所述栅极电极的沟道区、以及位于所述沟道区的相对侧上的源极区和漏极区，其中，所述源极区邻近于所述源极电极，并且其中，所述漏极区邻近于所述漏极电极，并且
其中，所述场绝缘体具有在所述衬底的表面上方第一高度处的顶部表面，其中，所述半导体柱状物的所述鳍状部分具有在所述衬底的所述表面上方第二高度处的底部表面以及在所述衬底的所述表面上方第三高度处的顶部表面，并且其中，所述第一高度是以下三个高度的至少其中之一：基本上等于所述第三高度的高度、高于所述第二高度与所述第三高度之间的中点的高度、或者大于从所述第二高度至所述第三高度的30％处的高度。
9.一种微处理器，包括：
SRAM高速缓冲存储器，所述SRAM高速缓冲存储器还包括晶体管，所述晶体管包括：
设置在衬底的器件区上方的半导体柱状物，所述半导体柱状物具有基底部分和鳍状部分；
场绝缘体，所述场绝缘体设置在所述衬底的场区上方并邻近于所述半导体柱状物的所述基底部分；以及
栅极电极，所述栅极电极在所述器件区中耦合到所述半导体柱状物的所述鳍状部分并且在所述场区中被设置在所述场绝缘体上方，其中，所述栅极电极具有在所述器件区上方的第一深度以及在所述场区上方的第二深度，所述第二深度小于所述第一深度。
10.根据权利要求9所述的微处理器，还包括：
第一共形绝缘体层，所述第一共形绝缘体层位于所述半导体柱状物的所述基底部分与所述场绝缘体之间，其中，所述第一共形绝缘体层与所述半导体柱状物的所述基底部分接触，并且其中，所述第一共形绝缘体层包括氧化物；
第二共形绝缘体层，所述第二共形绝缘体层位于所述半导体柱状物的所述基底部分与所述场绝缘体之间，其中，所述第二共形绝缘体层与所述第一共形绝缘体层和所述场绝缘体接触，并且其中，所述第二共形绝缘体层包括氮化物；
栅极电介质，所述栅极电介质设置在所述栅极电极与所述半导体柱状物的所述鳍状部分之间，其中，所述栅极电极包括体材料以及设置在所述体材料与所述栅极电介质之间的功函数材料；
第一接触电极，所述第一接触电极在所述器件区中耦合到所述半导体柱状物的所述鳍状部分并且在所述场区中被设置在所述场绝缘体上方，其中，所述第一接触电极包括源极电极，其中，所述源极电极具有在所述器件区上方的第三深度以及在所述场区上方的第四深度，所述第四深度小于所述第三深度，并且其中，所述源极电极包括源极接触金属；以及
第二接触电极，所述第二接触电极在所述器件区中耦合到所述半导体柱状物的所述鳍状部分并且在所述场区中被设置在所述场绝缘体上方，其中，所述第二接触电极包括漏极电极，其中，所述漏极电极具有在所述器件区上方的第五深度以及在所述场区上方的第六深度，所述第六深度小于所述第五深度，并且其中，所述漏极电极包括漏极接触金属，
其中，所述半导体柱状物的所述鳍状部分包括邻近于所述栅极电极的沟道区、以及位于所述沟道区的相对侧上的源极区和漏极区，其中，所述源极区邻近于所述源极电极，并且其中，所述漏极区邻近于所述漏极电极，并且
其中，所述场绝缘体具有在所述衬底的表面上方第一高度处的顶部表面，其中，所述半导体柱状物的所述鳍状部分具有在所述衬底的所述表面上方第二高度处的底部表面以及在所述衬底的所述表面上方第三高度处的顶部表面，并且其中，所述第一高度是以下三个高度的至少其中之一：基本上等于所述第三高度的高度、高于所述第二高度与所述第三高度之间的中点的高度、或者大于从所述第二高度至所述第三高度的30％处的高度。
11.一种移动计算平台，包括：
微处理器，所述微处理器包括：
设置在衬底的器件区上方的半导体柱状物，所述半导体柱状物具有基底部分和鳍状部分，
场绝缘体，所述场绝缘体设置在所述衬底的场区上方并邻近于所述半导体柱状物的所述基底部分，
栅极电极，所述栅极电极在所述器件区中耦合到所述半导体柱状物的所述鳍状部分并且在所述场区中被设置在所述场绝缘体上方，其中，所述栅极电极具有在所述器件区上方的第一深度以及在所述场区上方的第二深度，所述第二深度小于所述第一深度；
通信地耦合到所述微处理器的显示屏；以及
通信地耦合到所述微处理器的无线收发机。
12.根据权利要求11所述的移动计算平台，还包括：
第一共形绝缘体层，所述第一共形绝缘体层位于所述半导体柱状物的所述基底部分与所述场绝缘体之间，其中，所述第一共形绝缘体层与所述半导体柱状物的所述基底部分接触，并且其中，所述第一共形绝缘体层包括氧化物；
第二共形绝缘体层，所述第二共形绝缘体层位于所述半导体柱状物的所述基底部分与所述场绝缘体之间，其中，所述第二共形绝缘体层与所述第一共形绝缘体层和所述场绝缘体接触，并且其中，所述第二共形绝缘体层包括氮化物；
栅极电介质，所述栅极电介质设置在所述栅极电极与所述半导体柱状物的所述鳍状部分之间，其中，所述栅极电极包括体材料以及设置在所述体材料与所述栅极电介质之间的功函数材料；
第一接触电极，所述第一接触电极在所述器件区中耦合到所述半导体柱状物的所述鳍状部分并且在所述场区中被设置在所述场绝缘体上方，其中，所述第一接触电极包括源极电极，其中，所述源极电极具有在所述器件区上方的第三深度以及在所述场区上方的第四深度，所述第四深度小于所述第三深度，并且其中，所述源极电极包括源极接触金属；以及
第二接触电极，所述第二接触电极在所述器件区中耦合到所述半导体柱状物的所述鳍状部分并且在所述场区中被设置在所述场绝缘体上方，其中，所述第二接触电极包括漏极电极，其中，所述漏极电极具有在所述器件区上方的第五深度以及在所述场区上方的第六深度，所述第六深度小于所述第五深度，并且其中，所述漏极电极包括漏极接触金属，
其中，所述半导体柱状物的所述鳍状部分包括邻近于所述栅极电极的沟道区、以及位于所述沟道区的相对侧上的源极区和漏极区，其中，所述源极区邻近于所述源极电极，并且其中，所述漏极区邻近于所述漏极电极，并且
其中，所述场绝缘体具有在所述衬底的表面上方第一高度处的顶部表面，其中，所述半导体柱状物的所述鳍状部分具有在所述衬底的所述表面上方第二高度处的底部表面以及在所述衬底的所述表面上方第三高度处的顶部表面，并且其中，所述第一高度是以下三个高度的至少其中之一：基本上等于所述第三高度的高度、高于所述第二高度与所述第三高度之间的中点的高度、或者大于从所述第二高度至所述第三高度的30％处的高度。
13.一种制造集成电路的方法，所述方法包括：
邻近于半导体柱状物形成共形绝缘体层，所述半导体柱状物被设置在衬底上；
邻近于所述共形绝缘体层形成场绝缘体；
执行第一选择性蚀刻来去除所述共形绝缘体层中的至少一部分，以暴露出所述半导体柱状物的鳍状部分；
执行第二选择性蚀刻来去除所述场绝缘体的邻近于所述半导体柱状物的所述鳍状部分的至少一部分；以及
形成耦合到所述半导体柱状物的所述鳍状部分并被设置在所述场绝缘体上方的栅极电极，其中，所述栅极电极具有在所述共形绝缘体层上方的第一深度以及在所述场绝缘体上方的第二深度，所述第二深度小于所述第一深度。
14.根据权利要求13所述的方法，其中，所述场绝缘体具有在所述衬底的表面上方第一高度处的顶部表面，其中，所述半导体柱状物的所述鳍状部分具有在所述衬底的所述表面上方第二高度处的顶部表面，并且其中，所述第一高度基本上等于所述第二高度。
15.根据权利要求13所述的方法，其中，所述场绝缘体具有在所述衬底的表面上方第一高度处的顶部表面，其中，所述半导体柱状物的所述鳍状部分具有在所述衬底的所述表面上方第二高度处的底部表面以及在所述衬底的所述表面上方第三高度处的顶部表面，并且其中，所述第一高度是以下高度的至少其中之一：高于所述第二高度与所述第三高度之间的中点的高度；或者大于从所述第二高度至所述第三高度的30％处的高度。
16.根据权利要求13所述的方法，还包括：
在形成所述共形绝缘体层之前，在所述半导体柱状物上方形成第二共形绝缘体层，其中，执行所述第二选择性蚀刻来去除所述第二共形绝缘体层的邻近于所述半导体柱状物的所述鳍状部分的至少一部分。
17.根据权利要求13所述的方法，还包括：
在形成所述共形绝缘体层之前，在所述半导体柱状物上方形成第二共形绝缘体层，其中，所述第二共形绝缘体层包括氧化物，其中，形成所述共形绝缘体层包括在所述第二共形绝缘体层上方形成所述共形绝缘体层，其中，所述共形绝缘体层包括氮化物，并且其中，执行所述第二选择性蚀刻来去除所述第二共形绝缘体层的邻近于所述半导体柱状物的所述鳍状部分的至少一部分。
18.根据权利要求13所述的方法，还包括：
形成所述半导体柱状物，通过对体衬底上方的硬掩模进行图案化并蚀刻所述体衬底的部分来形成所述半导体柱状物，其中，所述硬掩模的部分被设置在所述半导体柱状物上，并且其中，执行所述第一选择性蚀刻来去除在所述半导体柱状物上方的硬掩模的所述部分。
19.根据权利要求13所述的方法，还包括：
形成所述半导体柱状物，通过对体衬底上方的硬掩模进行图案化并蚀刻所述体衬底的部分来形成所述半导体柱状物，其中，所述硬掩模的部分被设置在所述半导体柱状物上；以及
在形成所述共形绝缘体层之前，在所述半导体柱状物上方形成第二共形绝缘体层，其中，形成所述共形绝缘体层包括在所述第二共形绝缘体层上方形成所述共形绝缘体层，
其中，邻近于所述共形绝缘体形成所述场绝缘体包括沉积体场绝缘体以及对所述体场绝缘体进行抛光，以形成所述场绝缘体并暴露出所述硬掩模的所述部分、所述共形绝缘体层的部分、和所述第二共形绝缘体层的部分，
其中，执行所述第一选择性蚀刻来去除所述半导体柱状物上方的硬掩模的所述部分，并且
其中，执行所述第二选择性蚀刻来去除所述第二共形绝缘体层的邻近于所述半导体柱状物的所述鳍状部分的至少一部分。
20.根据权利要求13所述的方法，还包括：
形成所述半导体柱状物，通过对体衬底上方的硬掩模进行图案化并蚀刻所述体衬底的部分来形成所述半导体柱状物，其中，所述硬掩模的部分被设置在所述半导体柱状物上；以及
在形成所述共形绝缘体层之前，在所述半导体柱状物上方形成第二共形绝缘体层，其中，所述第二共形绝缘体层包括氧化物，其中，形成所述共形绝缘体层包括在所述第二共形绝缘体层上方形成所述共形绝缘体层，并且其中，所述共形绝缘体层包括氮化物；
其中，邻近于所述共形绝缘体形成所述场绝缘体包括沉积体场绝缘体以及对所述体场绝缘体进行抛光，以形成所述场绝缘体并暴露出所述硬掩模的所述部分、所述共形绝缘体层的部分、和所述第二共形绝缘体层的部分，并且其中，所述场绝缘体包括氧化物，
其中，执行所述第一选择性蚀刻来去除所述半导体柱状物上方的硬掩模的所述部分，
其中，执行所述第二选择性蚀刻来去除所述第二共形绝缘体层的邻近于所述半导体柱状物的所述鳍状部分的至少一部分，并且
其中，所述场绝缘体具有在所述衬底的表面上方第一高度处的顶部表面，其中，所述半导体柱状物的所述鳍状部分具有在所述衬底的所述表面上方第二高度处的底部表面以及在所述衬底的所述表面上方第三高度处的顶部表面，并且其中，所述第一高度是以下三个高度的至少其中之一：基本上等于所述第三高度的高度、高于所述第二高度与所述第三高度之间的中点的高度、或者大于从所述第二高度至所述第三高度的30％处的高度。
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