CN117059657A - 半导体装置 - Google Patents

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金成玟
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Abstract

提供了一种半导体装置。所述半导体装置包括：有源鳍，在基底的上表面上在第一方向上延伸，有源鳍包括第一鳍部分和位于第一鳍部分上的第二鳍部分；隔离图案，位于第一鳍部分与第二鳍部分之间；栅极结构，与有源鳍交叉，并且在与第一方向交叉的第二方向上延伸；以及源极/漏极区域，分别位于第二鳍部分的在栅极结构的两侧上的区域中，其中，栅极结构包括栅电极、一对栅极间隔件和位于栅电极与有源鳍之间的栅极绝缘层，栅电极与有源鳍的一区域交叉并且在第二方向上延伸，一对栅极间隔件沿着栅电极的在第一方向上的两个侧表面在第二方向上延伸并且包括与隔离图案的材料相同的材料。

Description

半导体装置
本申请要求于2022年5月11日在韩国知识产权局提交的第10-2022-0057662号韩国专利申请的优先权的权益，该韩国专利申请的公开内容通过引用全部包含于此。
技术领域
本公开的示例实施例涉及一种半导体装置和制造该半导体装置的方法。
背景技术
随着对半导体装置的高性能、高速度和/或多功能的需求已经增加，对半导体装置的集成密度的需求也已经增加。已经积极地进行了对包括具有三维结构的沟道的半导体装置的开发，以满足对半导体装置的高集成密度的需求。
发明内容
本公开的示例实施例可以提供一种具有改善的可靠性的半导体装置。
本公开的示例实施例可以提供一种通过简化的工艺制造具有改善的可靠性的半导体装置的方法。
根据本公开的示例实施例，一种半导体装置包括：有源鳍，在基底的上表面上在第一方向上延伸，有源鳍包括第一鳍部分和位于第一鳍部分上的第二鳍部分；隔离图案，位于第一鳍部分与第二鳍部分之间；栅极结构，与有源鳍交叉，并且在与第一方向交叉的第二方向上延伸；以及源极/漏极区域，分别位于第二鳍部分的在栅极结构的两侧上的区域中，其中，栅极结构包括与有源鳍的一区域交叉并且在第二方向上延伸的栅电极、沿着栅电极的在第一方向上的两个侧表面在第二方向上延伸并且包括与隔离图案的材料相同的材料的一对栅极间隔件、以及位于栅电极与有源鳍之间的栅极绝缘层。
根据本公开的示例实施例，一种半导体装置包括：基底，具有包括第一区域和第二区域的上表面；第一晶体管，位于基底的第一区域上；以及第二晶体管，位于基底的第二区域上，其中，第一晶体管包括在基底的第一区域上在第一方向上延伸的第一有源鳍、位于第一鳍部分与第二鳍部分之间的第一隔离图案、与第一有源鳍交叉并在与第一方向交叉的第二方向上延伸的第一栅极结构、以及分别位于第二鳍部分的在第一栅极结构的两侧上的区域中的第一源极/漏极区域，其中，第一有源鳍具有第一鳍部分和位于第一鳍部分上的第二鳍部分，其中，第一栅极结构包括一对第一栅极间隔件，所述一对第一栅极间隔件包括与第一隔离图案的材料相同的材料，其中，第二晶体管包括在基底的第二区域上在第一方向上延伸的第二有源鳍、与第二有源鳍交叉并在第二方向上延伸的第二栅极结构、以及分别位于第二有源鳍的在第二栅极结构的两侧上的区域中的第二源极/漏极区域。
根据本公开的示例实施例，一种半导体装置包括：有源鳍，设置在基底上并且在第一方向上延伸，有源鳍具有第一鳍部分和位于第一鳍部分上的第二鳍部分；隔离图案，位于第一鳍部分与第二鳍部分之间；栅极结构，与有源鳍交叉并且在与第一方向交叉的第二方向上延伸；以及源极/漏极区域，分别位于第二鳍部分的在栅极结构的两侧上的区域中，其中，栅极结构包括与有源鳍的一个区域交叉并且包括延伸电极部分的栅电极、沿着栅电极的在第一方向上的两个侧表面在第二方向上延伸并且包括与隔离图案的材料相同的材料的一对栅极间隔件、以及位于栅电极与有源鳍之间的栅极绝缘膜，延伸电极部分在第一鳍部分与第二鳍部分之间穿过所述一个区域以在第二方向上至少部分地围绕第二鳍部分。
根据本公开的示例实施例，一种半导体装置包括：有源图案，在基底的上表面上在第一方向上延伸，其中，有源图案在与基底的上表面垂直的竖直方向上被划分为第一部分和第二部分；隔离图案，位于有源图案的第一部分和第二部分之间；多个沟道层，在有源图案上在竖直方向上彼此间隔开；栅极结构，在与第一方向交叉的第二方向上延伸，以至少部分地围绕所述多个沟道层中的每个；以及源极/漏极区域，分别设置在第二部分的在栅极结构的两侧上的区域上并连接到所述多个沟道层，其中，栅极结构包括在第二方向上延伸以围绕所述多个沟道层中的每个的栅电极、沿着栅电极的在第一方向上被截取的两个侧表面在第二方向上延伸并且包括与隔离图案的材料相同的材料的一对栅极间隔件、以及位于栅电极与所述多个沟道层之间的栅极绝缘层。
根据本公开的示例实施例，一种制造半导体装置的方法包括以下步骤：提供半导体基底，半导体基底具有被划分为第一区域和第二区域的上表面；在半导体基底的第一区域中形成牺牲图案；在半导体基底上生长半导体层，以至少部分地覆盖牺牲图案；通过对半导体层和半导体基底的区域的一部分进行蚀刻，在半导体基底的第一区域和第二区域上形成在第一方向上延伸的第一有源鳍和第二有源鳍，其中，第一有源鳍具有第一鳍部分和位于第一鳍部分上的第二鳍部分，第一鳍部分和第二鳍部分通过牺牲图案彼此隔离；形成与第一有源鳍交叉的第一虚设栅极结构和与第二有源鳍交叉的第二虚设栅极结构；从第一有源鳍去除牺牲图案，以在第一鳍部分与第二鳍部分之间形成隔离空间；在第一虚设栅极结构的两个侧表面上形成一对第一栅极间隔件，并在第二虚设栅极结构的两个侧表面上形成一对第二栅极间隔件，并且通过用与第一栅极间隔件和第二栅极间隔件的材料相同的材料填充隔离空间来形成隔离图案；在第一有源鳍的在第一虚设栅极结构的两侧上的区域中形成第一源极/漏极区域，并在第二有源鳍的在第二虚设栅极结构的两侧上的区域中形成第二源极/漏极区域；去除第一虚设栅极结构和第二虚设栅极结构，以形成第一栅极空间和第二栅极空间；以及在第一栅极空间中形成第一栅极结构，并在第二栅极空间中形成第二栅极结构。
附图说明
通过下面结合附图进行的详细描述，将更清楚地理解本公开的以上和其他方面、特征和优点，在附图中：
图1A和图1B是示出根据本公开的示例实施例的半导体装置的第一区域和第二区域的平面图；
图2A和图2B是示出图1A和图1B中示出的半导体装置实施例的分别沿着线Ia-Ia'和线Ib-Ib'截取的剖视图；
图3A和图3B是示出图1A和图1B中示出的半导体装置实施例的分别沿着线II1a-II1a'和线II1b-II1b'截取的剖视图；
图4A和图4B是示出图1A和图1B中示出的半导体装置实施例的分别沿着线II2a-II2a'和线II2b-II2b'截取的剖视图；
图5A和图5B是示出根据本公开的示例实施例的半导体装置的剖视图；
图6是示出根据本公开的示例实施例的半导体装置的平面图；
图7A至图7C是示出图6中示出的半导体装置实施例的分别沿着线I-I'、线II1-II1'和线II2-II2'截取的剖视图；
图8是示出根据本公开的示例实施例的半导体装置的剖视图；
图9是示出根据本公开的示例实施例的半导体装置的平面图；
图10A至图10C是示出图9中示出的半导体装置实施例的分别沿着线I-I'、线II1-II1'和线II2-II2'截取的剖视图；
图11A至图11D是示出根据本公开的示例实施例的制造半导体装置的方法的操作(制造基底的操作)的剖视图；
图12A至图12F是示出根据本公开的示例实施例的制造半导体装置的方法的操作(鳍隔离工艺)的剖视图；
图13A至图13D是示出根据本公开的示例实施例的制造半导体装置的方法的操作(形成栅极结构的操作)的剖视图；
图14A至图14F是分别示出图11A、图11C、图12A、图12C、图12F和图13B中示出的半导体装置实施例的平面图；
图15A至图15F是示出根据本公开的示例实施例的制造半导体装置的方法的操作的剖视图；
图16是示出根据本公开的示例实施例的半导体装置的平面图；
图17A至图17C是示出图16中示出的半导体装置实施例的分别沿着线I-I'、线II1-II1'和线II2-II2'截取的剖视图；
图18是示出根据本公开的示例实施例的半导体装置的平面图；
图19A至图19C是示出图18中示出的半导体装置实施例的分别沿着线I-I'、线II-II'和线III-III'截取的剖视图；以及
图20A至图20H是示出根据本公开的示例实施例的制造半导体装置的方法的工艺的剖视图。
具体实施方式
在下文中，将参照附图对本公开的实施例进行如下描述。然而，本发明主题可以以许多不同的形式实施，并且不应被解释为限于在此阐述的实施例。在附图中，同样的附图标记遍及说明书地表示同样的元件，并且可以省略重复的描述。将理解的是，尽管在此可以使用术语“第一”、“第二”等来描述各种元件，但这些元件不应受这些术语限制。这些术语仅用于将一个元件与另一元件区分开。因此，例如，在不脱离本发明构思的教导的情况下，下面讨论的第一元件、第一组件或第一部分可以被称为第二元件、第二组件或第二部分。如在此使用的，术语“和/或”包括相关所列项中的一个或更多个的任何组合和全部组合。注意的是，尽管未就其进行具体描述，但关于一个实施例描述的方面可以包含在不同的实施例中。也就是说，所有的实施例和/或任何实施例的特征可以以任何方式和/或组合进行组合。
图1A和图1B是示出根据示例实施例的半导体装置的第一区域和第二区域的平面图。图2A和图2B是示出图1A和图1B中示出的半导体装置实施例的分别沿着线Ia-Ia'和线Ib-Ib'截取的剖视图。图3A和图3B是示出图1A和图1B中示出的半导体装置实施例的分别沿着线II1a-II1a'和线II1b-II1b'截取的剖视图。图4A和图4B是示出图1A和图1B中示出的半导体装置实施例的分别沿着线II2a-II2a'和线II2b-II2b'截取的剖视图。
参照图1A至图4B，根据示例实施例的半导体装置100可以包括基底101、在基底101的不同区域中的第一晶体管100A和第二晶体管100B。图1A、图2A、图3A和图4A示出了第一晶体管100A，图1B、图2B、图3B和图4B示出了第二晶体管100B。
参照图1A，第一晶体管100A可以包括在基底101的第一区域中在第一方向(例如，D1)上延伸的第一有源鳍105A以及与第一有源鳍105A交叉并在与第一方向垂直的第二方向(例如，D2)上延伸的多个第一栅极结构160A。类似地，参照图1B，第二晶体管100B可以包括在基底101的第二区域中在第一方向(例如，D1)上延伸的第二有源鳍105B以及与第二有源鳍105B交叉并在与第一方向垂直的第二方向(例如，D2)上延伸的多个第二栅极结构160B。
基底101可以包括例如半导体(诸如Si或Ge)或化合物半导体(诸如SiGe、SiC、GaAs、InAs或InP)。基底101可以包括有源区域，诸如掺杂有杂质的阱或掺杂有杂质的结构。例如，第一区域的有源区域可以具有用于N-MOSFET的p型阱，第二区域的有源区域可以具有用于P-MOSFET的n型阱。
在示例实施例中，第一晶体管100A可以包括单栅极(SG)晶体管，第二晶体管100B可以包括增强型栅极(EG)晶体管。在示例实施例中，第一晶体管100A可以包括N-MOSFET，第二晶体管100B可以包括P-MOSFET，但它们的示例实施例不限于此。
在下文中，将与图1A和图1B一起参照图2A至图4B更详细地描述在一个基底101上实现的第一晶体管100A和第二晶体管100B的结构。
第一有源鳍105A和第二有源鳍105B可以具有在第三方向(例如，D3)上从基底101(或有源区域)的上表面突出的图案。第一有源鳍105A和第二有源鳍105B可以用作晶体管100A和100B中的每个的沟道区域。在示例实施例中，第一有源鳍105A和第二有源鳍105B中的每个的数量在附图中为一个，但多个第一有源鳍105A和多个第二有源鳍105B可以在第二方向(例如，D2)上并排设置(见图16和图17A至图17C)。
器件隔离层110可以限定第一有源鳍105A和第二有源鳍105B(见图3A和图3B以及图4A和图4B)。器件隔离层110可以是浅沟槽隔离层。例如，器件隔离层110可以包括氧化硅或基于氧化硅的绝缘材料。第一有源鳍105A和第二有源鳍105B可以延伸穿过器件隔离层110，第一有源鳍105A和第二有源鳍105B的部分可以从器件隔离层110的上部突出。
第一晶体管100A和第二晶体管100B可以分别包括第一栅极结构160A和第二栅极结构160B。如图1中所示，第一栅极结构160A可以具有在第一区域中在第二方向(例如，D2)上延伸的线形状，第二栅极结构160B可以具有在第二区域中在第二方向(例如，D2)上延伸的线形状。第一栅极结构160A和第二栅极结构160B可以在D3方向上与第一有源鳍105A和第二有源鳍105B中的每个的一个区域叠置。第一栅极结构160A和第二栅极结构160B中的每个可以包括一对栅极间隔件162、依次设置在该对栅极间隔件162之间的栅极绝缘层164和栅电极165、以及设置在栅电极165上的栅极覆盖层166。也就是说，如图1A和图1B中所示，栅电极165可以与第一有源鳍105A和第二有源鳍105B中的每个的一个区域交叉并且可以在第二方向(例如，D2)上延伸，一对栅极间隔件162可以设置在栅电极165中的每个的在第一方向(例如，D1)上的两个侧表面上。
例如，栅极绝缘层164可以包括氧化硅和/或高k电介质。栅电极165可以包括导电材料，诸如掺杂的硅、金属氮化物(例如TiN、TaN或WN等)或金属(例如，W等)。例如，栅极间隔件162可以由诸如SiO、SiN、SiON或SiOC的绝缘材料形成，栅极覆盖层166可以由诸如SiN或SiON的绝缘材料形成。
在示例实施例中，第一栅极结构160A和第二栅极结构160B的组件可以被不同地构造。例如，当第一晶体管100A是SG晶体管并且第二晶体管100B是EG晶体管时，第二栅极结构160B的栅极绝缘层164的厚度可以大于第一栅极结构160A的栅极绝缘层164的厚度。
在示例实施例中，与SOI FinFET结构类似，第一晶体管100A可以具有作为嵌入在第一有源鳍105A中的绝缘膜的隔离图案120，以防止或减轻短沟道效应。
示例实施例中使用的第一有源鳍105A可以在与基底101的上表面垂直的第三方向(例如，D3)上包括第一鳍部分105a和第二鳍部分105b，隔离图案120可以设置在第一鳍部分105a与第二鳍部分105b之间。隔离图案120可以与第一栅极结构160A的栅极间隔件162一起形成。
例如，可以使用预先嵌入在基底101的第一区域中的牺牲图案131(在图12A中)而不是使用预先制造为基底101的绝缘体上硅(SOI)基底来提供示例实施例中使用的隔离图案120。具体地，可以形成第一有源鳍105A，可以去除牺牲图案，并且可以在形成栅极间隔件162的工艺中用与栅极间隔件162的绝缘材料相同的绝缘材料至少部分地填充空的空间，从而形成隔离图案120(见图12D和图12E)。在该填充工艺期间，隔离图案120可以从第一鳍部分105a的上表面和第二鳍部分105b的下表面生长，并且来自两个不同的鳍部分105a和105b的生长可以彼此合并。
如图2A、图3A和图4A中所示，示例实施例中使用的隔离图案120可以包括从第一鳍部分105a的上表面生长的第一部分120a和从第二鳍部分105b的下表面生长的第二部分120b，第一部分120a和第二部分120b可以在它们之间具有边界表面BL。边界表面BL可以通过将第一部分120a与第二部分120b合并来形成，并且可以在通过电子显微镜(例如，SEM、TEM)拍摄的图像中被视觉地识别。
然而，在图2A中的剖面上，因为形成隔离图案120的工艺与其他区域略微不同，所以边界表面BL可以不同地呈现，或者可以是不明显的。具体地，当形成隔离图案120时，隔离图案120可以形成在图2A中示出的剖面上被虚设栅极结构至少部分地围绕的空间中，使得绝缘材料可以从第一鳍部分105a的上表面和第二鳍部分105b的下表面以及由虚设栅极结构提供的表面(空间的侧表面)生长，并且可以至少部分地填充该空间。因此，边界表面BL可以不与其他区域不同地呈现(例如，图4A)，或者可以是不明显的。
在第一有源鳍105A的设置有第一源极/漏极区域150A的部分沿第二方向(例如，D2)的剖面(见图4A)中，隔离图案120可以具有侧壁延伸部分120E，侧壁延伸部分120E延伸到第一有源鳍105A(即，第一鳍部分105a和第二鳍部分105b)的侧壁。类似地，参照图4B，与栅极间隔件162相同的材料膜120E'可以在第二源极/漏极区域150B下方形成在第二有源鳍105B的在第二方向(例如，D2)上的两个侧壁中的每个上。
在示例实施例中，第一晶体管100A可以以与SOI FinFET类似的其中隔离图案120设置在第一有源鳍105A中的结构而不是利用SOI基底来实现，第二晶体管100B可以以与体FinFET类似的FinFET结构来实现。
如此，在示例实施例中，可以仅在基底101的第一区域中选择性地设置用于隔离图案120的牺牲图案(见图11B)。即使选择性地设置牺牲图案，基底101也可以遍及第一区域和第二区域具有平坦的上表面(见图11C和图11D)。因此，第一有源鳍105A和第二有源鳍105B可以在D3方向上具有基本相同的水平(level，或称为“高度”)。如图3A和图3B中所示，被第一栅极结构160A覆盖的第一有源鳍105A的上端可以在D3方向上具有与被第二栅极结构160B覆盖的第二有源鳍105B的上端的水平相同的水平。
第一晶体管100A可以包括第一源极/漏极区域150A，第一源极/漏极区域150A设置在第一有源鳍105A的设置在第一栅极结构160A的两侧上的区域中。类似地，第二晶体管100B可以包括第二源极/漏极区域150B，第二源极/漏极区域150B设置在第二有源鳍105B的设置在第二栅极结构160B的两侧上的区域中。
第一源极/漏极区域150A和第二源极/漏极区域150B可以包括Si、SiGe或Ge，并且基于N-MOSFET或P-MOSFET实现方案，第一源极/漏极区域150A和第二源极/漏极区域150B可以具有不同的材料或不同的形状。例如，当第一晶体管100A是N-MOSFET时，第一源极/漏极区域150A可以包括硅，并且可以掺杂有N型杂质(例如，磷(P)、氮(N)、砷(As)和锑(Sb))。第一源极/漏极区域150A可以具有具备平缓的角的六边形剖面或多边形剖面。当第二晶体管100B是PMOS晶体管时，第二源极/漏极区域150B可以包括硅锗(SiGe)，并且可以掺杂有P型杂质(例如，硼(B)、铟(In)和镓(Ga))。第二源极/漏极区域150B可以具有五边形剖面。
如此，第一晶体管100A可以包括第一有源鳍105A、第一栅极结构160A和第一源极/漏极区域150A，第二晶体管100B可以包括第二有源鳍105B、第二栅极结构160B和第二源极/漏极区域150B。
层间绝缘层180可以设置在器件隔离层110上。层间绝缘层180可以设置在第一源极/漏极区域150A和第二源极/漏极区域150B上，并且可以至少部分地围绕第一栅极结构160A和第二栅极结构160B。例如，层间绝缘层180可以包括可流动氧化物(FOX)、东燃硅氮烷(TOSZ)、未掺杂的硅酸盐玻璃(USG)、硼硅酸盐玻璃(BSG)、磷硅酸盐玻璃(PSG)、硼磷硅酸盐玻璃(BPSG)、等离子体增强型原硅酸四乙酯(PETEOS)、氟硅酸盐玻璃(FSG)、高密度等离子体(HDP)氧化物、等离子体增强型氧化物(PEOX)、可流动CVD(FCVD)氧化物或它们的组合。可以使用化学气相沉积(CVD)工艺、可流动CVD工艺或旋涂工艺来形成层间绝缘层180。
参照图2A和图2B以及图4A和图4B，第一晶体管100A可以包括连接到第一源极/漏极区域150A的第一接触结构190A，第二晶体管100B可以包括连接到第二源极/漏极区域150B的第二接触结构190B。第一接触结构190A和第二接触结构190B中的每个可以在第三方向(例如，D3)上延伸穿过层间绝缘层180。第一接触结构190A和第二接触结构190B中的每个可以包括接触插塞195以及至少部分地围绕接触插塞195的侧壁和下表面的导电阻挡层192。例如，导电阻挡层192可以包括Ti、Ta、TiN、TaN或它们的组合，接触插塞195可以包括钨(W)、钴(Co)、钛(Ti)或其合金或者它们的组合。第一源极/漏极区域150A和第二源极/漏极区域150B可以包括金属硅化物层，金属硅化物层用于减小分别与第一接触结构190A和第二接触结构190B接触的区域中的接触电阻。例如，金属硅化物层可以包括CoSi、NiSi或TiSi。
如上所述，通过将由与栅极间隔件162的材料相同的材料形成的隔离图案120设置到第一有源鳍105A，而不是使用相对昂贵的SOI基底作为基底101，根据示例实施例的半导体装置100可以有效地防止或减轻第一晶体管100A中的短沟道效应。此外，与SOI FinFET类似的具有隔离图案120的第一晶体管100A和与体FinFET类似的第二晶体管100B可以一起形成在单个基底101上。
图5A和图5B是示出根据示例实施例的半导体装置的剖视图。
图5A和图5B中示出的剖面可以对应于图3A中的剖面，并且可以是有源鳍105A和105B中的每个的设置有栅极结构160A或160B(或栅电极165)的部分沿第二方向(例如，D2)截取的剖面。
参照图5A和图5B，根据示例实施例的半导体装置100A'和100A”可以包括设置在有源鳍105A和105B中(即，在第一鳍部分105a与第二鳍部分105b之间)的隔离图案120'和120”。
与前述示例实施例类似，隔离图案120'和120”可以包括从第一鳍部分105a的上表面生长的第一部分120a'和120a”以及从第二鳍部分105b的下表面生长的第二部分120b'和120b”，第一部分120a'和120a”与第二部分120b'和120b”可以在它们之间具有边界表面BL。隔离图案120'和120”可以具有与有源鳍105A和105B的宽度不同的宽度。
参照图5A，隔离图案120'可以具有比第一鳍部分105a和第二鳍部分105b的相邻部分的宽度w2小的宽度w1。
可选地，参照图5B，隔离图案120”可以具有比第一鳍部分105a和第二鳍部分105b的相邻部分的宽度wb大的宽度wa。
隔离图案120'和120”的宽度可以基于用于形成有源鳍105A和105B的蚀刻工艺条件以及形成基底101的材料和牺牲图案131(在图11B中)的材料的蚀刻选择性来确定。具体地，当在形成有源鳍105A和105B的工艺期间牺牲图案被过蚀刻时，如图5A中所示，隔离图案120'的宽度w1可以相对减小，或者可选地，如图5B中所示，隔离图案120”的宽度wa可以相对增大。
图6是示出根据示例实施例的半导体装置的平面图。图7A至图7C是示出图6中示出的半导体装置实施例的分别沿着线I-I'、线II1-II1'和II2-II2'截取的剖视图。
参照图6和图7A至图7C，除了其中栅极间隔件162包括多个间隔件膜162a和162b且包括在隔离图案120中的膜的层叠结构不同的构造之外，根据示例实施例的半导体装置100C可以与图1A至图4B中示出的示例实施例类似。此外，除非另外指出，否则可以参照图1A至图4B中示出的示例实施例中的相同或类似组件的描述来理解此示例实施例中的组件。
与前述示例实施例不同，示例实施例中采用的栅极间隔件162可以包括在栅电极165的两个侧表面上依次堆叠的多个间隔件膜162a和162b。
如图6和图7A中所示，栅极间隔件162可以包括依次堆叠在栅电极165的两个侧壁上的第一间隔件膜162a和第二间隔件膜162b。第一间隔件膜162a和第二间隔件膜162b可以包括具有不同介电常数的绝缘膜。例如，第一间隔件膜162a和第二间隔件膜162b中的至少一个可以包括氧化硅(SiOx)、氮化硅(SiNx)、氮氧化硅(SiOxNy)、碳氮化硅(SiCxNy)和/或碳氮氧化硅(SiOxCyNz)。
隔离图案120可以具有其间具备边界表面BL的第一部分120a和第二部分120b，第一部分120a和第二部分120b可以分别包括相对于边界表面BL对称地布置的第一绝缘膜121a和121b以及相对于边界表面BL对称地布置的第二绝缘膜122a和122b。也就是说，第一绝缘膜121a、第二绝缘膜122a、第二绝缘膜122b和第一绝缘膜121b可以在D3方向上从第一鳍部分105a的上表面依次设置或堆叠。第一绝缘膜121a和121b可以包括与第一间隔件膜162a的材料相同的材料，第二绝缘膜122a和122b可以包括与第二间隔件膜162b的材料相同的材料。
如上所述，根据栅极间隔件162的间隔件膜162a和162b的沉积顺序，可以分别从第一鳍部分105a的上表面和第二鳍部分105b的下表面依次生长由对应的材料形成的绝缘膜121a和121b以及122a和122b。
然而，参照图7B，第一绝缘膜121a和121b可以设置成沿着栅极绝缘层164至少部分地围绕第二绝缘膜122a和122b的部分。如上所述，形成隔离图案120的工艺可以与图7B中示出的剖面中的其他区域中的示例略微不同。具体地，当形成隔离图案120时，图7B中示出的剖面的两个侧表面可以具有被虚设栅极结构至少部分地围绕的空间，使得第一绝缘膜121a和121b可以从第一鳍部分105a的上表面和第二鳍部分105b的下表面以及由虚设栅极结构提供的侧表面生长。因此，如图7B中所示，第一绝缘膜121a和121b可以至少部分地被围绕，第二绝缘膜122a和122b可以至少部分地填充第一绝缘膜121a和121b的内部空间。
图8是示出根据示例实施例的半导体装置的剖视图。图8中的剖面可以对应于图7A中的剖面。
参照图8，与前述示例实施例类似，根据示例实施例的半导体装置100C'可以具有双层膜的栅极间隔件162。具体地，示例实施例中使用的栅极间隔件162可以包括在栅电极165的两个侧表面上依次堆叠的第一间隔件膜162a和第二间隔件膜162b。
然而，示例性实施例中使用的隔离图案120的第一部分120a和第二部分120b中的每个可以包括由与第一间隔件膜162a的材料相同的材料形成的绝缘膜。第一部分120a的绝缘膜和第二部分120b的绝缘膜可以在它们之间具有边界表面BL。
在示例性实施例中，当形成栅极间隔件162时，可以仅在沉积第一间隔件膜162a的工艺中使用由与第一间隔件膜162a的材料相同的材料形成的绝缘膜来形成隔离图案120。例如，当隔离图案120相对薄时，隔离图案120可以仅由与可以优先沉积的第一间隔件膜162a的材料相同的材料形成，即使栅极间隔件162可以包括若干个间隔件膜162a和162b。
图9是示出根据示例实施例的半导体装置的平面图。图10A至图10C是示出图9中示出的半导体装置实施例的分别沿着线I-I'、线II1-II1'和线II2-II2'截取的剖视图。
参照图9和图10A至图10C，除了其中栅极结构160(具体地，栅电极165)具有在第二方向(例如，D2)上至少部分地围绕第二鳍部分105b的环栅(GAA)结构的构造之外，根据示例实施例的半导体装置100D可以与图1A至图4B中示出的示例实施例类似。除非另外指出，否则可以参照图1A至图4B中示出的示例实施例中的相同或类似组件的描述来理解此示例实施例中的组件。
示例实施例中使用的栅电极165可以具有在第二方向(例如，D2)上至少部分地围绕第二鳍部分105b的延伸电极部分165E(见图10B)。此外，栅极绝缘层164可以具有在第一方向(例如，D1)上至少部分地围绕延伸电极部分165E的延伸部分164E(见图10A和图10B)。
如图10A中所示，由于延伸电极部分165E同第一鳍部分105a与第二鳍部分105b之间的一个区域(与栅电极叠置的部分)交叉，因此隔离图案120可以在第一方向(例如，D1)上被延伸电极部分165E划分为多个图案。
如图10A和图10C中所示，在根据示例实施例的具有GAA结构的半导体装置100D中，隔离图案120可以设置在有源鳍105的除了在第三方向(例如，D3)上与栅电极165叠置的部分之外的部分(即，有源鳍105的设置有源极/漏极区域150的部分)中。
如此，示例实施例中的包括隔离图案120的半导体装置可以以各种结构(例如，FinFET、GAA-FET)形成，并且如在图1中示出的示例实施例中，半导体装置可以与不具有隔离图案的体FET一起实现在基底上。例如，图9和图10A至图10C中示出的半导体装置100D(GAA-FET)可以替代图1A中的第一晶体管100A，或者可以与图1A和图1B中的第一晶体管100A和第二晶体管100B一起形成在同一基底101中。
在下文中，将描述根据本发明构思的示例实施例的制造半导体装置的方法的示例。在制造方法(图11A至图14F)的描述中，将描述与图1A至图4B中示出的半导体装置类似的在同一基底上形成SOI FinFET和体FinFET的示例。
图11A至图11D是示出根据示例实施例的制造半导体装置的方法的操作(制造基底的工艺)的剖视图。图14A和图14B是分别示出图11A和图11B中示出的半导体装置实施例的平面图。
参照图11A和图14A，可以在半导体基底101'上形成牺牲层131L。
半导体基底101'可以被划分为在其中形成不同类型的装置的第一区域A和第二区域B。牺牲层131L可以包括相对于半导体基底101'的材料具有蚀刻选择性的半导体材料。例如，半导体基底101'可以是硅(Si)基底，牺牲层131L可以包括硅锗(SiGe)。牺牲层131L的厚度可以限定最终结构的隔离图案120(在图13D中)的厚度。
参照图11B，可以形成至少部分地覆盖半导体基底101'的第一区域A的掩模图案139和牺牲图案131。
可以在牺牲层131L上形成掩模材料层，并且可以使用光致抗蚀剂膜PT来选择性地去除设置在第二区域B中的掩模材料层部分和牺牲层部分，这使第二区域B外露。在示例实施例中，掩模材料层或掩模图案139可以被实现为可以抑制外延生长的非晶材料层。例如，掩模图案139可以包括氧化硅(SiOx)、氮化硅(SiNx)、氮氧化硅(SiOxNy)、碳氮化硅(SiCxNy)和/或碳氮氧化硅(SiOxCyNz)。
参照图11C和图14B，可以使用掩模图案139在半导体基底101'的第二区域B中生长第一半导体层101P。
在该工艺中，可以将第一半导体层101P形成为在D3方向上具有水平与牺牲图案131的上表面的水平相同的上表面。第一半导体层101P可以由与半导体基底101'的材料相同的材料形成。例如，第一半导体层101P可以包括硅。如此，第一半导体层101P可以设置为平坦化层。通过该工艺，最终的基底101可以具有大致平坦的上表面，而无需附加的平坦化工艺。
参照图11D，可以通过在牺牲图案131和第一半导体层101P上再生长第二半导体层101U来获得期望的基底101。
基底101可以具有嵌入在第一区域A中的牺牲图案131，并且可以在第二区域B中以单一的体(例如，Si体)形成。尽管根据示例实施例制造的基底101仅在第一区域A中具有牺牲图案131，但基底101可以具有大致平坦的上表面，而无需附加的平坦化工艺。
图12A至图12F是示出根据示例实施例的制造半导体装置的方法的操作(鳍隔离工艺)的剖视图。图14C、图14D和图14E是分别示出图12A、图12C和图12F中的半导体装置实施例的平面图。
参照图12A和图14C，通过部分地蚀刻图11D中的工艺中获得的基底101，可以分别在基底101的第一区域A和第二区域B中形成在第一方向(例如，D1)上延伸的第一有源鳍105A和第二有源鳍105B。
用于形成鳍的蚀刻工艺可以包括使用掩模的各向异性蚀刻工艺。例如，作为各向异性蚀刻工艺，可以使用双重图案化技术(DPT)或四重图案化技术(QPT)。第一有源鳍105A和第二有源鳍105B可以与第一半导体层101P和第二半导体层101U相比被更深地蚀刻，并且可以延伸到半导体基底101'的设置在牺牲图案131下方的区域的一部分。
如图12A中所示，第一有源鳍105A可以具有第一鳍部分105a和设置在第一鳍部分105a上的第二鳍部分105b，第一鳍部分105a和第二鳍部分105b可以通过牺牲图案131来隔离。
在示例实施例中，当在形成第一有源鳍105A和第二有源鳍105B的工艺中牺牲图案131被过蚀刻时，牺牲图案131可以具有比第一有源鳍105A的侧表面向内凹陷得远的凹陷的侧表面CS。因为牺牲图案131限定后续工艺中形成的隔离图案120(在图12E中)，所以隔离图案可以因过蚀刻而比第一有源鳍105A的相邻部分的宽度小(见图5A)。与示例实施例不同，当牺牲图案131被较少地蚀刻时，牺牲图案131可以具有从第一有源鳍105A的侧表面突出的结构。相应地，隔离图案120可以比第一有源鳍105A的相邻部分的宽度大(见图5B)。
参照图12B，可以形成至少部分地围绕第一有源鳍105A和第二有源鳍105B的器件隔离层110。
在器件隔离层110中，可以形成绝缘材料层以至少部分地覆盖第一有源鳍105A和第二有源鳍105B，并且可以优先执行将绝缘材料层平坦化的工艺。例如，器件隔离层110可以是EOS、USG、PSG、BSG、BPSG、FSG、旋涂玻璃(SOG)、TOSZ或它们的组合。
在平坦化工艺期间，可以去除用于形成鳍的掩模(未示出)。在平坦化工艺之后，可以通过对绝缘材料层进行回蚀来形成器件隔离层110，使得第一有源鳍105A和第二有源鳍105B的区域的一部分被暴露。第一有源鳍105A和第二有源鳍105B在其中被暴露的区域可以设置为沟道区域。在示例实施例中，第一有源鳍105A的牺牲图案131可以在对器件隔离层110进行回蚀的工艺期间被暴露。
参照图12C和图14D，可以形成第一虚设栅极结构170A和第二虚设栅极结构170B以分别与第一有源鳍105A和第二有源鳍105B交叉。
第一虚设栅极结构170A和第二虚设栅极结构170B可以各自包括虚设栅极图案175和覆盖掩模176。覆盖掩模176可以是在先前工艺中用于形成虚设栅极图案的掩模图案。例如，虚设栅极图案175可以包括多晶硅，覆盖掩模176可以包括氮化硅。
参照图12D，可以从第一有源鳍105A去除牺牲图案131。
在形成第一虚设栅极结构170A和第二虚设栅极结构170B(图12C)之后，并且在形成第一栅极间隔件162A和第二栅极间隔件162B(图12E)之前，可以执行该工艺。通过选择性地去除牺牲图案131，可以在第一鳍部分105a与第二鳍部分105b之间形成用于隔离图案120的隔离空间SR。
参照图12E，可以形成第一栅极间隔件162A和第二栅极间隔件162B，并且可以在隔离空间SR中形成隔离图案120。
在示例实施例中，可以与形成第一栅极间隔件162A和第二栅极间隔件162B的工艺同时执行形成隔离图案120的工艺。
可以在第一虚设栅极结构170A和第二虚设栅极结构170B中的每个的两个侧表面上形成一对第一栅极间隔件162A和一对第二栅极间隔件162B，并且也可以用与第一栅极间隔件162A和第二栅极间隔件162B的材料相同的材料至少部分地填充隔离空间SR，从而形成隔离图案120。例如，第一栅极间隔件162A和第二栅极间隔件162B可以包括氮化硅(SiNx)、氮氧化硅(SiOxNy)、碳氮化硅(SiCxNy)、碳氮氧化硅(SiOxCyNz)或它们的组合。
具体地，可以在基底101的上表面上共形地形成用于第一栅极间隔件162A和第二栅极间隔件162B的间隔件材料层，以至少部分地覆盖第一有源鳍105A和第二有源鳍105B以及第一虚设栅极结构170A和第二虚设栅极结构170B。在形成间隔件材料层的工艺中，也可以使第一有源鳍105A的隔离空间SR被至少部分地填充。因为第一有源鳍105A的宽度在第二方向(例如，D2)上相对窄(见图4A)，所以可以更容易地执行该填充工艺。
此后，可以通过各向异性蚀刻选择性地去除间隔件材料层。也就是说，除了设置在每个结构(例如，第一有源鳍105A和第二有源鳍105B以及第一虚设栅极结构170A和第二虚设栅极结构170B)的侧表面上的部分以及设置在隔离空间SR中的隔离图案120之外，设置在每个结构的上表面上的部分可以被去除，因此，第一栅极间隔件162A和第二栅极间隔件162B以及隔离图案120可以被包括。此外，隔离图案120可以具有延伸到第一有源鳍105A的被暴露的部分(即，未被第一虚设栅极结构170A覆盖的部分)的侧表面的侧壁延伸部，并且间隔件材料层也可以保留在第二有源鳍105B的被暴露的部分(未被第二虚设栅极结构170B覆盖的部分)的侧表面上(见图4A和图4B)。
此外，在隔离图案120中，从第一鳍部分105a的上表面生长的第一部分120a和从第二鳍部分105b的下表面生长的第二部分120b可以合并，使得边界表面BL可以形成在第一部分120a与第二部分120b之间。
参照图12F和图14E，可以在第一有源鳍105A的在第一虚设栅极结构170A的两侧上的区域中形成第一源极/漏极区域150A，并且可以在第二有源鳍105B的在第二虚设栅极结构170B的两侧上的区域中形成第二源极/漏极区域150B。
可以蚀刻第一有源鳍105A和第二有源鳍105B的被暴露的部分以使其凹陷，并且可以使用选择性外延生长(SEG)在第一有源鳍105A和第二有源鳍105B的凹陷的上表面上形成第一源极/漏极区域150A和第二源极/漏极区域150B。如上所述，第一源极/漏极区域150A和第二源极/漏极区域150B可以形成为不同的外延层，以形成不同类型的MOSFET装置。
图13A至图13D是示出根据示例实施例的制造半导体装置的方法的操作(形成栅极结构的操作)的剖视图。图14F是示出图13B中的半导体装置实施例的平面图。
参照图13A，可以在图12F中的工艺中获得的组件上形成层间绝缘层180。
可以在器件隔离层110上形成层间绝缘层，以至少部分地覆盖第一有源鳍105A和第二有源鳍105B以及第一虚设栅极结构170A和第二虚设栅极结构170B。层间绝缘层180可以设置在第一源极/漏极区域150A和第二源极/漏极区域150B上，并且可以至少部分地围绕虚设栅极结构170A和170B。例如，层间绝缘层180可以包括FOX、TOSZ、USG、BSG、PSG、BPSG、PETEOS、FSG、HDP氧化物、PEOX、FCVD氧化物或它们的组合。可以使用化学气相沉积(CVD)工艺、可流动CVD工艺或旋涂工艺来形成层间绝缘层180。
参照图13B和图14F，可以将虚设栅极图案175暴露，并且可以通过去除虚设栅极图案175来形成第一栅极开口DR1和第二栅极开口DR2。
可以通过对层间绝缘层180应用平坦化工艺直到图13A中的线PL来执行虚设栅极图案175的暴露。第一栅极开口DR1和第二栅极开口DR2可以暴露第一有源鳍105A和第二有源鳍105B的区域的一部分。第一栅极开口DR1和第二栅极开口DR2可以分别设置为用于形成第一栅极结构160A和第二栅极结构160B的空间。
参照图13C，可以在第一栅极开口DR1和第二栅极开口DR2中形成第一栅极结构160A和第二栅极结构160B。
第一栅极结构160A可以包括第一栅极绝缘层164A、第一栅电极165A和第一栅极覆盖层166A，第二栅极结构160B可以包括第二栅极绝缘层164B、第二栅电极165B和第二栅极覆盖层166B。可以沿着第一栅极开口DR1和第二栅极开口DR2的内侧表面和下表面基本共形地形成第一栅极绝缘层164A和第二栅极绝缘层164B。
例如，第一栅极绝缘层164A和第二栅极绝缘层164B可以包括氧化物、氮化物或高k材料，并且可以具有多层结构。此外，第一栅电极165A和第二栅电极165B可以包括掺杂的多晶硅、金属、导电金属氮化物、导电金属碳化物或它们的组合。例如，第一栅电极165A和第二栅电极165B可以由Al、Cu、Ti、Ta、W、Mo、TaN、NiSi、CoSi、TiN、WN、TiAl、TiAlN、TaCN、TaC、TaSiN或它们的组合形成，但它们的示例实施例不限于此。
如上所述，第一栅极绝缘层164A和/或第一栅电极165A可以包括与第二栅极绝缘层164B和/或第二栅电极165B的材料不同的材料，或者可以包括不同数量的层。
参照图13D，可以形成延伸穿过层间绝缘层180的第一接触结构190A和第二接触结构190B。
可以在层间绝缘层180中形成分别连接到第一源极/漏极区域120A和第二源极/漏极区域120B的第一接触孔和第二接触孔，并且可以在第一接触孔和第二接触孔中形成第一接触结构190A和第二接触结构190B。可以通过相同的工艺将第一接触结构190A和第二接触结构190B一起形成。
第一接触结构190A和第二接触结构190B可以包括防止接触插塞195材料扩散的导电阻挡层192。可以使用原子层沉积(ALD)工艺或CVD工艺来共形地形成导电阻挡层192。例如，导电阻挡层192可以包括TiN、TaN、AlN、WN或它们的组合。此外，接触插塞195可以包括钨(W)、钴(Co)、钛(Ti)、它们的合金或它们的组合。
图15A至图15F是示出根据示例实施例的制造半导体装置的方法的操作的剖视图。制造工艺涉及与图9和图10A至图10C中示出的半导体装置100D类似的GAAFinFET结构的制造方法。
参照图15A，有源鳍105可以包括第一鳍部分和第二鳍部分，并且可以具有在第一鳍部分与第二鳍部分之间的牺牲图案。虚设栅极结构170可以形成为与有源鳍105交叉。虚设栅极结构170可以包括虚设栅极图案175和覆盖掩模176，其可以是与图12C中的左侧的装置区域对应的组件。
参照图15B，可以从第一有源鳍105A去除牺牲图案131，并且可以保留设置在与虚设栅极结构170叠置的区域中的牺牲图案部分131R。
在该操作中，与前述示例实施例不同，可以部分地去除牺牲图案131。因为剩余的牺牲图案部分131R与虚设栅极结构170叠置，所以牺牲图案部分131R可以由于与牺牲图案131的其他部分不同的蚀刻延迟而保留。第一隔离空间SR1和第二隔离空间SR2可以存在于剩余的牺牲图案部分131R的两侧上。
参照图15C，可以在虚设栅极结构170的两侧上形成栅极间隔件162，并且可以在第一隔离空间SR1和第二隔离空间SR2中形成第一隔离图案120_1和第二隔离图案120_2。
在示例实施例中，可以与形成栅极间隔件162的工艺同时执行形成第一隔离图案120_1和第二隔离图案120_2的工艺。
可以在虚设栅极结构170的两个侧表面上形成一对栅极间隔件162，并且可以用与栅极间隔件162的材料相同的材料至少部分地填充第一隔离空间SR1和第二隔离空间SR2，并且可以形成第一隔离图案120_1和第二隔离图案120_2。
参照图15D，可以在器件隔离层110上形成层间绝缘层180以至少部分地覆盖有源鳍105和虚设栅极结构170，并且参照图15E，可以通过抛光工艺暴露虚设栅极图案175，并且可以去除虚设栅极图案175，从而形成栅极开口DR。此后，可以附加地执行蚀刻工艺，以去除剩余的牺牲图案部分131R。由于去除了剩余的牺牲图案部分131R，因此可以在第一鳍部分105a与第二鳍部分105b之间形成第三隔离空间SR3。该去除工艺可以包括执行蚀刻工艺两次。例如，可以通过蚀刻多晶硅的工艺来执行去除虚设栅极图案175的工艺，并且可以通过蚀刻硅锗的工艺来执行去除剩余的牺牲图案部分131R的工艺。
参照图15F，可以在栅极开口DR和第三隔离空间SR3中形成栅极结构160。
可以沿着栅极开口DR的内侧表面和下表面以及第三隔离空间SR3的内表面共形地形成栅极绝缘层164，并且可以在剩余空间中形成栅电极165。此外，可以在栅极开口DR的剩余空间中形成栅极覆盖层166。
栅电极165可以具有在第二方向(例如，D2)上至少部分地围绕第二鳍部分105b的延伸电极部分165E，栅极绝缘层164可以具有在第一方向(例如，D1)上至少部分地围绕延伸电极部分165E的延伸部分164E。如上所述，可以以GAA结构实现根据示例实施例的半导体装置。
图16是示出根据示例实施例的半导体装置的平面图。图17A至图17C是示出图16中示出的半导体装置实施例的分别沿着线I-I'、线II1-II1'和线II2-II2'截取的剖视图。
参照图16和图17A至图17C，除了其中可以设置多个有源鳍105并且可以遍及多个有源鳍105形成源极/漏极区域150中的每个的构造之外，根据示例实施例的半导体装置100E可以与图1A至图4B中示出的示例实施例类似。此外，除非另外指出，否则可以参照图1A至图4B中示出的示例实施例中的相同或类似组件的描述来理解此示例实施例中的组件。
根据示例实施例的半导体装置100E可以包括多个有源鳍105(例如，三个有源鳍105)，源极/漏极区域150中的每个可以遍及三个有源鳍105形成。多个有源鳍105中的每个可以包括在第一鳍部分105a与第二鳍部分105b之间的隔离图案120，隔离图案120可以在不同的有源鳍105中在D3方向上设置在相同的水平上。此外，隔离图案120可以具有相同的厚度。
在示例实施例中，连接到源极/漏极区域150中的每个源极/漏极区域150的有源鳍105的数量可以是三个，但如上所述，可以布置不同数量的有源鳍。
图18是示出根据示例实施例的半导体装置的平面图。图19A至图19C是示出图18中示出的半导体装置实施例的分别沿着线I-I'、线II-II'和线III-III'截取的剖视图。
参照图18和图19A至图19C，除了其中以使用多个沟道层141、142和143的多沟道结构140实现半导体装置100F的构造之外，根据示例实施例的半导体装置100F可以与图1A至图4B中示出的示例实施例类似。此外，除非另外指出，否则可以参照图1A至图4B中示出的示例实施例中的相同或类似组件的描述来理解此示例实施例中的组件。
可以包括三个沟道层141、142和143以及一个栅电极165，三个沟道层141、142和143在有源鳍(在此称为“有源图案105”)上在与基底101的上表面垂直的方向(例如，D3)上彼此间隔开且在第一方向(例如，D1)上延伸，栅电极165围绕三个沟道层141、142和143并在与第一方向(例如，D1)交叉的第二方向(例如，D2)上延伸。如上所述，示例实施例中使用的栅电极165可以形成为置于栅极间隔件162之间并且还置于沟道层141、142和143之间。
半导体装置100F可以包括源极/漏极区域150，源极/漏极区域150设置在设置于栅电极165的两侧上的有源图案105上并且连接到沟道层141、142和143。在示例实施例中，源极/漏极区域150可以设置在设置于栅电极165的两侧上的有源图案105上，并且可以在第一方向(例如，D1)上连接到沟道层141、142和143的两侧。在示例实施例中，沟道层141、142和143的数量可以是三个，但沟道层的数量不限于任何特定示例。沟道层141、142和143可以包括半导体图案。例如，半导体图案可以包括硅(Si)、硅锗(SiGe)和/或锗(Ge)。
源极/漏极区域150可以包括使用多个沟道层141、142和143以及有源图案105作为种子而形成的外延层。源极/漏极区域150可以包括硅锗(SiGe)、硅(Si)和/或碳化硅(SiC)。
可以包括设置在源极/漏极区域150中的每个与栅电极之间的内部间隔件IS。内部间隔件IS可以设置在栅电极165的一侧或两侧上。内部间隔件IS与沟道层141、142和143可以在与基底101的上表面垂直的方向(例如，D3)上交替地设置。源极/漏极区域150中的每个可以与沟道层141、142和143接触，并且可以与栅电极165间隔开且使内部间隔件IS置于源极/漏极区域150与栅电极165之间。栅极绝缘层164可以置于栅电极165与沟道层141、142和143中的每个之间，并且可以延伸到栅电极165与内部间隔件IS中的每个之间的区域。
如图19A至图19C中所示，有源图案105可以被划分为第一鳍部分105a和设置在第一鳍部分105a上的第二鳍部分105b，隔离图案120可以设置在第一鳍部分105a与第二鳍部分105b之间。隔离图案120可以与栅极结构160的栅极间隔件162一起形成。
与前述示例实施例类似，示例实施例中使用的隔离图案120可以包括从第一鳍部分105a的上表面生长的第一部分120a和从第二鳍部分105b的下表面生长的第二部分120b，边界表面BL可以形成在第一部分120a与第二部分120b之间。边界表面BL可以通过使第一部分120a和第二部分120b合并来形成。
如图19C中所示，隔离图案120可以具有延伸到有源图案105的侧壁(即，第一鳍部分105a的侧壁和第二鳍部分105b的侧壁)的侧壁延伸部分120E。
图20A至图20H是示出根据示例实施例的制造半导体装置的方法的操作的剖视图。
参照图20A，可以在基底101上交替地堆叠第二牺牲层135与沟道层141、142和143。此外，基底101还可以包括嵌入的第一牺牲层131。也就是说，至少部分地覆盖有上半导体层101U的第一牺牲层131可以被包括在基底101的上表面上。
第二牺牲层135可以是用于形成多沟道结构的牺牲层，并且可以为图19A和图19B中示出的栅极绝缘层164和栅电极165提供空间。第二牺牲层135可以由相对于沟道层141、142和143具有蚀刻选择性的材料形成。沟道层141、142和143可以包括与第二牺牲层135的材料不同的材料。第二牺牲层135与沟道层141、142和143可以包括例如包含硅(Si)、硅锗(SiGe)和/或锗(Ge)的半导体材料，并且第二牺牲层135与沟道层141、142和143可以包括不同的材料。沟道层141、142和143可以包括杂质，但它们的示例实施例不限于此。
例如，第二牺牲层135可以包括硅锗(Si1-x2Gex2)，沟道层141、142和143可以包括硅(Si)。
第一牺牲层131可以用作隔离图案的牺牲层。例如，基底101可以是硅基底，第一牺牲层131可以是Si1-x1Gex1。因为第一牺牲层131需要相对于第二牺牲层135的蚀刻选择性，所以第一牺牲层131的第一锗含量x1可以大于第二牺牲层135的第二锗含量x2。在示例实施例中，第一锗含量x1可以比第二锗含量x2大0.3或更多。
此后，参照图20B，可以通过去除第二牺牲层135与沟道层141、142和143的堆叠结构以及嵌入有第一牺牲层131的基底101的一部分来形成有源结构。
有源结构可以包括交替地堆叠在有源图案105上且在第一方向(例如，D1)上延伸的第二牺牲层135与沟道层141、142和143。有源图案105可以包括第一鳍部分105a和第二鳍部分105b以及设置在第一鳍部分105a与第二鳍部分105b之间的第一牺牲层131。在从其去除了基底101的一部分的区域中，通过至少部分地填充绝缘材料且使该材料凹陷以允许有源图案105突出，可以形成器件隔离层110。器件隔离层110的上表面可以在D3方向上形成在比嵌入在有源图案105中的第一牺牲层131的水平低的水平上。
此后，参照图20C，可以形成与有源结构交叉的虚设栅极结构170，并且可以通过去除第一牺牲层131来制作隔离空间SR。
虚设栅极结构170可以是牺牲结构，该牺牲结构用于沟道结构140上的其中通过后续工艺设置栅极绝缘层164和栅电极165的空间。虚设栅极结构170可以具有在第二方向(例如，D2方向)上延伸而与有源结构交叉的线形状，并且可以布置为在第一方向(例如，D1方向)上彼此间隔开。虚设栅极结构170可以包括依次堆叠的第一牺牲栅极图案172、第二牺牲栅极图案175和覆盖掩模176。
在示例实施例中，第一牺牲栅极图案172可以包括氧化硅，第二牺牲栅极图案175可以包括多晶硅。覆盖掩模176可以包括氧化硅和/或氮化硅。
在形成虚设栅极结构170之后并且在形成栅极间隔件162之前，可以选择性地去除第一牺牲层131。由此，可以在第一鳍部分105a与第二鳍部分105b之间形成用于隔离图案120的隔离空间SR。
此后，参照图20D，可以在有源结构上分别在虚设栅极结构170的两个侧表面上形成栅极间隔件162，并且可以在隔离空间SR中形成隔离图案120。
在示例实施例中，可以与形成栅极间隔件162的工艺同时执行形成隔离图案120的工艺。
可以分别在虚设栅极结构170中的每个虚设栅极结构170的两个侧表面上形成一对栅极间隔件162，并且也可以用与栅极间隔件162的材料相同的材料至少部分地填充隔离空间SR，从而形成隔离图案120。
具体地，可以在基底101的上表面上共形地形成用于栅极间隔件162的间隔件材料层，以至少部分地覆盖有源结构和虚设栅极结构170。在形成间隔件材料层的工艺中，也可以至少部分地填充有源图案105的隔离空间SR。此后，通过各向异性蚀刻选择性地去除间隔件材料层，可以如图20D中所示形成栅极间隔件162和隔离图案120。此外，因为通过使从第一鳍部分105a的上表面生长的第一部分120a和从第二鳍部分105b的下表面生长的第二部分120b合并来形成隔离图案120，所以可以在第一部分120a与第二部分120b之间形成边界表面BL。
此后，参照图20E，可以通过去除暴露在虚设栅极结构170的两侧上的第二牺牲层135和沟道层141、142和143来形成凹陷RC。通过该工艺，可以形成沟道结构140。
可以使用虚设栅极结构170和栅极间隔件162作为掩模来去除暴露的第二牺牲层135和沟道层141、142和143。在通过去除工艺形成凹陷RC之后，沟道层141、142和143可以在第一方向(例如，D1)上具有有限的长度。可以从在虚设栅极结构170下方的侧表面部分地去除第二牺牲层135和沟道结构140，使得虚设栅极结构170的在第一方向(例如，D1)上的两个侧表面可以设置在虚设栅极结构170和栅极间隔件162下方。
此后，参照图20F，通过从侧表面部分地去除暴露的第二牺牲层135，可以在从其去除了第二牺牲层135的区域中形成内部间隔件层130。此后，可以在设置于虚设栅极结构170的两侧上的凹陷RC中形成源极/漏极区域150。
可以通过例如湿法蚀刻工艺来相对于沟道结构140选择性地蚀刻第二牺牲层135，并且可以将第二牺牲层135去除至在第一方向(例如，D1)距侧表面的预定深度。如上所述，第二牺牲层135可以提供通过蚀刻侧表面而向内凹陷的空间。可以在从其部分地去除了第二牺牲层135的空间中形成内部间隔件层130。例如，内部间隔件层130可以包括SiN、SiCN、SiOCN、SiBCN和SiBN中的至少一种。
在示例实施例中，可以通过顺序地形成具有不同组分(例如，Ge含量)或不同杂质浓度的第一外延层150a和第二外延层150b来获得源极/漏极区域150。
此后，参照图20G，可以在虚设栅极结构170之间形成层间绝缘层180，并且可以去除第二牺牲层135和虚设栅极结构170。
通过形成至少部分地覆盖虚设栅极结构170和源极/漏极区域150的绝缘层，并且执行平坦化工艺，可以形成层间绝缘层180。可以相对于栅极间隔件162、层间绝缘层180和沟道结构140选择性地去除第二牺牲层135和虚设栅极结构170。首先，可以通过去除虚设栅极结构170来形成上间隙区域UR，并且可以通过去除通过上间隙区域UR暴露的第二牺牲层135来形成下间隙区域LR。例如，当第二牺牲层135包括硅锗(Si1-x2Gex2)并且沟道结构140包括硅(Si)时，可以通过使用过乙酸作为蚀刻剂执行湿法蚀刻工艺来选择性地去除第二牺牲层135。在去除工艺期间，可以通过层间绝缘层180和由内部间隔件层130形成的内部间隔件IS来保护源极/漏极区域150。
此后，参照图20H，可以在上间隙区域UR和下间隙区域LR中形成栅极结构160。
可以将栅极绝缘层164形成为共形地且至少部分地覆盖上间隙区域UR和下间隙区域LR的内表面。可以将上间隙区域UR和下间隙区域LR形成为被完全掩埋，并且可以在上间隙区域UR中从上部去除栅电极165至预定深度。可以在上间隙区域UR的从其去除了栅电极165的区域中形成栅极覆盖层166。因此，可以形成包括栅极绝缘层164、栅电极165、栅极间隔件162和栅极覆盖层166的栅极结构160。
此后，通过形成延伸穿过层间绝缘层180的连接到源极/漏极区域150的接触结构190，可以制造图18和图19A至图19C中示出的半导体装置100F。
根据前述示例实施例，在不使用绝缘体上硅(SOI)基底的情况下，通过在形成有源鳍之后去除嵌入的牺牲图案并且在形成栅极间隔件时用相同的材料至少部分地填充去除的空间，可以制造诸如期望的SOI FinFET结构的半导体装置。
如此，具有改善的短沟道效应性质的诸如SOI FinFET结构的半导体装置(例如，单栅极(SG)晶体管或N-MOSFET)可以通过更简化的工艺来制造，并且可以与诸如体FinFET的半导体装置(例如，增强型栅极(EG)晶体管或P-MOSFET)一起实现在基底上。
尽管在上面已经示出和描述了示例实施例，但对本领域技术人员而言将清楚的是，在不脱离如由所附权利要求限定的本公开的范围的情况下，可以做出修改和变化。

Claims (20)

1.一种半导体装置，所述半导体装置包括：
有源鳍，在基底的上表面上在第一方向上延伸，有源鳍包括第一鳍部分和位于第一鳍部分上的第二鳍部分；
隔离图案，位于第一鳍部分与第二鳍部分之间；
栅极结构，与有源鳍交叉，并且在与第一方向交叉的第二方向上延伸；以及
源极/漏极区域，分别位于第二鳍部分的在栅极结构的两侧上的区域中，
其中，栅极结构包括：栅电极，与有源鳍的一区域交叉，并且在第二方向上延伸；一对栅极间隔件，沿着栅电极的在第一方向上的两个侧表面在第二方向上延伸，所述一对栅极间隔件和隔离图案包括相同的材料；以及栅极绝缘层，位于栅电极与有源鳍之间。
2.根据权利要求1所述的半导体装置，其中，隔离图案包括从第一鳍部分的上表面生长的第一部分以及从第二鳍部分的下表面生长的第二部分，第二部分与第一部分具有边界表面。
3.根据权利要求2所述的半导体装置，其中，所述一对栅极间隔件中的每个包括位于栅电极的两个侧表面中的相应侧表面上的第一间隔件膜和第二间隔件膜。
4.根据权利要求3所述的半导体装置，
其中，隔离图案的第一部分和第二部分中的每个包括第一绝缘膜和第二绝缘膜，第一部分的第一绝缘膜和第二部分的第一绝缘膜相对于边界表面对称地布置，第一部分的第二绝缘膜和第二部分的第二绝缘膜相对于边界表面对称地布置，并且
其中，第一绝缘膜和第一间隔件膜包括相同的材料，第二绝缘膜和第二间隔件膜包括相同的材料。
5.根据权利要求3所述的半导体装置，其中，隔离图案的第一部分和第二部分中的每个由与第一间隔件膜的绝缘材料相同的绝缘材料形成。
6.根据权利要求1所述的半导体装置，其中，在有源鳍的设置有栅极结构的部分沿第二方向截取的剖面中，隔离图案的宽度小于第一部分的相邻部分的宽度和第二部分的相邻部分的宽度。
7.根据权利要求1所述的半导体装置，其中，在有源鳍的设置有栅极结构的部分沿第二方向截取的剖面中，隔离图案的宽度大于第一部分的相邻部分的宽度和第二部分的相邻部分的宽度。
8.根据权利要求1所述的半导体装置，
其中，栅电极具有延伸电极部分，延伸电极部分穿过第一鳍部分与第二鳍部分之间的区域以在第二方向上至少部分地围绕第二鳍部分，并且
其中，隔离图案被延伸电极部分划分为第一图案和第二图案。
9.根据权利要求8所述的半导体装置，其中，栅极绝缘层具有在第一方向上至少部分地围绕延伸电极部分的延伸部分。
10.根据权利要求1所述的半导体装置，
其中，有源鳍包括多个有源鳍，源极/漏极区域遍及所述多个有源鳍设置，并且
其中，相对于基底的作为基础参考水平的上表面，所述多个有源鳍的隔离图案位于相同的水平上。
11.根据权利要求1所述的半导体装置，其中，隔离图案具有侧壁延伸部分，在有源鳍的设置有源极/漏极区域的部分沿第二方向截取的剖面中，侧壁延伸部分延伸到有源鳍的侧壁。
12.根据权利要求1所述的半导体装置，所述半导体装置还包括：
多个沟道层，在有源鳍上在与基底的上表面垂直的方向上彼此间隔开，并且在第一方向上延伸，
其中，源极/漏极区域分别连接到所述多个沟道层，并且
其中，栅电极至少部分地围绕所述多个沟道层并且在第二方向上延伸，栅极绝缘层位于所述多个沟道层与栅电极之间以及有源鳍与栅电极之间。
13.一种半导体装置，所述半导体装置包括：
基底，具有包括第一区域和第二区域的上表面；
第一晶体管，位于基底的第一区域上；以及
第二晶体管，位于基底的第二区域上，
其中，第一晶体管包括：第一有源鳍，在基底的第一区域上在第一方向上延伸，第一有源鳍具有第一鳍部分和位于第一鳍部分上的第二鳍部分；第一隔离图案，位于第一鳍部分与第二鳍部分之间；第一栅极结构，与第一有源鳍交叉并在与第一方向交叉的第二方向上延伸，第一栅极结构包括一对第一栅极间隔件，所述一对第一栅极间隔件包括与第一隔离图案的材料相同的材料；以及第一源极/漏极区域，分别位于第二鳍部分的在第一栅极结构的两侧上的区域中，并且
其中，第二晶体管包括：第二有源鳍，在基底的第二区域上在第一方向上延伸；第二栅极结构，与第二有源鳍交叉并在第二方向上延伸；以及第二源极/漏极区域，分别位于第二有源鳍的在第二栅极结构的两侧上的区域中。
14.根据权利要求13所述的半导体装置，其中，相对于基底的作为基础参考水平的上表面，被第一栅极结构至少部分地覆盖的第一有源鳍的上端具有与被第二栅极结构至少部分地覆盖的第二有源鳍的上端的水平相同的水平。
15.根据权利要求13所述的半导体装置，其中，第一隔离图案包括从第一鳍部分的上表面生长的第一部分和从第二鳍部分的下表面生长的第二部分，第二部分与第一部分具有边界表面。
16.根据权利要求15所述的半导体装置，
其中，所述一对第一栅极间隔件中的每个包括具有不同材料的第一间隔件膜和第二间隔件膜，并且
其中，隔离图案的第一部分和第二部分中的每个包括第一绝缘层和第二绝缘层，第一部分的第一绝缘层和第二部分的第一绝缘层相对于边界表面对称地布置，第一部分的第二绝缘层和第二部分的第二绝缘层相对于边界表面对称地布置，第一绝缘层和第一间隔件膜包括相同的材料，第二绝缘层和第二间隔件膜包括相同的材料。
17.根据权利要求13所述的半导体装置，其中，第一栅极结构被构造为延伸到第一鳍部分与第二鳍部分之间的区域并在第二方向上至少部分地围绕第二鳍部分。
18.根据权利要求17所述的半导体装置，
其中，基底的上表面还包括第三区域，在第三区域中设置有第三晶体管，
其中，第三晶体管包括：第三有源鳍，在基底的第三区域上在第一方向上延伸，其中，第三有源鳍具有第三鳍部分和设置在第三鳍部分上的第四鳍部分；第二隔离图案，位于第三鳍部分与第四鳍部分之间；第三栅极结构，与第三有源鳍交叉并在第二方向上延伸；以及第三源极/漏极区域，分别位于第三鳍部分的在第三栅极结构的两侧上的区域中，并且
其中，相对于基底的作为基础参考水平的上表面，第二隔离图案位于与第一隔离图案的水平相同的水平上。
19.一种半导体装置，所述半导体装置包括：
有源鳍，设置在基底上并且在第一方向上延伸，有源鳍具有第一鳍部分和位于第一鳍部分上的第二鳍部分；
隔离图案，位于第一鳍部分与第二鳍部分之间；
栅极结构，与有源鳍交叉并且在与第一方向交叉的第二方向上延伸；以及
源极/漏极区域，分别位于第二鳍部分的在栅极结构的两侧上的区域中，
其中，栅极结构包括：
栅电极，与有源鳍的一个区域交叉并且包括延伸电极部分，延伸电极部分在第一鳍部分与第二鳍部分之间穿过所述一个区域以在第二方向上至少部分地围绕第二鳍部分；
一对栅极间隔件，沿着栅电极的在第一方向上的两个侧表面在第二方向上延伸，并且包括与隔离图案的材料相同的材料；以及
栅极绝缘膜，位于栅电极与有源鳍之间。
20.根据权利要求19所述的半导体装置，其中，隔离图案包括从第一鳍部分的上表面生长的第一部分和从第二鳍部分的下表面生长的第二部分，第二部分与第一部分具有边界表面。
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