TW202345405A - 半導體元件 - Google Patents

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gate
active
gate structure
isolation pattern
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金成玟
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南韓商三星電子股份有限公司
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Abstract

一種半導體元件包括：主動鰭，在第一方向上在基板的上表面上延伸且包括第一鰭部分及位於第一鰭部分上的第二鰭部分；隔離圖案，位於第一鰭部分與第二鰭部分之間；閘極結構，與主動鰭相交且在與第一方向相交的第二方向上延伸；以及源極/汲極區，分別位於第二鰭部分的處於閘極結構的兩側上的區中；其中閘極結構包括：閘極電極，與主動鰭的區相交且在第二方向上延伸；一對閘極間隔件，在第二方向上沿著閘極電極在第一方向上的兩個側表面延伸且包含與隔離圖案的材料相同的材料；以及閘極絕緣層，位於閘極電極與主動鰭之間。

Description

半導體元件
[相關申請案的交叉參考]
本申請案主張2022年5月11日於韓國智慧財產局提出申請的韓國專利申請案第10-2022-0057662號的優先權權益，所述韓國專利申請案的揭露內容全部併入本案供參考。
本揭露的實例性實施例是有關於一種半導體元件及其製造方法。
隨著對高效能、高速度及/或多功能半導體元件的需求增大，對半導體元件的積體密度的需求亦增大。已積極地進行包括具有三維結構的通道的半導體元件的開發以滿足對半導體元件的高積體密度的需求。
本揭露的實例性實施例可提供一種可靠性得以改良的半導體元件。
本揭露的實例性實施例可提供一種經由簡化的製程製造可靠性得以改良的半導體元件的方法。
根據本揭露的實例性實施例，一種半導體元件包括：主動鰭，在第一方向上在基板的上表面上延伸且包括第一鰭部分及第二鰭部分，所述第二鰭部分位於所述第一鰭部分上；隔離圖案，位於所述第一鰭部分與所述第二鰭部分之間；閘極結構，與所述主動鰭相交且在與所述第一方向相交的第二方向上延伸；以及源極/汲極區，分別位於所述第二鰭部分的處於所述閘極結構的兩側上的區中；其中所述閘極結構包括：閘極電極，與所述主動鰭的區相交且在所述第二方向上延伸；一對閘極間隔件，在所述第二方向上沿著所述閘極電極在所述第一方向上的兩個側表面延伸且包含與所述隔離圖案的材料相同的材料；以及閘極絕緣層，位於所述閘極電極與所述主動鰭之間。
根據本揭露的實例性實施例，一種半導體元件包括：基板，具有上表面，所述上表面包括第一區及第二區；第一電晶體，位於所述基板的所述第一區上；以及第二電晶體，位於所述基板的所述第二區上，其中所述第一電晶體包括：第一主動鰭，在第一方向上在所述基板的所述第一區上延伸，其中所述第一主動鰭具有第一鰭部分及第二鰭部分，所述第二鰭部分位於所述第一鰭部分上；第一隔離圖案，位於所述第一鰭部分與所述第二鰭部分之間；第一閘極結構，與所述第一主動鰭相交、在與所述第一方向相交的第二方向上延伸且包括一對第一閘極間隔件，所述一對第一閘極間隔件包含與所述第一隔離圖案的材料相同的材料；以及第一源極/汲極區，分別位於所述第二鰭部分的處於所述第一閘極結構的兩側上的區中，且其中所述第二電晶體包括：第二主動鰭，在所述第一方向上在所述基板的所述第二區上延伸；第二閘極結構，與所述第二主動鰭相交且在所述第二方向上延伸；以及第二源極/汲極區，分別位於所述第二主動鰭的處於所述第二閘極結構的兩側上的區中。
根據本揭露的實例性實施例，一種半導體元件包括：主動鰭，設置於基板上，在第一方向上延伸且具有第一鰭部分及第二鰭部分，所述第二鰭部分位於所述第一鰭部分上；隔離圖案，位於所述第一鰭部分與所述第二鰭部分之間；閘極結構，與所述主動鰭相交且在與所述第一方向相交的第二方向上延伸；以及源極/汲極區，分別位於所述第二鰭部分的處於所述閘極結構的兩側上的區中；其中所述閘極結構包括：閘極電極，所述閘極電極與所述主動鰭的一個區相交且包括延伸電極部分，所述延伸電極部分穿過在所述第一鰭部分與所述第二鰭部分之間的所述一個區以在所述第二方向上至少部分地環繞所述第二鰭部分；一對閘極間隔件，在所述第二方向上沿著所述閘極電極在所述第一方向上的兩個側表面延伸且包含與所述隔離圖案的材料相同的材料；以及閘極絕緣膜，位於所述閘極電極與所述主動鰭之間。
根據本揭露的實例性實施例，一種半導體元件包括：主動圖案，在第一方向上在基板的上表面上延伸，其中所述主動圖案在與所述基板的所述上表面垂直的垂直方向上被劃分成第一部分及第二部分；隔離圖案，位於所述主動圖案的所述第一部分與所述第二部分之間；多個通道層，在所述垂直方向上在所述主動圖案上彼此間隔開；閘極結構，在與所述第一方向相交的第二方向上延伸以至少部分地環繞所述多個通道層中的每一者；以及源極/汲極區，分別設置於所述第二部分的處於所述閘極結構的兩側上的區上且連接至所述多個通道層，其中所述閘極結構包括閘極電極，在所述第二方向上延伸以環繞所述多個通道層中的每一者；一對閘極間隔件，在所述第二方向上沿著所述閘極電極的在所述第一方向上的截取的兩個側表面延伸且包含與所述隔離圖案的材料相同的材料；以及閘極絕緣層，位於所述閘極電極與所述多個通道層之間。
根據本揭露的實例性實施例，一種製造半導體元件的方法包括：提供半導體基板，所述半導體基板具有被劃分成第一區及第二區的上表面；在所述半導體基板的所述第一區中形成犧牲圖案；在所述半導體基板上生長半導體層以至少部分地覆蓋所述犧牲圖案；藉由蝕刻所述半導體層的一些區及所述半導體基板的一些區的一部分來形成在第一方向上在所述半導體基板的所述第一區及所述第二區上延伸的第一主動鰭及第二主動鰭，其中所述第一主動鰭具有第一鰭部分及第二鰭部分，所述第二鰭部分位於所述第一鰭部分上，且所述第一鰭部分與所述第二鰭部分藉由所述犧牲圖案彼此隔離；形成分別與所述第一主動鰭及所述第二主動鰭相交的第一虛設閘極結構及第二虛設閘極結構；自所述第一主動鰭移除所述犧牲圖案以在所述第一鰭部分與所述第二鰭部分之間形成隔離空間；在所述第一虛設閘極結構的兩個側表面及所述第二虛設閘極結構的兩個側表面上分別形成一對第一閘極間隔件及一對第二閘極間隔件，且藉由用與所述第一閘極間隔件及所述第二閘極間隔件的材料相同的材料填充所述隔離空間來形成隔離圖案；在所述第一主動鰭的處於所述第一虛設閘極結構的兩側上的區及所述第二主動鰭的處於所述第二虛設閘極結構的兩側上的區中分別形成第一源極/汲極區及第二源極/汲極區；移除所述第一虛設閘極結構及所述第二虛設閘極結構以形成第一閘極空間及第二閘極空間；以及在所述第一閘極空間及所述第二閘極空間中分別形成第一閘極結構及第二閘極結構。
在下文中，將參考附圖如下闡述本揭露的實施例。然而，本發明標的可體現為許多不同的形式且不應被解釋為僅限於本文中所陳述的實施例。在圖式中，相似的編號在說明書通篇指代相似的構件且可省略重複闡述。應理解，儘管本文中可使用用語第一、第二等來闡述各種構件，但該些構件不應受該些用語限制。該些用語僅用於將一個構件與另一構件區分開。因此，舉例而言，下文所論述的第一構件、第一組件或第一區段可被稱為第二構件、第二組件或第二區段，而此並不背離本發明概念的教示。本文中所使用的用語「及/或」包括相關聯列舉項中的一或多者的任何及所有組合。注意，關於一個實施例所述的態樣可併入於不同的實施例中，但未對此加以具體闡述。即，所有實施例及/或任何實施例的特徵可以任何方式及/或組合來組合。
圖1A及圖1B是說明根據實例性實施例的半導體元件的第一區及第二區的平面圖。圖2A及圖2B是說明圖1A及圖1B中所說明的半導體元件實施例的剖視圖，所述剖視圖分別沿著線Ia-Ia’及Ib-Ib’截取。圖3A及圖3B是說明圖1A及圖1B中所說明的半導體元件實施例的剖視圖，所述剖視圖分別沿著線II1a-II1a’及IIb-IIb’截取。圖4A及圖4B是說明圖1A及圖1B中所說明的半導體元件實施例的剖視圖，所述剖視圖分別沿著線II2a-II2a’及II2b-II2b’截取。
參考圖1A至圖4B，根據實例性實施例的半導體元件100可包括基板101、第一電晶體100A及第二電晶體100B，第一電晶體100A及第二電晶體100B位於基板101的不同區中。圖1A、圖2A、圖3A及圖4A說明第一電晶體100A，且圖1B、圖2B、圖3B及圖4B說明第二電晶體100B。
參考圖1A，第一電晶體100A可包括：第一主動鰭105A，在第一方向（例如，D1）上在基板101的第一區中延伸；以及多個第一閘極結構160A，與第一主動鰭105A相交且在與所述第一方向垂直的第二方向（例如，D2）上延伸。類似地，參考圖1B，第二電晶體100B可包括：第二主動鰭105B，在第一方向（例如，D1）上在基板101的第二區中延伸；以及多個第二閘極結構160B，與主動鰭105A相交且在與第一方向垂直的第二方向（例如，D2）上延伸。
基板101可包含例如半導體，例如Si或Ge；或化合物半導體，例如SiGe、SiC、GaAs、InAs或InP。基板101可包括主動區，例如摻雜有雜質的井或摻雜有雜質的結構。舉例而言，第一區的主動區可具有用於N型金屬氧化物半導體場效電晶體（N-type Metal-Oxide -Semiconductor Field Effect Transistor，N-MOSFET）的p型井，且第二區的主動區可具有用於P型MOSFET（P-type MOSFET，P-MOSFET）的n型井。
在實例性實施例中，第一電晶體100A可包括單閘極（single gate，SG）電晶體，且第二電晶體100B可包括增強閘極（enhanced gate，EG）電晶體。在實例性實施例中，第一電晶體100A可包括N-MOSFET且第二電晶體100B可包括P-MOSFET，但其實例性實施例並不僅限於此。
在下文中，將參考圖2A至圖4B以及圖1A及圖1B更詳細地闡述實施於一個基板101上的第一電晶體100A及第二電晶體100B的結構。
第一主動鰭105A及第二主動鰭105B可具有在第三方向（例如，D3）上自基板101的上表面（或主動區）突出的圖案。第一主動鰭105A及第二主動鰭105B可作為電晶體100A及100B中的每一者的通道區工作。在實例性實施例中，在圖式中第一主動鰭105A及第二主動鰭105A中的每一者的數目是1，但可在第二方向（例如，D1）上並排地提供多個第一主動鰭105A及第二主動鰭105A（參見圖16及圖17A至圖17c）。
元件隔離層110可界定第一主動鰭105A及第二主動鰭105B（參見圖3A及圖3B以及圖4A及圖4B）。元件隔離層110可以是淺溝渠隔離層。舉例而言，元件隔離層110可包含氧化矽或氧化矽系絕緣材料。第一主動鰭105A及第二主動鰭105B可延伸穿過元件隔離層110，且其一部分可自元件隔離層110的上部部分突出。
第一電晶體100A及第二電晶體100B可分別包括第一閘極結構160A及第二閘極結構160B。如圖1中所說明，第一閘極結構160A及第二閘極結構160B可具有在第二方向（例如，D2）上分別在第一區及第二區中延伸的線形狀。第一閘極結構160A及第二閘極結構160B可在D3方向上與第一主動鰭105A及第二主動鰭105B中的每一者的一個區交疊。第一閘極結構160A及第二閘極結構160B中的每一者可包括一對閘極間隔件162、按次序設置於所述一對閘極間隔件162之間的閘極絕緣層164及閘極、以及設置於閘極電極165上的閘極頂蓋層166。即，閘極電極165可與第一主動鰭105A及第二主動鰭105B中的每一者的一個區相交（如圖1A及圖1B中所示）且可在第二方向（例如，D2）上延伸，且所述一對閘極間隔件162可設置於閘極電極165中的每一者在第一方向（例如，D1）上的兩個側表面上。
舉例而言，閘極絕緣層164可包含氧化矽及/或高介電常數（high-k）介電質。閘極電極165可包含導電材料，例如經過摻雜的矽、金屬氮化物（例如TiN、TaN或WN等）或金屬（例如W等）。舉例而言，閘極間隔件162可由絕緣材料（例如SiO、SiN、SiON或SiOC）形成，且閘極頂蓋層166可由絕緣材料（例如SiN或SiON）形成。
在實例性實施例中，第一閘極結構160A的組件與第二閘極結構160B的組件可被配置成有所不同。舉例而言，當第一電晶體100A是SG電晶體且第二電晶體100B是EG電晶體時，第二閘極結構160B的閘極絕緣層164可具有較第一閘極結構160A的閘極絕緣層164的厚度大的厚度。
在實例性實施例中，第一電晶體100A可具有隔離圖案120，與絕緣體上矽鰭式FET（silicon on insulator FinFET，SOI FinFET）結構類似，所述隔離圖案120是嵌置於第一主動鰭105A中以防止或減弱短通道效應的絕緣膜。
實例性實施例中所使用的第一主動鰭105A可包括在與基板101的上表面垂直的第三方向（例如，D3）上的第一鰭部分105a及第二鰭部分105b，且隔離圖案120可設置於第一鰭部分105a與第二鰭部分105b之間。隔離圖案120可與第一閘極結構160A的閘極間隔件162形成於一起。
舉例而言，可使用提前嵌置於基板101的第一區中的犧牲圖案131（在圖12A中）而不是使用提前製造為基板101的絕緣體上矽（SOI）基板來提供實例性實施例中所使用的隔離圖案120。具體而言，在形成閘極間隔件162的製程中，可形成第一主動鰭105A，可移除犧牲圖案，且可使用與閘極間隔件162的絕緣材料相同的絕緣材料至少部分地填充空的空間，藉此形成隔離圖案120（參見圖12D及圖12E）。在此填充製程期間，可自第一鰭部分105a的上表面及第二鰭部分105b的下表面生長隔離圖案120，且自兩個不同的鰭部分105a及105b的生長可彼此合並。
如圖2A、圖3A及圖4A中所說明，實例性實施例中所使用的隔離圖案120可包括自第一鰭部分105a的上表面生長的第一部分120a及自第二鰭部分105b的下表面生長的第二部分120b，且第一部分120a與第二部分120b之間可具有邊界表面BL。邊界表面BL可藉由將第一部分120a與第二部分120b合並來形成，且可在藉由電子顯微鏡（例如掃描電子顯微鏡（scanning electron microscope，SEM）或透射電子顯微鏡（transmission electron microscope，TEM））獲取的影像中視覺地識別。
然而，在圖2A中的橫截面上，由於形成隔離圖案120的製程略微不同於其他區，因此邊界表面BL可能看起來不同或可沒有差別。具體而言，當形成隔離圖案120時，可於在圖2A中所說明的橫截面上被虛設閘極結構至少部分地環繞的空間中形成隔離圖案120，使得絕緣材料可自第一鰭部分105a的上表面及第二鰭部分105b的下表面且亦自虛設閘極結構提供的表面（空間的側表面）生長，且可至少部分地填充所述區。因此，邊界表面BL可能看起來不會與其他區（例如，圖4A）不同或可沒有差別。
在第一主動鰭105A的其中設置有第一源極/汲極區150A的一部分在第二方向（例如，D2）上的橫截面（參見圖4A）中，隔離圖案120可具有延伸至第一主動鰭150A（即第一鰭部分150a及第二鰭部分150b）的側壁的側壁延伸部分120E。類似地，參考圖4B，與閘極間隔件162相同的材料膜120E’可在第一源極/汲極區150A下方形成於第二主動鰭105A在第二方向（例如，D2）上的兩個側壁中的每一者上。
在實例性實施例中，第一電晶體100A可實施於第一主動鰭105A中設置有隔離圖案120的結構中，與SOI finFET類似，但不使用SOI基板；且第二電晶體100B可實施於與體FinFET類似的FinFET結構中。
如此一來，在實例性實施例中，可僅在基板101的第一區中選擇性地設置隔離圖案120的犧牲圖案（參見圖11B）。儘管選擇性地提供犧牲圖案，但遍及第一區及第二區基板101可具有平整的上表面（參見圖11C及圖11D）。因此，第一主動鰭105A與第二主動鰭105B在D3方向上可具有實質上相同的水平高度。如圖3A及圖3B中所說明，第一主動鰭105A的被第一閘極結構160A覆蓋的上端在D3方向上可具有與第二主動鰭105B的被第二閘極結構160A覆蓋的上端的水平高度相同的水平高度。
第一電晶體100A可包括第一源極/汲極區150A，所述第一源極/汲極區150A設置於第一主動鰭105A的設置於第一閘極結構160A的兩側上的區中。類似地，第二電晶體100B可包括第二源極/汲極區150B，所述第二源極/汲極區150B設置於第二主動鰭105B的設置於第二閘極結構160B的兩側上的區中。
第一源極/汲極區150A及第二源極/汲極區150B可包含Si、SiGe或Ge，且第一源極/汲極區150A及第二源極/汲極區150B可基於N-MOSFET實施方案或P-MOSFET實施方案而具有不同的材料或不同的形狀。舉例而言，當第一電晶體100A是N-MOSFET時，第一源極/汲極區150A可包含矽，且可摻雜有N型雜質（例如磷（P）、氮（N）、砷（As）或銻（Sb））。第一源極/汲極區150A可具有角度平緩的六邊形橫截面或多邊形橫截面。當第一電晶體100B是PMOS電晶體時，第二源極/汲極區150B可包含矽鍺（SiGe），且可摻雜有P型雜質（例如硼（B）、銦（In）或鎵（Ga））。第二源極/汲極區150B可具有五邊形橫截面。
如此一來，第一電晶體100A及第二電晶體100B可分別包括第一主動鰭105A及第二主動鰭105B、第一閘極結構160A及第二閘極結構160B、以及第二源極/汲極區150A及150B。
層間絕緣層180可設置於元件隔離層110上。層間絕緣層180可設置於第一源極/汲極區150A及第二源極/汲極區150B上且可至少部分地環繞第一閘極結構160A及第二閘極結構160B。舉例而言，層間絕緣層180可包含可流動氧化物（flowable oxide，FOX）、東燃矽氮烷（tonen silazen，TOSZ）、未經摻雜的二氧化矽玻璃（undoped silica glass，USG）、硼矽酸鹽玻璃（borosilicate glass，BSG）、磷矽酸鹽玻璃（phosphosilicate glass，PSG）、硼磷矽酸鹽玻璃（borophosphosilicate glass，BPSG）、電漿增強原矽酸四乙酯（plasma enhanced tetra ethyl ortho silicate，PETEOS）、氟矽酸鹽玻璃（fluoride silicate glass ，FSG）、高密度電漿（high density plasma，HDP）氧化物、電漿增強氧化物（plasma enhanced oxide，PEOX）、可流動化學氣相沈積（flowable chemical vapor deposition，FCVD）氧化物或其組合。可使用化學氣相沈積（CVD）製程、可流動CVD製程或旋塗製程來形成層間絕緣層180。
參考圖2A及圖2B以及圖4A及圖4B，第一電晶體100A及第二電晶體100B可分別包括連接至第一源極/汲極區150A及第二源極/汲極區150B的第一接觸結構190A及第二接觸結構190B。第一接觸結構190A及第二接觸結構190B中的每一者可在第三方向（例如，D3）上延伸穿過層間絕緣層180。第一接觸結構190A及第二接觸結構190B中的每一者可包括接觸插塞195及導電障壁層192，所述導電障壁層192至少部分地環繞接觸插塞195的側壁及下表面。舉例而言，導電障壁層192可包含Ti、Ta、TiN、TaN或其組合，且接觸插塞195可包含鎢(W)、鈷(Co)、鈦(Ti)、其合金或其組合。第一源極/汲極區150A及第二源極/汲極區150B可分別包括金屬矽化物層以用於減小與第一接觸結構190A及第二接觸結構190B接觸的區中的接觸電阻。舉例而言，金屬矽化物層可包含CoSi、NiSi或TiSi。
如上文所述，根據實例性實施例的半導體元件100可藉由將由與閘極間隔件162的材料相同的材料形成的隔離圖案120提供至第一主動鰭105A而不是使用相對昂貴的SOI基板作為基板101來有效地防止或減弱第一電晶體100A的短通道效應。並且，與SOI FinFET類似的具有隔離圖案120的第一電晶體100A及與體FinFET類似的第二電晶體100B可一起形成於單個基板101上。
圖5A及圖5B是說明根據實例性實施例的半導體元件的剖視圖。
圖5A及圖5B中所說明的橫截面可對應於圖3A中的橫截面，且可以是主動鰭150中的每一者的其中設置有閘極結構160（或閘極電極165）的部分的橫截面，所述橫截面是在第二方向（例如，D2）上截取。
參考圖5A及圖5B，根據實例性實施例的半導體元件100A’及100A’’可包括設置於主動鰭105中（即第一鰭部分105a與第二鰭部分105b之間）的隔離圖案120’及120’’。
與上述實例性實施例類似，隔離圖案120’及120’’可包括自第一鰭部分105a的上表面生長的第一部分120a及自第二鰭部分105b的下表面生長的第二部分120b，且第一部分120a與第二部分120b之間可具有邊界表面BL。隔離圖案120’及120’’可具有與主動鰭150的寬度不同的寬度。
參考圖5A，隔離圖案120’可具有較第一鰭部分105a與第二鰭部分105b的相鄰部分的寬度w2小的寬度w1。
作為另外一種選擇，參考圖5B，隔離圖案120’’可具有較第一鰭部分105a與第二鰭部分105b的相鄰部分的寬度wb小的寬度wa。
可基於用於形成主動鰭105的蝕刻製程條件以及形成基板101的材料及犧牲圖案131（在圖11B中）的材料的蝕刻選擇性來確定隔離圖案120’及120’’的寬度。具體而言，當在形成主動鰭105的製程期間過度蝕刻犧牲圖案時（如圖5A中所說明），隔離圖案120’的寬度w1可相對減小，或作為另外一種選擇，如圖5B中所說明，隔離圖案120’’的寬度wa可相對增大。
圖6是說明根據實例性實施例的半導體元件的平面圖。圖7A至圖7C是說明圖6中所說明的半導體元件實施例的剖視圖，所述剖視圖分別沿著線I-I’、II1-II1’及II2-II2’截取。
參考圖6及圖7A至圖7C，除了閘極間隔件162包括多個間隔件膜162a及162b且隔離圖案120中所包括的膜的層壓結構有所不同的配置之外，根據實例性實施例的半導體元件100C可類似於圖1A至圖4B中所說明的實例性實施例。並且，實例性實施例中的組件可參考對圖1A至圖4B中所說明的實例性實施例中的相同或類似組件的闡述來理解，除非另有指示。
不同於上述實例性實施例，實例性實施例中所採用的閘極間隔件162可包括按次序堆疊於閘極電極165的兩個側表面上的多個間隔件膜162a及162b。
如圖6及圖7A中所說明，閘極間隔件162可包括按次序堆疊於閘極電極165的兩個側壁上的第一間隔件膜162a及第二間隔件膜162b。第一間隔件膜162a及第二間隔件膜162b可包括具有不同介電常數的絕緣膜。舉例而言，第一間隔件膜162a及第二間隔件膜162b中的至少一者可包含氧化矽（SiO x）、氮化矽（SiN x）、氮氧化矽（SiO xN y）、氮碳化矽（SiC xN y）及/或氮碳化矽氧化物（SiO xC yN z）。
隔離圖案120可具有第一部分120a及第二部分120b，第一部分120a與第二部分120b之間具有邊界表面BL，且第一部分120a及第二部分120b可分別包括相對於邊界表面BL對稱地排列的第一絕緣膜121a及121b與第二絕緣膜122a及122b。即，第一絕緣膜121a、第二絕緣膜122a、第二絕緣膜122b及第一絕緣膜121b可在D3方向上自第一鰭部分105a的上表面按次序設置或堆疊。第一絕緣膜121a及121b可包含與第一間隔件膜162a的材料相同的材料，且第二絕緣膜122a及122b可包含與第二間隔件膜162b的材料相同的材料。
如上文所述，根據閘極間隔件162的間隔件膜162a及162b的沈積次序，由對應的材料形成的絕緣膜121a及121b以及122a及122b可按次序分別自第一鰭部分105a的上表面及第二鰭部分105b的下表面生長。
然而，參考圖7B，第一絕緣膜121a及121b可被設置成沿著閘極絕緣層164至少部分地環繞第二絕緣膜122a及122b的一些部分。如上文所述，形成隔離圖案120的製程可略微不同於圖7B中所說明的橫截面中的其他區的實例。具體而言，當形成隔離圖案120時，圖7B中所說明的橫截面的兩個側表面可具有被虛設閘極結構至少部分地環繞的空間，使得第一絕緣膜121a及121b可自第一鰭部分105a的上表面及第二鰭部分105b的下表面且亦自由虛設閘極結構提供的側表面生長。因此，如圖7B中所說明，第一絕緣膜121a及121b可被至少部分地環繞，且第二絕緣膜122a及122b可至少部分地填充第一絕緣膜121a及121b的內部空間。
圖8是說明根據實例性實施例的半導體元件的剖視圖。圖8中的橫截面可對應於圖7中的橫截面。
參考圖8，與上述實例性實施例類似，根據實例性實施例的半導體元件100C’可具有雙膜閘極間隔件162。具體而言，實例性實施例中所使用的閘極間隔件162可包括按次序堆疊於閘極電極165的兩個側表面上的第一間隔件膜162a及第二間隔件膜162b。
然而，實例性實施例中所使用的隔離圖案120的第一部分120a及第二部分120b中的每一者可包括由與第一間隔件膜162a的材料相同的材料形成的絕緣膜。第一部分120a的絕緣膜與第二部分120b的絕緣膜之間可具有邊界表面BL。
在實例性實施例中，當形成閘極間隔件162時，可在沈積第一間隔件膜162a的製程中僅使用由與第一間隔件膜162a的材料相同的材料形成的絕緣膜來形成隔離圖案120。舉例而言，當隔離圖案120相對薄時，即使隔離圖案120可包括閘極間隔件162的數個間隔件膜162a及162b，隔離圖案120亦可僅由與可優先沈積的間隔件膜162a的材料相同的材料形成。
圖9是說明根據實例性實施例的半導體元件的平面圖。圖10A至圖10C是說明圖9中所說明的半導體元件實施例的剖視圖，所述剖視圖分別沿著線I-I’、II1-II1’及II2-II2’截取。
參考圖9及圖10A至圖10C，除了閘極結構160（具體而言，閘極電極165）具有在第二方向（例如，D2）上至少部分地環繞第二鰭部分105b的環繞式閘極（GAA）結構的配置之外，根據實例性實施例的半導體元件100D可類似於圖1A至圖4B中所說明的實例性實施例。實例性實施例中的組件可參考對圖1A至圖4B中所說明的實例性實施例中的相同或類似組件的闡述來理解，除非另有指示。
實例性實施例中所使用的閘極電極165可具有延伸電極部分165E，所述延伸電極部分165E在第二方向（例如，D2）上至少部分地環繞第二鰭部分105b（參見圖10B）。並且，閘極絕緣層164可具有延伸部分164E，所述延伸部分164E在第一方向（例如，D1）上至少部分地環繞延伸電極部分165E（參見圖10A及圖10B）。
如圖10A中所說明，當延伸電極部分165E與第一鰭部分105a與第二鰭部分105之間的一個區（與閘極電極交疊的一部分）相交時，隔離圖案120可在第一方向（例如，D1）上被延伸電極部分165E劃分成多個圖案。
如圖10A及圖10C中所說明，在根據實例性實施例的具有GAA結構的半導體元件100D中，隔離圖案120可設置於主動鰭105的除了在第三方向（例如，D3）上與閘極電極165交疊的部分之外的部分（即主動鰭150的其中設置有源極/汲極區150的一部分）中。
如此一來，實例性實施例中的包括隔離圖案120的半導體元件可形成於各種結構（例如，FinFET、GAA-FET）中，且如在圖1中所說明的實例性實施例中一樣，半導體元件可與在基板上不具有隔離圖案的體FET實施於一起。舉例而言，圖9及圖10A至圖10C中所說明的半導體元件100D（GAA-FET）可取代圖1A中的第一電晶體100A，或可與圖1中的第一電晶體100A及第二電晶體100B一起形成於同一基板101中。
在下文中，將闡述根據本發明概念的實例性實施例的製造半導體元件的方法的實例。在闡述製造方法時（圖11A至圖14F），將闡述SOI FinFET與體FinFET形成於同一基板上的實例，所述實例類似於圖1至4B中所說明的半導體元件。
圖11A至圖11D是說明根據實例性實施例的製造半導體元件的方法的操作（製造基板的製程）的剖視圖。圖14A及圖14B分別是說明圖11A及圖11B中所說明的半導體元件實施例的平面圖。
參考圖11A及圖14A，可在半導體基板101’上形成犧牲層131L。
半導體基板101’可被劃分成形成有不同類型的元件的第一區A及第二區B。犧牲層131L可包含相對於半導體基板101’的材料具有蝕刻選擇性的半導體材料。舉例而言，半導體基板101’可以是矽（Si）基板，且犧牲層131L可包含矽鍺（SiGe）。犧牲層131L的厚度可界定最終結構的隔離圖案120（在圖13D中）的厚度。
參考圖11B，可形成遮罩圖案139及犧牲圖案131，所述遮罩圖案139及犧牲圖案131至少部分地覆蓋半導體基板101’的第一區A。
可在犧牲層131L上形成遮罩材料層，且可使用露出第二區B的光阻劑膜PR選擇性地移除設置於第二區B中的遮罩材料層部分及犧牲層部分。在實例性實施例中，遮罩材料層或遮罩圖案139可被實施為非晶質材料層，所述非晶質材料層可抑制磊晶生長。舉例而言，遮罩圖案139可包含氧化矽（SiO x）、氮化矽（SiN x）、氮氧化矽（SiO xN y）、氮碳化矽（SiC xN y）及/或碳氮氧化矽（SiO xC yN z）。
參考圖11C及圖14B，可使用遮罩圖案139在半導體基板101’的第二區B中生長第一半導體層101P。
在此製程中，第一半導體層101P可被形成為在D3方向上具有水平高度與犧牲圖案131的上表面的水平高度相同的上表面。第一半導體層101P可由與半導體基板101’的材料相同的材料形成。舉例而言，第一半導體層101P可包含矽。如此一來，第一半導體層101P可被設置為平坦化層。經由此製程，最終基板101可在不經受另外的平坦化製程的情況下具有大致平整的上表面。
參考圖11D，可在犧牲圖案131及第一半導體層101P上再次生長第二半導體層101U來獲得所期望的基板101。
基板101可具有嵌置於第一區A中的犧牲圖案131，且可在第二區B中形成於單個體（例如，Si體）中。儘管根據實例性實施例製造的基板101僅在第一區A中具有犧牲圖案131，但基板101可在不經受另外的平坦化製程的情況下具有大致平整的上表面。
圖12A至圖12F是說明根據實例性實施例的製造半導體元件（的方法的操作鰭隔離製程）的剖視圖。圖14C、圖14D及圖14E分別是說明圖12A、圖12C及圖12F中的半導體元件實施例的平面圖。
參考圖12A及圖14C，藉由部分地蝕刻在圖11D中的製程中獲得的基板101，可在基板101的第一區A及第二區B中分別形成在第一方向（例如，D1）上延伸的第一主動鰭105A及第二主動鰭105B。
用於形成鰭的蝕刻製程可包括使用遮罩進行的非等向性蝕刻製程。舉例而言，可使用雙重圖案化技術（double patterning technology，DPT）或四重圖案化技術（quadraple patterning technology，QPT）作為非等向性蝕刻製程。第一主動鰭105A及第二主動鰭105B可較第一半導體層101P及第二半導體層101U更深地被蝕刻且可延伸至半導體基板101’的設置於犧牲圖案131下方的區的一部分。
如圖12A中所說明，第一主動鰭105A可具有第一鰭部分105a及第二鰭部分105b，第二鰭部分105b設置於第一鰭部分105a上，第一鰭部分105a與第二鰭部分105b可藉由犧牲圖案131隔離。
在實例性實施例中，當犧牲圖案131在形成第一主動鰭105A及第二主動鰭105B的製程中被過度蝕刻時，犧牲圖案131可具有凹陷的側表面CS，所述凹陷的側表面CS較第一主動鰭105A的側表面更遠地向內凹陷。由於犧牲圖案131界定在後續的製程中形成的隔離圖案120（在圖12E中），因此隔離圖案可因過度蝕刻（參見圖5A）而小於相鄰的第一主動鰭105A部分的寬度。不同於所述實例性實施例，當犧牲圖案131被蝕刻得較少時，犧牲圖案131可具有自第一主動鰭105A的側表面突出的結構。因此，隔離圖案120可大於相鄰的第一主動鰭105A部分的寬度（參見圖5B）。
參考圖12B，可形成至少部分地環繞第一主動鰭105A及第二主動鰭105B的元件隔離層110。
在元件隔離層110中，可形成絕緣材料層以至少部分地覆蓋第一主動鰭105A及第二主動鰭105B，且可優先執行將絕緣材料層平坦化的製程。舉例而言，元件隔離層110可以是EOS、USG、PSG、BSG、BPSG、FSG、SOG、TOSZ或其組合。
在平坦化製程期間，可移除用於形成鰭的遮罩（未說明）。在平坦化製程之後，可藉由回蝕絕緣材料層使得暴露出第一主動鰭105A及第二主動鰭105B的一些區的一部分來形成隔離層110。暴露出第一主動鰭105A及第二主動鰭105B的區可被設置為通道區。在實例性實施例中，可在回蝕元件隔離層101的製程期間暴露出第一主動鰭105A的犧牲圖案131。
參考圖12C及圖14D，可將第一虛設閘極結構170A及第二虛設閘極結構170B形成為分別與第一主動鰭105A及第二主動鰭105B相交。
第一虛設閘極結構170A及第二虛設閘極結構170B可分別包括虛設閘極圖案175及頂蓋遮罩176。頂蓋遮罩176可以是在先前製程中用於形成虛設閘極圖案的遮罩圖案。舉例而言，虛設閘極圖案175可包含複晶矽，且頂蓋遮罩176可包含氮化矽。
參考圖12D，可自第一主動鰭105A移除犧牲圖案131。
可在形成第一虛設閘極結構170A及第二虛設閘極結構170B（圖12C）之後且在形成第一閘極間隔件162A及第二閘極間隔件162B（圖12E）之前執行此製程。藉由選擇性地移除犧牲圖案131，可在第一鰭部分105a與第二鰭部分105b之間形成用於隔離圖案120的隔離空間SR。
參考圖12E，可形成第一閘極間隔件162A及第二閘極間隔件162B，且可在隔離空間SR中形成隔離圖案120。
在實例性實施例中，形成隔離圖案120的製程可與形成第一閘極間隔件162A及第二閘極間隔件162B的製程同時執行。
可在第一虛設閘極結構170A及第二虛設閘極結構170B中的每一者的兩個側表面上形成一對第一閘極間隔件162A及一對第二閘極間隔件162B，且亦可使用與第一閘極間隔件162A及第二閘極間隔件162B的材料相同的材料至少部分地填充隔離空間SR，藉此形成隔離圖案120。舉例而言，第一閘極間隔件162A及第二閘極間隔件162B可包含氮化矽（SiN x）、氮氧化矽（SiO xN y）、氮碳化矽（SiC xN y）、碳氮氧化矽（SiO xC yN z）或其組合。
具體而言，可在基板101的上表面上共形地形成用於第一閘極間隔件162A及第二閘極間隔件162B的間隔件材料層，以至少部分地覆蓋第一主動鰭105A及第二主動鰭105B以及第一虛設閘極結構170A及第二虛設閘極結構170B。在形成間隔件材料層的製程中，亦可至少部分地填充第一主動鰭105A的隔離空間SR。由於第一主動鰭105A的寬度在第二方向（例如，D2）上相對窄（參見圖4A），因此可更容易執行此填料製程。
此後，可經由非等向性蝕刻選擇性地移除間隔件材料層。即，除了設置於每一結構（例如，第一主動鰭105A及第二主動鰭105B以及第一虛設閘極結構170A及第二虛設閘極結構170B）的側表面上的部分以及設置於隔離空間SR中的隔離圖案120之外，可移除設置於每一結構的上表面上的部分，且因此可包括第一閘極間隔件162A及第二閘極間隔件162B以及隔離圖案120。並且，隔離圖案120可具有延伸至第一主動鰭105A的暴露部分（即未被第一虛設閘極結構170A覆蓋的部分）的側表面的側壁延伸部，且間隔件材料層亦可留在第二主動鰭105B的暴露部分（未被第二虛設閘極結構170B覆蓋的部分）的側表面上（參見圖4A及圖4B）。
並且，在隔離圖案120中，自第一鰭部分105a的上表面生長的第一部分120a與自第二鰭部分105b的下表面生長的第二部分120b可合並，使得可在第一部分120a與第二部分120b之間形成邊界表面BL。
參考圖12F及圖14E，可在第一主動鰭105A的處於第一虛設閘極結構170A的兩側上的區中形成第一源極/汲極區150A，且可在第二主動鰭105B的處於第二虛設閘極結構170B的兩側上的區中形成第二源極/汲極區150B。
可將第一主動鰭105A的暴露部分及第二主動鰭105B的暴露部分蝕刻成凹陷的，且可使用選擇性磊晶生長（selective epitaxial growth，SEG）在第一主動鰭105A的凹陷上表面及第二主動鰭105B的凹陷上表面上形成第一源極/汲極區150A及第二源極/汲極區150B。如上文所述，第一源極/汲極區150A及第二源極/汲極區150B可被形成為不同的磊晶層以形成不同類型的MOSFET元件。
圖13A至圖13D是說明根據實例性實施例的製造半導體元件的方法的操作（形成閘極結構的操作）的剖視圖。圖14F是說明圖13B中所示半導體元件實施例的平面圖。
參考圖13A，可在圖12F中的製程中獲得的組件上形成層間絕緣層180。
可在隔離層110上形成層間絕緣層以至少部分地覆蓋第一主動鰭105A及第二主動鰭105B以及第一虛設閘極結構170A及第二虛設閘極結構170B。層間絕緣層180可設置於第一源極/汲極區150A及第二源極/汲極區150B上且可至少部分地環繞虛設閘極結構170A及170B。舉例而言，層間絕緣層180可包含FOX、TOSZ、USG、BSG、PSG、BPSG、PETEOS、FSG、HDP、PEOX、FCVD氧化物或其組合。可使用化學氣相沈積（CVD）製程、可流動CVD製程或旋塗製程來形成層間絕緣層180。
參考圖13B及圖14F，可暴露出虛設閘極圖案175，且可藉由移除虛設閘極圖案175來形成第一閘極開口DR1及第二閘極開口DR2。
可藉由對層間絕緣層180施加平坦化製程直至圖13A中的線PL來執行暴露出虛設閘極圖案175。第一閘極開口DR1及第二閘極開口DR2可暴露出第一主動鰭105A及第二主動鰭105B的一些區的一部分。第一閘極開口DR1及第二閘極開口DR2可被設置為分別用於形成第一閘極結構160A及第二閘極結構160B的空間。
參考圖13C，可在第一閘極開口DR1及第二閘極開口DR2中形成第一閘極結構160A及第二閘極結構160B。
第一閘極結構160A及第二閘極結構160B可分別包括第一閘極絕緣層164A及第二閘極絕緣層164B、第一閘極電極165A及第二閘極電極165B、以及第一閘極頂蓋層166A及第二閘極頂蓋層166B。第一閘極絕緣層164A與第二閘極絕緣層164B可沿著第一閘極開口DR1及第二閘極開口DR2的內側表面及下表面實質上共形地形成。
舉例而言，第一閘極絕緣層164A及第二閘極絕緣層164B可包含氧化物、氮化物或高介電常數材料，且可具有多層結構。並且，第一閘極電極165A及第二閘極電極165B可包含經過摻雜的複晶矽、金屬、導電金屬氮化物、導電金屬碳化物或其組合。舉例而言，第一閘極電極165A及第二閘極電極165B可由Al、Cu、Ti、Ta、W、Mo、TaN、NiSi、CoSi、TiN、WN、TiAl、TiAlN、TaCN、TaC、TaSiN或其組合形成，但其實例性實施例並不僅限於此。
如上文所述，第一閘極絕緣層164A及/或第一閘極電極165A可包含與第二閘極絕緣層164B及/或第二閘極電極165B的材料不同的材料，或可包括不同數目個層。
參考圖13D，可形成延伸穿過層間絕緣層180的第一接觸結構190A及第二接觸結構190B。
可在層間絕緣層180中形成分別連接至第一源極/汲極區120A及第二源極/汲極區120B的第一接觸孔及第二接觸孔，且可在第一接觸孔及第二接觸孔中形成第一接觸結構190A及第二接觸結構190B。可經由相同的製程一起形成第一接觸結構190A及第二接觸結構190B。
第一接觸結構190A及第二接觸結構190B可包括防止接觸插塞195的材料擴散的導電障壁191。可使用原子層沈積（atomic layer deposition，ALD）製程或CVD製程共形地形成導電障壁191。舉例而言，導電障壁191可包含TiN、TaN、AlN、WN或其組合。並且，接觸插塞195可包含鎢（W）、鈷（Co）、鈦（Ti）、其合金或其組合。
圖15A至圖15F是說明根據實例性實施例的製造半導體元件的方法的操作的剖視圖。所述製造製程是有關於一種製造與圖8及圖9A至圖9C中所說明的半導體元件100D類似的GAA FinFET結構的方法。
參考圖15A，主動鰭105可包括第一鰭部分及第二鰭部分，且可具有位於第一鰭部分與第二鰭部分之間的犧牲圖案。可形成與主動鰭105相交的虛設閘極結構170。虛設閘極結構170可包括虛設閘極圖案175及頂蓋遮罩176，所述虛設閘極圖案175及頂蓋遮罩176可以是與在圖12C中左側的元件區對應的組件。
參考圖15B，可自第一主動鰭105A移除犧牲圖案131，且設置於與虛設閘極結構170交疊的區中的犧牲圖案部分131R可保留下來。
在此操作中，不同於上述實例性實施例，可部分地移除犧牲圖案131。由於殘餘犧牲圖案部分131R與虛設閘極結構170交疊，因此犧牲圖案部分131R可由於與犧牲圖案131的其他部分不同的蝕刻延遲而保留下來。第一隔離空間SR1及第二隔離空間SR2可存在於殘餘犧牲圖案部分131R的兩側上。
參考圖15C，可在虛設閘極結構170的兩側上形成閘極間隔件162，且可在第一隔離空間SR1及第二隔離空間SR2中形成第一隔離圖案120_1及第二隔離圖案120_2。
在實例性實施例中，形成第一隔離圖案120_1及第二隔離圖案120_2的製程可與形成閘極間隔件162的製程同時執行。
可在虛設閘極結構170的兩個側表面上形成一對閘極間隔件162，且可使用與閘極間隔件162A及162B的材料相同的材料來至少部分地填充第一隔離空間SR1及第二隔離空間SR2，且可形成第一隔離圖案120_1及第二隔離圖案120_2。
參考圖15D，可在元件隔離層110上形成層間絕緣層180以至少部分地覆蓋主動鰭105及虛設閘極結構170，且參考圖15E，可經由拋光製程暴露出閘極圖案175，且可移除虛設閘極圖案175，藉此形成閘極開口DR。此後，可另外執行蝕刻製程以移除殘餘犧牲圖案131R。當移除了殘餘犧牲圖案131R時，可在第一鰭部分105a與第二鰭部分105b之間形成第三隔離空間SR。此移除製程可包括執行兩次的蝕刻製程。舉例而言，可藉由蝕刻複晶矽的製程執行移除虛設閘極圖案175的製程，且可藉由蝕刻矽鍺的製程執行移除殘餘犧牲圖案131R的製程。
參考圖15F，可在閘極開口DR及第三隔離空間SR3中形成閘極結構160。
可沿著閘極開口DR的內側表面及下表面及第三隔離空間SR3的內表面共形地形成閘極絕緣層164，且可在剩餘空間中形成閘極電極165。另外，可在閘極開口DR的剩餘空間中形成閘極頂蓋層166。
閘極電極165可具有在第二方向（例如，D2）上至少部分地環繞第二鰭部分105b的延伸電極部分165E，且閘極絕緣層164可具有在第一方向（例如，D1）上至少部分地環繞延伸電極部分165E的延伸部分164E。如上文所述，根據實例性實施例的半導體元件可實施於GAA結構中。
圖16是說明根據實例性實施例的半導體元件的平面圖。圖17A至圖17C是說明圖16中所說明的半導體元件實施例的剖視圖，所述剖視圖分別沿著線I-I’、II1-II1’及II2-II2’截取。
參考圖16及圖17A至圖17C，除了可提供多個主動鰭105且源極/汲極區150中的每一者可被形成為穿過所述多個主動鰭105的配置之外，根據實例性實施例的半導體元件100E可類似於圖1A至圖4B中所說明的實例性實施例。並且，實例性實施例中的組件可參考對圖1A至圖4B中所說明的實例性實施例中的相同或類似組件的闡述來理解，除非另有指示。
根據實例性實施例的半導體元件100E可包括多個主動鰭105（例如，三個主動鰭105），且源極/汲極區150中的每一者可被形成為遍及所述三個主動鰭105中。所述多個主動鰭105中的每一者可包括位於第一鰭部分105A與第二鰭部分105B之間的隔離圖案120，且隔離圖案120可在D3方向上在不同的主動鰭105中設置於相同的水平高度上。並且，隔離圖案120可具有相同的厚度。
在實例性實施例中，連接至源極/汲極區150中的每一者的主動鰭105的數目可以是三個，但可如上文所述地排列不同數目個主動鰭。
圖18是說明根據實例性實施例的半導體元件的平面圖。圖19A至圖19C是說明圖18中所說明的半導體元件實施例的剖視圖，所述剖視圖分別沿著線I-I’、II1-II1’及II2-II2’截取。
參考圖18及圖19A至圖19C，除了半導體元件100F實施於使用多個通道層141、142及143的多通道結構140中的配置之外，根據實例性實施例的半導體元件100F可類似於圖1至圖4B中所說明的實例性實施例。並且，實例性實施例中的組件可參考對圖1A至圖4B中所說明的實例性實施例中的相同或類似組件的闡述來理解，除非另有指示。
可包括三個通道層141、142及143，所述三個通道層141、142及143在與基板101的上表面垂直的方向（例如，D3）上於在第一方向（例如，D1）上延伸的主動鰭（在本文中被稱為「主動圖案105」）上彼此間隔開；以及閘極電極165，所述閘極電極165環繞所述三個通道層141、142及143且在與第一方向（例如，D1）相交的第二方向（例如，D2）上延伸。如上文所述，實例性實施例中所使用的閘極電極165可被形成為插置於閘極間隔件162之間且亦插置於通道層141、142及143之間。
半導體元件100F可包括源極/汲極區150，所述源極/汲極區150設置於主動圖案150上且連接至通道層141、142及143，所述主動圖案150設置於閘極電極165的兩側上。在實例性實施例中，源極/汲極區150可設置於主動圖案105上且可連接至通道層141、142及143在第一方向（例如，D1）上的兩側，所述主動圖案105設置於閘極電極165的兩側上。在實例性實施例中，通道層141、142及143的數目可以是三個，但通道層的數目並不僅限於任何特定實例。通道層141、142及143可包括半導體圖案。舉例而言，半導體圖案可包含矽（Si）、矽鍺（SiGe）及/或鍺（Ge）。
源極/汲極區150可包括使用所述多個通道層141、142及143以及主動圖案105作為晶種而形成的磊晶層。源極/汲極區150可包含矽鍺（SiGe）、矽（Si）及/或碳化矽（SiC）。
可包括設置於源極/汲極區150中的每一者與閘極電極165之間的內部間隔件IS。內部間隔件IS可設置於閘極電極165的一側上。內部間隔件IS以及通道層141、142及143可在與基板101的上表面垂直的方向（例如，D3）上交替地設置。源極/汲極區150中的每一者可與通道層141、142及143接觸，且可藉由插置於源極/汲極區150與閘極電極165之間的內部間隔件IS與閘極電極165間隔開。閘極絕緣層164可插置於閘極電極165與通道層141、142及143中的每一者之間，且可延伸至閘極電極165與內部間隔件IS中的每一者之間的區。
如圖19A至圖19C中所說明，主動圖案105可被劃分成第一鰭部分105a及設置於第一鰭部分105a上的第二鰭部分105b，且隔離圖案120可設置於第一鰭部分105a與第二鰭部分105b之間。隔離圖案120可與閘極結構160的閘極間隔件162形成於一起。
與上述實例性實施例類似，實例性實施例中所使用的隔離圖案120可包括自第一鰭部分105a的上表面生長的第一部分120a及自第二鰭部分105b的下表面生長的第二部分120b，且邊界表面BL可形成於第一部分120a與第二部分120b之間。可藉由使第一部分120a與第二部分120b合並來形成邊界表面BL。
如圖19C中所說明，隔離圖案120可具有延伸至主動圖案150的側壁（即第一鰭部分150a的側壁及第二鰭部分150b的側壁）的側壁延伸部分120E。
圖20A至圖20H是說明根據實例性實施例的製造半導體元件的方法的操作的剖視圖。
參考圖20A，第二犧牲層135與通道層141、142及143可交替地堆疊於基板101上。並且，基板101可更包括嵌置的第一犧牲層131。即，基板101的上表面上可包括被上部半導體層101U至少部分地覆蓋的第一犧牲層131。
第二犧牲層135可以是用於形成多通道結構的犧牲層，且可提供用於圖19A及圖19B中所說明的閘極絕緣層162及閘極電極165的空間。第二犧牲層135可由相對於通道層141、142及143具有蝕刻選擇性的材料形成。通道層141、142及143可包含與第二犧牲層120的材料不同的材料。第二犧牲層135以及通道層141、142及143可包含例如半導體材料（包括矽（Si）、矽鍺（SiGe）及/或鍺（Ge）），且可包含不同的材料。通道層141、142及143可包含雜質，但其實例性實施例並不僅限於此。
舉例而言，第二犧牲層135可包含矽鍺（Si 1-x2Ge x2），且通道層141、142及143可包含矽（Si）。
第一犧牲層132可用作用於隔離圖案的犧牲層。舉例而言，基板101可以是矽基板，且第一犧牲層131可以是Si 1-x1Ge x1。由於第一犧牲層131需要相對於第二犧牲層135的蝕刻選擇性，因此第一犧牲層131的第一鍺含量x1可大於第二犧牲層135的第二鍺含量x2。在實例性實施例中，第一鍺含量x1可較第二鍺含量x2大0.3或大於0.3。
此後，參考圖20B，可藉由移除基板101的其中嵌置有第二犧牲層135及通道層141、142及143以及第一犧牲層131的堆疊結構的一部分來形成主動結構。
主動結構可包括交替地堆疊於在第一方向（例如，D1）上延伸的主動圖案105上的第二犧牲層135以及通道層141、142及143。主動圖案105可包括第一鰭部分105a及第二鰭部分105b以及第一犧牲層131，所述第一犧牲層131設置於第一鰭部分105a與第二鰭部分105b之間。可藉由至少部分地填充絕緣材料並對所述材料進行開槽以允許主動區105突出而在被移除了基板101的一部分的區中形成元件隔離層110。元件隔離層110的上表面可形成於在D3方向上較嵌置於主動圖案105中的第一犧牲層131的水平高度低的水平高度上。
此後，參考圖20C，可形成與主動結構相交的虛設閘極結構170，且可藉由移除第一犧牲層131來製備隔離空間SR。
虛設閘極結構170可以是用於獲取通道結構140上的空間的犧牲結構，經由後續的製程將閘極絕緣層164及閘極電極165設置於所述空間中。虛設閘極結構170可藉由與主動結構相交而具有在第二方向（例如，D2方向）上延伸的線形狀，且可被排列成在第一方向（例如，D1方向）上彼此間隔開。虛設閘極結構170可包括按次序堆疊的第一犧牲閘極圖案172及第二犧牲閘極圖案175以及頂蓋遮罩176。
在實例性實施例中，第一犧牲閘極圖案172可包含氧化矽，且第二犧牲閘極圖案175可包含複晶矽。頂蓋遮罩176可包含氧化矽及/或氮化矽。
在形成虛設閘極結構170之後且在形成閘極間隔件162之前，可選擇性地移除第一犧牲層131。由此，可在第一鰭部分105a與第二鰭部分105b之間形成用於隔離圖案120的隔離空間SR。
此後，參考圖20D，可在主動結構上分別在虛設閘極結構170的兩個側表面上形成閘極間隔件162，且可在隔離空間SR中形成隔離圖案120。
在實例性實施例中，形成隔離圖案120的製程可與形成閘極間隔件162的製程同時執行。
一對閘極間隔件162可分別形成於虛設閘極結構170中的每一者的兩個側表面上，且亦可使用與閘極間隔件162的材料相同的材料來至少部分地填充隔離空間SR，藉此形成隔離圖案120。
具體而言，用於閘極間隔件162的間隔件材料層可共形地形成於基板101的上表面上以至少部分地覆蓋主動結構及虛設閘極結構170。在形成間隔件材料層的製程中，亦可至少部分地填充主動圖案105的隔離空間SR。此後，藉由經由非等向性蝕刻選擇性地移除間隔件材料層，可如圖20D中所說明地形成閘極間隔件162及隔離圖案120。並且，由於藉由使自第一鰭部分105a的上表面生長的第一部分120a與自第二鰭部分105b的下表面生長的第二部分120b合並來形成隔離圖案120，因此可在第一部分120a與第二部分120b之間形成邊界表面BL。
此後，參考圖20E，可藉由移除暴露於虛設閘極結構170的兩側上的第二犧牲層135及通道層141、142及143來形成凹槽RC。經由此製程，可形成通道結構140。
可使用虛設閘極結構170及閘極間隔件162作為遮罩來移除暴露的犧牲層120以及通道層141、142及143。在經由移除製程形成凹槽RC之後，通道層141、142及143可在第一方向（例如，D1）上具有有限的長度。可在虛設閘極結構170下方自側表面部分地移除第二犧牲層135及通道結構140，使得虛設閘極結構170在第一方向（例如，D1）上的兩個側表面可設置於虛設閘極結構170及閘極間隔件162下方。
此後，參考圖20F，藉由自側表面部分地移除暴露的第二犧牲層135，可在從中移除了犧牲層120的區中形成內部間隔件層130。此後，可在設置於虛設閘極結構170的兩側上的凹槽RC中形成源極/汲極區150。
可藉由例如濕式蝕刻製程相對於通道結構140選擇性地蝕刻第二犧牲層135，且可在第一方向（例如，D1）上自側表面移除第二犧牲層135達預定的深度。藉由如上文所述地蝕刻側表面，第二犧牲層135可提供向內凹陷的空間。可在從中部分地移除了第二犧牲層135的空間中形成內部間隔件層130。舉例而言，內部間隔件層130可包含SiN、SiCN、SiOCN、SiBCN及SiBN中的至少一者。
在實例性實施例中，可藉由依序形成具有不同的組合物（例如，Ge含量）或不同的雜質濃度的第一磊晶層150a及第二磊晶層150b來獲得源極/汲極區150。
此後，參考圖20G，可在虛設閘極結構170之間形成層間絕緣層180，且可移除第二犧牲層135及虛設閘極結構170。
可藉由形成至少部分地覆蓋虛設閘極結構170及源極/汲極區150的絕緣層且執行平坦化製程來形成層間絕緣層180。可相對於閘極間隔件162、層間絕緣層180及通道結構140選擇性地移除第二犧牲層135及虛設閘極結構170。首先，可藉由移除虛設閘極結構170來形成上部間隙區UR，且可藉由移除經由上部間隙區UR暴露出的第二犧牲層135來形成下部間隙區LR。舉例而言，當第二犧牲層135包含矽鍺（Si 1-x2Ge x2）且通道結構140包含矽（Si）時，可藉由使用過醋酸作為蝕刻劑執行濕式蝕刻製程來選擇性地移除犧牲層120。在移除製程期間，源極/汲極區150可受層間絕緣層180及內部間隔件IS保護。
此後，參考圖20H，可在上部間隙區UR及下部間隙區LR中形成閘極結構160。
可形成閘極絕緣層164以共形地至少部分地覆蓋上部間隙區UR的內表面及下部間隙區LR的內表面。上部間隙區UR及下部間隙區LR可被形成為完全嵌置，且可在上部間隙區UR中自上部部分移除閘極電極165達預定的深度。可在上部間隙區UR的從中移除了閘極電極165的區中形成閘極頂蓋層166。因此，可形成包括閘極絕緣層164、閘極電極165、閘極間隔件162及閘極頂蓋層166的閘極結構160。
此後，藉由形成連接至延伸穿過層間絕緣層180的源極/汲極區150的接觸結構190，可製造圖18及圖19A至圖19C中所說明的半導體元件100F。
根據上述實例性實施例，在不使用絕緣體上矽（SOI）基板的情況下，藉由在形成主動鰭之後移除嵌置的犧牲圖案且在形成閘極間隔件時用相同的材料至少部分地填充移除的空間，可製造半導體元件（例如，所期望的SOI FinFET結構）。
如此一來，半導體元件（例如單閘極（SG）電晶體或N-MOSFET）（例如短通道效應性質得以改良的SOI finFET結構）可經由更簡化的製程製造，且可與半導體元件（例如，增強閘極（EG）電晶體或P-MOSFET）（例如體FinFET）一起實施於基板上。
雖然上文已說明且闡述實例性實施例，但將認為對於熟習此項技術者而言顯而易見的是，可做出修改及變化，而此並不背離隨附申請專利範圍所界定的本揭露的範疇。
100、100A’、100A’’、100C、100C’、100D、100E、100F:半導體元件 100A:第一電晶體/電晶體 100B:第二電晶體/電晶體 101:基板/最終基板 101’:半導體基板 101P:第一半導體層 101U:第二半導體層/上部半導體層 105:主動鰭/主動圖案 105a:第一鰭部分/鰭部分 105A:第一主動鰭/主動鰭 105b:第二鰭部分/鰭部分 105B:第二主動鰭 110:元件隔離層/隔離層 120、120’、120’’:隔離圖案 120a:第一部分 120b:第二部分 120E:側壁延伸部分 120E’:材料膜 120_1:第一隔離圖案 120_2:第二隔離圖案 121a、121b:第一絕緣膜/絕緣膜 122a、122b:第二絕緣膜/絕緣膜 130:內部間隔件層 131:犧牲圖案/第一犧牲層 131R:犧牲圖案部分/殘餘犧牲圖案部分/殘餘犧牲圖案 131L:犧牲層 135:第二犧牲層 139:遮罩圖案 140:多通道結構/通道結構 141、142、143:通道層 150:源極/汲極區 150a:第一鰭部分 150A:第一源極/汲極區 150b:第二鰭部分 150B:第二源極/汲極區 160:閘極結構 160A:第一閘極結構 160B:第二閘極結構 162:閘極間隔件 162a:間隔件膜/第一間隔件膜 162A:第一閘極間隔件/閘極間隔件 162b:間隔件膜/第二間隔件膜 162B:第二閘極間隔件/閘極間隔件 164:閘極絕緣層 164A:第一閘極絕緣層 164B:第二閘極絕緣層 164E:延伸部分 165:閘極電極 165A:第一閘極電極 165B:第二閘極電極 165E:延伸電極部分 166:閘極頂蓋層 166A:第一閘極頂蓋層 166B:第二閘極頂蓋層 170:虛設閘極結構 170A:第一虛設閘極結構/虛設閘極結構 170B:第二虛設閘極結構/虛設閘極結構 172:第一犧牲閘極圖案 175:虛設閘極圖案/閘極圖案/第二犧牲閘極圖案 176:頂蓋遮罩 180:層間絕緣層 190:接觸結構 190A:第一接觸結構 190B:第二接觸結構 192:導電障壁層 195:接觸插塞 A:第一區 B:第二區 BL:邊界表面 CS:側表面 D1:第一方向 D2:第二方向 D3:第三方向 DR:閘極開口 DR1:第一閘極開口 DR2:第二閘極開口 I-I’、Ia-Ia’、Ib-Ib’、II1-II1’、II1a-II1a’、II2-II2’、II1b-II1b’、II2a-II2a’、II2b-II2b’、PL:線 IS:內部間隔件 LR:下部間隙區 RC:凹槽 SR:隔離空間 SR1:第一隔離空間 SR2:第二隔離空間 SR3:第三隔離空間 UR:上部間隙區 w1、w2、wa、wb:寬度
結合附圖閱讀以下詳細闡述，將更清楚地理解本揭露的以上及其他態樣、特徵及優點，在附圖中： 圖1A及圖1B是說明根據本揭露的實例性實施例的半導體元件的第一區及第二區的平面圖。 圖2A及圖2B是說明圖1A及圖1B中所說明的半導體元件實施例的剖視圖，所述剖視圖分別沿著線Ia-Ia’及Ib-Ib’截取。 圖3A及圖3B是說明圖1A及圖1B中所說明的半導體元件實施例的剖視圖，所述剖視圖分別沿著線II1a-II1a’及IIb-IIb’截取。 圖4A及圖4B是說明圖1A及圖1B中所說明的半導體元件實施例的剖視圖，所述剖視圖分別沿著線II2a-II2a’及II2b-II2b’截取。 圖5A及圖5B是說明根據本揭露的實例性實施例的半導體元件的剖視圖。 圖6是說明根據本揭露的實例性實施例的半導體元件的平面圖。 圖7A至圖7C是說明圖6中所說明的半導體元件實施例的剖視圖，所述剖視圖分別沿著線I-I’、II1-II1’及II2-II2’截取。 圖8是說明根據本揭露的實例性實施例的半導體元件的剖視圖。 圖9是說明根據本揭露的實例性實施例的半導體元件的平面圖。 圖10A至圖10C是說明圖9中所說明的半導體元件實施例的剖視圖，所述剖視圖分別沿著線I-I’、II1-II1’及II2-II2’截取。 圖11A至圖11D是說明根據本揭露的實例性實施例的製造半導體元件的方法的操作（製造基板的操作）的剖視圖。 圖12A至圖12F是說明根據本揭露的實例性實施例的製造半導體元件的方法的操作（鰭隔離製程）的剖視圖。 圖13A至圖13D是說明根據本揭露的實例性實施例的製造半導體元件的方法的操作（形成閘極結構的操作）的剖視圖。 圖14A至圖14F分別是說明圖11A、圖11C、圖12A、圖12C、圖12F及圖13B中所說明的半導體元件實施例的平面圖。 圖15A至15F是說明根據本揭露的實例性實施例的製造半導體元件的方法的操作的剖視圖。 圖16是說明根據本揭露的實例性實施例的半導體元件的平面圖。 圖17A至圖17C是說明圖16中所說明的半導體元件實施例的剖視圖，所述剖視圖分別沿著線I-I’、II1-II1’及II2-II2’截取。 圖18是說明根據本揭露的實例性實施例的半導體元件的平面圖。 圖19A至圖19C是說明圖18中所說明的半導體元件實施例的剖視圖，所述剖視圖分別沿著線I-I’、II1-II1’及II2-II2’截取。 圖20A至圖20H是說明根據本揭露的實例性實施例的製造半導體元件的方法的製程的剖視圖。
100:半導體元件
100A:第一電晶體/電晶體
110:元件隔離層/隔離層
120:隔離圖案
120a:第一部分
120b:第二部分
120E:側壁延伸部分
105:主動鰭/主動圖案
105a:第一鰭部分/鰭部分
105b:第二鰭部分/鰭部分
150A:第一源極/汲極區
180:層間絕緣層
190A:第一接觸結構
192:導電障壁層
195:接觸插塞
BL:邊界表面
D1:第一方向
D2:第二方向
D3:第三方向
II2a-II2a’:線

Claims (20)

  1. 一種半導體元件，包括： 主動鰭，在第一方向上在基板的上表面上延伸且包括第一鰭部分及第二鰭部分，所述第二鰭部分位於所述第一鰭部分上； 隔離圖案，位於所述第一鰭部分與所述第二鰭部分之間； 閘極結構，與所述主動鰭相交且在與所述第一方向相交的第二方向上延伸；以及 源極/汲極區，分別位於所述第二鰭部分的處於所述閘極結構的兩側上的區中； 其中所述閘極結構包括：閘極電極，與所述主動鰭的區相交且在所述第二方向上延伸；一對閘極間隔件，在所述第二方向上沿著所述閘極電極在所述第一方向上的兩個側表面延伸，所述一對閘極間隔件與所述隔離圖案包含相同的材料；以及閘極絕緣層，位於所述閘極電極與所述主動鰭之間。
  2. 如請求項1所述的半導體元件，其中所述隔離圖案包括：第一部分，自所述第一鰭部分的上表面生長；以及第二部分，具有與所述第一部分交界的邊界表面且自所述第二鰭部分的下表面生長。
  3. 如請求項2所述的半導體元件，其中所述一對閘極間隔件中的每一者包括分別位於所述閘極電極的所述兩個側表面上的第一間隔件膜及第二間隔件膜。
  4. 如請求項3所述的半導體元件， 其中所述隔離圖案的所述第一部分及所述第二部分中的每一者包括相對於所述邊界表面對稱地排列的第一絕緣膜與第二絕緣膜，且 其中所述第一絕緣膜與所述第一間隔件膜包含相同的材料，且所述第二絕緣膜與所述第二間隔件膜包含相同的材料。
  5. 如請求項3所述的半導體元件，其中所述隔離圖案的所述第一部分及所述第二部分中的每一者由與所述第一間隔件膜的絕緣材料相同的絕緣材料形成。
  6. 如請求項1所述的半導體元件，其中在所述主動鰭的其中設置有所述閘極結構的部分的橫截面中，所述隔離圖案具有較所述第一鰭部分與所述第二鰭部分的相鄰部分的寬度小的寬度，所述橫截面是在所述第二方向上截取。
  7. 如請求項1所述的半導體元件，其中在所述主動鰭的其中設置有所述閘極結構的部分的橫截面中，所述隔離圖案具有較所述第一鰭部分與所述第二鰭部分的相鄰部分的寬度大的寬度，所述橫截面是在所述第二方向上截取。
  8. 如請求項1所述的半導體元件， 其中所述閘極電極具有延伸電極部分，所述延伸電極部分穿過所述第一鰭部分與所述第二鰭部分之間的區以在所述第二方向上至少部分地環繞所述第二鰭部分，且 其中所述隔離圖案被所述延伸電極部分劃分成第一圖案及第二圖案。
  9. 如請求項8所述的半導體元件，其中所述閘極絕緣層具有在所述第一方向上至少部分地環繞所述延伸電極部分的延伸部分。
  10. 如請求項1所述的半導體元件， 其中所述主動鰭包括多個主動鰭，且所述源極/汲極區被設置成遍及所述多個主動鰭，且 其中相對於所述基板的作為基礎參考水平高度的所述上表面，所述多個主動鰭的所述隔離圖案位於同一水平高度上。
  11. 如請求項1所述的半導體元件，其中所述隔離圖案具有側壁延伸部分，所述側壁延伸部分在所述主動鰭的其中設置有所述源極/汲極區的部分的橫截面中延伸至所述主動鰭的側壁，所述橫截面是在所述第二方向上截取。
  12. 如請求項1所述的半導體元件，更包括： 多個通道層，在與所述基板的所述上表面垂直的方向上在所述主動鰭上彼此間隔開且在所述第一方向上延伸， 其中所述源極/汲極區分別連接至所述多個通道層，且 其中所述閘極電極至少部分地環繞所述多個通道層且在所述第二方向上延伸，且所述閘極絕緣層位於所述多個通道層與所述閘極電極之間以及所述主動鰭與所述閘極電極之間。
  13. 一種半導體元件，包括： 基板，具有上表面，所述上表面包括第一區及第二區； 第一電晶體，位於所述基板的所述第一區上；以及 第二電晶體，位於所述基板的所述第二區上， 其中所述第一電晶體包括：第一主動鰭，在第一方向上在所述基板的所述第一區上延伸，其中所述第一主動鰭具有第一鰭部分及第二鰭部分，所述第二鰭部分位於所述第一鰭部分上；第一隔離圖案，位於所述第一鰭部分與所述第二鰭部分之間；第一閘極結構，與所述第一主動鰭相交、在與所述第一方向相交的第二方向上延伸且包括一對第一閘極間隔件，所述一對第一閘極間隔件包含與所述第一隔離圖案的材料相同的材料；以及第一源極/汲極區，分別位於所述第二鰭部分的處於所述第一閘極結構的兩側上的區中，且 其中所述第二電晶體包括：第二主動鰭，在所述第一方向上在所述基板的所述第二區上延伸；第二閘極結構，與所述第二主動鰭相交且在所述第二方向上延伸；以及第二源極/汲極區，分別位於所述第二主動鰭的處於所述第二閘極結構的兩側上的區中。
  14. 如請求項13所述的半導體元件，其中相對於所述基板的作為基礎參考水平高度的所述上表面，所述第一主動鰭的被所述第一閘極結構至少部分地覆蓋的上端具有與所述第二主動鰭的被所述第二閘極結構至少部分地覆蓋的上端的水平高度相同的水平高度。
  15. 如請求項13所述的半導體元件，其中所述第一隔離圖案包括：第一部分，自所述第一鰭部分的上表面生長；以及第二部分，具有與所述第一部分交界的邊界表面且自所述第二鰭部分的下表面生長。
  16. 如請求項15所述的半導體元件， 其中所述一對第一閘極間隔件中的每一者包括具有不同材料的第一間隔件膜與第二間隔件膜，且 其中所述隔離圖案的所述第一部分及所述第二部分中的每一者包括相對於所述邊界表面對稱地排列的第一絕緣膜與第二絕緣膜，所述第一絕緣膜與所述第一間隔件膜包含相同的材料，且所述第二絕緣膜與所述第二間隔件膜包含相同的材料。
  17. 如請求項13所述的半導體元件，其中所述第一閘極結構被配置成延伸至所述第一鰭部分與所述第二鰭部分之間的區且在所述第二方向上至少部分地環繞所述第二鰭部分。
  18. 如請求項17所述的半導體元件， 其中所述基板的所述上表面更包括第三區，所述第三區中設置有第三電晶體， 其中所述第三電晶體包括：第三主動鰭，在所述第一方向上在所述基板的所述第三區上延伸，其中所述第三主動鰭具有第三鰭部分及第四鰭部分，所述第四鰭部分設置於所述第三鰭部分上；第二隔離圖案，位於所述第三鰭部分與所述第四鰭部分之間；第三閘極結構，與所述第三主動鰭相交且在所述第二方向上延伸；以及第三源極/汲極區，分別位於所述第三鰭部分的處於所述第三閘極結構的兩側上的區中，且 其中相對於所述基板的作為基礎參考水平高度的所述上表面，所述第二隔離圖案位於與所述第一隔離圖案的水平高度相同的水平高度上。
  19. 一種半導體元件，包括： 主動鰭，設置於基板上，在第一方向上延伸且具有第一鰭部分及第二鰭部分，所述第二鰭部分位於所述第一鰭部分上； 隔離圖案，位於所述第一鰭部分與所述第二鰭部分之間； 閘極結構，與所述主動鰭相交且在與所述第一方向相交的第二方向上延伸；以及 源極/汲極區，分別位於所述第二鰭部分的處於所述閘極結構的兩側上的區中， 其中所述閘極結構包括： 閘極電極，與所述主動鰭的一個區相交且包括延伸電極部分，所述延伸電極部分在所述第一鰭部分與所述第二鰭部分之間穿過所述一個區以在所述第二方向上至少部分地環繞所述第二鰭部分； 一對閘極間隔件，在所述第二方向上沿著所述閘極電極在所述第一方向上的兩個側表面延伸且包含與所述隔離圖案的材料相同的材料；以及 閘極絕緣膜，位於所述閘極電極與所述主動鰭之間。
  20. 如請求項19所述的半導體元件，其中所述隔離圖案包括：第一部分，自所述第一鰭部分的上表面生長；以及第二部分，具有與所述第一部分交界的邊界表面且自所述第二鰭部分的下表面生長。
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