CN110235239A - 半导体装置及制造半导体装置的方法 - Google Patents

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Abstract

按照本公开的一个实施例的半导体装置包括：设置有有源元件的第一基板；和与第一基板层叠并且电气耦接到第一基板的第二基板，其中第二基板在第一表面上设置有构成逻辑电路的第一晶体管，在与第一表面相反的第二表面上设置有非易失性存储器元件。

Description

半导体装置及制造半导体装置的方法
技术领域
本公开涉及例如包括利用磁性材料的非易失性存储器元件的半导体装置，及制造该半导体装置的方法。
背景技术
作为利用磁性材料的非易失性存储器元件的MTJ(磁隧道结)元件耐热性低。这可能导致由配线形成工艺期间的热预算引起的退化。为了解决这个问题，例如，PTL 1公开一种通过在配线形成工艺完成之后，在基板的背面侧形成MTJ元件，来制造半导体装置的方法。
顺便提及，PTL 2公开一种包括层叠在逻辑电路上的图像传感器的半导体装置。
引文列表
专利文献
PTL 1：日本未经审查的专利申请公开No.2014-220376
PTL 2：日本未经审查的专利申请公开No.2015-65407
发明内容
从而，包括层叠在包含MTJ元件的基板上的图像传感器的半导体装置可能导致由图像传感器的层叠工艺期间的热预算引起的MTJ元件的特性的退化。于是，期望开发一种制造半导体装置的方法，该半导体装置允许防止诸如MTJ元件之类非易失性存储器元件的特性的退化。
理想的是提供一种允许防止非易失性存储器元件的特性的退化的半导体装置，及制造该半导体装置的方法。
按照本公开的实施例的半导体装置包括：设置有有源元件的第一基板；和与第一基板层叠，并且电气耦接到第一基板的第二基板，其中第二基板在第一表面上设置有构成逻辑电路的第一晶体管，在与第一表面相反的第二表面上设置有非易失性存储器元件。
按照本公开的实施例的制造半导体装置的方法包括：在第一基板上形成有源元件；在第二基板的第一表面上形成构成逻辑电路的晶体管；把第一基板和第二基板电气耦接在一起；和在第二基板的与第一表面相反的第二表面上形成非易失性存储器元件。
在按照本公开的实施例的半导体装置和按照本公开的实施例的制造半导体装置的方法中，构成逻辑电路的第一晶体管设置在第二基板的第一表面上，非易失性存储器元件设置在与第一表面相反的第二表面上。这使得可以在期望的定时设置非易失性存储器元件，从而减少施加于非易失性存储器元件的热预算。
依照按照本公开的实施例的半导体装置和按照本公开的实施例的制造半导体装置的方法，构成逻辑电路的第一晶体管设置在第一表面上，非易失性存储器元件设置在与第一表面相反的第二表面上，从而使得可以在期望的定时设置非易失性存储器元件。这使得可以减少施加于非易失性存储器元件的热预算，从而防止非易失性存储器元件的特性的退化。
要注意的是本公开的效果不限于上述效果，可以是下面记载的任意效果。
附图说明
图1是按照本公开的第一实施例的半导体装置的示意图。
图2是图1中图解所示的半导体装置的具体构成的剖视图。
图3是设置在图2中图解所示的半导体装置的第二基板上的晶体管的说明透视图。
图4是设置在图2中图解所示的半导体装置的第二基板中的存储元件的存储部分的构成的剖视图。
图5A是说明制造图2中图解所示的半导体装置的方法的剖视图。
图5B是在图5A之后的工艺步骤的剖视图。
图5C是在图5B之后的工艺步骤的剖视图。
图5D是在图5C之后的工艺步骤的剖视图。
图5E是在图5D之后的工艺步骤的剖视图。
图6是按照本公开的第二实施例的半导体装置的示意图。
图7是图6中图解所示的半导体装置的具体构成的剖视图。
图8是说明包含在图7中图解所示的半导体装置的第三基板中的晶体管的剖视图。
图9是按照本公开的变形例1的半导体装置的剖视图。
图10是按照本公开的第三实施例的半导体装置的示意图。
图11是图10中图解所示的半导体装置的具体构成的剖视图。
图12是按照本公开的变形例2的半导体装置的示意图。
图13是图12中图解所示的半导体装置的具体构成的剖视图。
具体实施方式
下面参考附图，详细说明本公开的实施例。以下说明针对的是本公开的具体例子，本公开不限于以下实施例。此外，本公开不限于附图中图解所示的各个组件的位置、尺寸、尺寸比及其他因素。要注意的是说明是按照以下顺序进行的。
1.第一实施例
(包括层叠在一起的第一基板和第二基板的例证半导体装置，第一基板具有图像传感器，第二基站包括在表面S1上的逻辑电路和在表面S2上的非易失性存储器元件)
1-1.半导体装置的构成
1-2.制造半导体装置的方法
1-3.作用和效果
2.第二实施例(包括层叠在一起的3个基板的例证半导体装置)
3.变形例1(其中在第二基板的表面S2上还设置引出电极的例子)
4.第三实施例(在第一基板上设有具有通信功能的电路的例证半导体装置)
5.变形例2(除了具有通信功能的电路之外，还设置天线的例子)
<第一实施例>
(1-1半导体装置的构成)
图1图解说明按照本公开的第一实施例的半导体装置(半导体装置1)的示意构成。半导体装置1包括相互电气耦接并层叠在一起的第一基板100和第二基板200。半导体装置1例如是层叠式图像传感器，其中第一基板100设置有像素部分110，第二基板200设置有逻辑电路210和存储器部分220。在本实施例中，逻辑电路210设置在第二基板的面向第一基板100的表面(第一表面，表面S1)上，存储器部分220设置在第二基板200的与面向第一基板100的表面相反的表面(第二表面，表面S2)上。
在第一基板100的像素部分110上二维地排列单位像素，其中布置有例如背照式成像元件(成像元件10，参见图2)，把通过成像元件10的光电变换而获得的电荷转移到FD(浮动扩散)部分的转移晶体管，重置FD部分的电位的重置晶体管，输出与FD部分的电位对应的信号的放大晶体管等。成像元件10对应于本公开的有源元件的具体例子。
如上所述，第二基板200在表面S1侧设置有诸如控制成像元件10的操作的控制电路之类的逻辑电路210，在表面S2侧设置有构成存储器部分220的非易失性存储器元件(存储元件40)。要注意的是，在表面S1侧，除了逻辑电路之外，还可布置有例如具有图像处理功能的电路，把从设置在像素部分的单位像素输出的模拟信号变换成数字信号并输出数字信号的ADC(模-数变换器)电路等。
图2图解说明图1中图解所示的半导体装置1的具体剖面构成的例子。在半导体装置1中，如上所述，第一基板100设置有成像元件10。成像元件10具有例如在具有嵌入其中的光电二极管13A和晶体管13B的半导体基板13上，顺序层叠平坦化层14、滤色片15和微型透镜16的构成。第一基板100包括在成像元件10的微型透镜16上的保护层17，玻璃基板18布置在保护层17上。此外，第一基板100在最下层(面向第二基板200的表面)中包括包含Cu的导电膜11，在导电膜11周围设置绝缘层12。
第二基板200在例如半导体基板21的表面21S1侧(图1中的第二基板200的表面S1侧)，即，在面向第一基板100的表面侧，包括构成诸如控制电路之类的逻辑电路210的晶体管20。晶体管20例如是具有三维结构的晶体管，并例如是Fin-FET晶体管。
图3透视地图解说明Fin-FET晶体管20的构成。晶体管20由鳍片21A、栅极绝缘膜23和栅电极24构成。鳍片21A例如包括Si，并具有源极区21S和漏极区21D。鳍片21A呈平板状，多个鳍片21A竖立在例如包括Si的半导体基板21上。具体地，多个鳍片21A每个均沿例如X轴方向延伸，并沿Z轴方向平行排列。在半导体基板21上，设置例如由SiO2构成的绝缘层22。鳍片21A的一部分嵌入绝缘层22中。栅极绝缘膜23被设置成覆盖从绝缘层22露出的鳍片21A的侧表面和上表面，并由例如HfSiO、HfSiON、TaO、TaON等构成。栅电极24沿与鳍片21A的延伸方向(X方向)交叉的Z方向延伸，从而跨越鳍片21A。鳍片21A在与栅电极24交叉的部分设置有沟道区21C，其间夹着沟道区21C地设置源极区21S和漏极区21D。要注意的是，图2中图解所示的晶体管20的剖面结构例示沿图3中的I-I线的剖面。
除上述Fin-FET晶体管以外，晶体管20也可以是三栅晶体管、纳米线(Nano-Wire)晶体管、FD-SOI晶体管和T-FET。除了硅(Si)以外，诸如锗(Ge)之类的无机半导体，或者诸如III-V半导体和II-VI半导体之类的化合物半导体可作为半导体材料，用于包括Fin-FET晶体管在内的上述晶体管。II-VI半导体的具体例子包括InGaAs、InGaSb、SiGe、GaAsSb、InAs、InSb、InGanZnO(IGZO)、MoS2、WS2、氮化硼和硅烷锗烯。其另一个例子包括使用石墨烯的石墨烯晶体管。此外，晶体管20可以是采用高介电常数膜/金属栅极(高K/金属栅极)技术的晶体管。或者，晶体管20可以是所谓的Si平面晶体管(参见图8)。
在晶体管20上设置多层配线形成部分31。多层配线形成部分31例如包括从更接近晶体管20侧起，顺序层叠的层间绝缘膜32、层间绝缘膜33和层间绝缘膜34。为层间绝缘膜32、层间绝缘膜33和层间绝缘膜34中的每个设置配线31A。配线31A由分别为层间绝缘膜32、33和34设置的金属膜M1、金属膜M2和金属膜M3，以及把它们耦接在一起的通孔V1和通孔V2构成。通孔V1贯穿层间绝缘膜32，把金属膜M1和金属膜M2耦接在一起。通孔V2贯穿层间绝缘膜33，把金属膜M2和金属膜M3耦接在一起。金属膜M1、金属膜M2、金属膜M3、通孔V1和通孔V2例如包括铜(Cu)。金属膜M3设置在第二基板200的最上层(面向第一基板100的表面)。通过接合设置在第一基板100的最下层的导电膜11和金属膜M3，把第一基板100和第二基板200电气耦接在一起。要注意的是，图2中图解所示的多层配线形成部分31的构成是例证性的，并不是限制性的。
构成存储器部分220的存储元件40设置在半导体基板21的表面21S2侧(图1中的第二基板200的表面S2侧)。存储元件40例如是磁隧道结(磁隧道结；MTJ)元件。存储元件40具有其中例如通过绝缘层35，顺序层叠导电膜41、存储部分42和导电膜43(它还充当位线BL)的构成。要注意的是导电膜41被设定为下电极，导电膜43被设定为上电极。导电膜41例如通过接触插塞P1，耦接到晶体管20的源极区21S或漏极区21D。接触插塞P1具有例如棱锥台形状或圆锥台形状，在本例中，其所占面积从表面S1侧到表面S2侧(即，从下端到上端)逐渐增大。在存储元件40周围设置绝缘层36。绝缘层35例如由允许低温形成的高K(高介电常数)膜构成，即，铪(Hf)氧化物、氧化铝(Al2O3)、钌(Ru)氧化物、钽(Ta)氧化物、含有铝(Al)、Ta、钌(Ru)或者Hf和Si的氧化物、含有Al、Ru、Ta或者Hf和Si的氮化物、含有Al、Ru、Ta或者Hf和Si的氮氧化物等。绝缘层36例如由SiO2或低K(低介电常数)膜构成。
存储部分42优选是通过利用自旋注入，反转后面说明的存储层(存储层42D，参见图4)的磁化定向来保存信息的自旋注入磁化反转存储元件(STT-MTJ；自旋转移力矩-磁隧道结)。由于STT-MTJ允许高速读/写，因此STT-MTJ被视为替代易失性存储器的有前途的非易失性存储器。
导电膜41和导电膜43每个由例如诸如Cu、Ti、W和Ru之类的金属膜构成。导电膜41和导电膜43每个优选由除后面说明的基底层42A或覆盖层42E的构成材料以外的金属膜构成，即，主要包括Cu膜、Al膜或W膜。此外，也可作为包含钛(Ti)、TiN(氮化钛)、Ta、TaN(氮化钽)、钨(W)、Cu、Al等的金属膜(单层膜)或层叠膜地构成导电膜41和导电膜43。
图4图解说明存储部分42的构成的例子。存储部分42具有其中例如从更接近导电膜41侧起，顺序层叠基底层42A、磁化钉扎层42B、绝缘层42C、存储层42D和覆盖层42E的构成。即，存储元件40具有沿层叠方向，从下往上顺序包括磁化钉扎层42B、绝缘层42C和存储层42D的底部钉扎结构。在存储元件40中，通过改变具有单轴各向异性的存储层42D的磁化M42D的定向来保存信息，信息“0”或“1”由存储层42D的磁化M42D与磁化钉扎层42B的磁化M42B之间的相对角度(平行或反平行)来定义。
基底层42A和覆盖层42E每个由包含Ta、Ru等的金属膜(单层膜)或层叠膜构成。
磁化钉扎层42B是充当存储层42D中的存储信息(磁化方向)的基准的基准层，并由具有磁化M42B的方向被钉扎在与膜表面垂直的方向上的磁矩的铁磁体构成。磁化钉扎层42B例如由钴(Co)-铁(Fe)-硼(B)构成。
不希望磁化钉扎层42B的磁化M42B的方向因写入和读取而被改变；不过，该方向不一定被钉扎在特定方向上。其一个原因在于与存储层42D的磁化M42D的方向相比，在磁化钉扎层42B的磁化M42B的方向上具有较小的自由度就足够了。例如，磁化钉扎层42B具有比存储层42D更高的矫顽力、更大的磁膜厚度或更大的磁阻尼常数就足够了。为了钉扎磁化M42B的方向，例如，可以与磁化钉扎层42B接触地设置诸如PtMn和IrMn之类的反铁磁体。或者，可以通过经诸如Ru之类的非磁体，把与这样的反铁磁体接触的磁体磁耦接到磁化钉扎层42B，来间接钉扎磁化42B的方向。
绝缘层42C是充当隧道势垒层(隧道绝缘层)的中间层，例如由Al2O3或氧化镁(MgO)构成。其中，绝缘层42C优选由MgO构成。这使得可以增大磁阻变化率(MR比)，以提高自旋注入的效率，和降低用于反转存储层42D的磁化M42D的定向的电流密度。
存储层42D由具有允许磁化M42D的方向自由变化成与膜表面垂直的方向的磁矩的铁磁体构成。存储层42D例如由Co-Fe-B构成。
要注意的是，尽管上面参考作为存储元件40的MTJ元件说明了本实施例，不过也可使用任何其他非易失性元件。除MTJ元件以外的非易失性元件的例子包括诸如ReRAM和FLASH之类的可变电阻元件。
此外，除了控制电路以外，第二基板200的表面S1还可设置有可编程电路。这使得可以根据需要，变更成像设备的操作和使成像设备的操作自动化。
(1-2.制造半导体装置的方法)
本实施例的半导体装置1例如可按照以下方式制造。图5A-5E按照工艺顺序，图解说明制造半导体装置1的方法的例子。
首先，如图5A中图解所示，在第二基板200中，形成构成逻辑电路的晶体管20和多层配线形成部分31。随后，通过相互接合设置在第一基板100的最下层的导电膜11和设置在第二基板200的最上层的金属膜M3，来层叠设置有单独形成的成像元件10的第一基板100和第二基板200。之后，如图5C中图解所示，在第一基板100的成像元件10的平坦化层14上，形成滤色片15、微型透镜16和保护层17，之后，在保护层17上贴合玻璃基板18。
随后，如图5D中图解所示，通过利用玻璃基板18作为支持基板来反转整个设备，并抛光第二基板200的半导体基板21，以使设备更薄。之后，如图5E中图解所示，形成接触插塞P1和存储元件40。接触插塞P例如通过绝缘层35，相互耦接晶体管20的源极区21S和存储元件40。这使得可以完成图2中图解所示的半导体装置1。
(1-3.作用和效果)
利用磁性材料的MTJ被视为替代易失性存储器的有前途的非易失性存储器。然而，如上所述，MTJ元件耐热性低。这可能导致由配线形成工艺期间的热预算引起的元件特性的退化。
通过在完成配线工艺之后形成MTJ元件，可以避免由热预算引起的元件特性的退化。然而，就包括层叠在逻辑电路上的诸如图像传感器之类的有源元件的半导体装置来说，MTF元件的MR比可能因图像传感器的层叠工艺期间的热预算而退化。
同时，在本实施例的半导体装置1中，成像元件10(像素部分110)设置在第一基板100中，包括成像元件10的控制电路的逻辑电路210和存储元件40(存储器部分230)设置在第二基板200中。特别地，构成逻辑电路210的晶体管20设置在第二基板200的表面S1侧，存储元件40设置在第二基板200的表面S2侧。这使得可以在期望的定时，即，具体地在形成晶体管20和成像元件10并把第一基板100和第二基板接合在一起之后，形成存储元件40。从而可以降低对于存储元件40的热预算。
如上所述，在本实施例中，成像元件10设置在第一基板100中，构成逻辑电路210的晶体管20设置在第二基板200的表面S1侧，存储元件40设置在与表面S2相反的表面S2侧。这使得可以在形成包括晶体管20的配线的工艺和形成成像元件10的工艺之后，形成存储元件40，从而使得可以降低对于存储元件40的热预算和防止元件特性的退化。
要注意的是，尽管本实施例是参考图像传感器(成像元件10)作为有源元件的例子来说明的，不过这不是限制性的；例如，可以包括诸如温度传感器、重力传感器和位置传感器之类的各种传感器功能。
下面说明第二和第三实施例以及变形例1和2。要注意的是与上述第一实施例的半导体装置1对应的组件用相同的附图标记表示。
<2.第二实施例>
图6图解说明按照本公开的第二实施例的半导体装置(半导体装置2)的示意构成。半导体装置2是层叠图像传感器，包括相互电气耦接并层叠在一起的第一基板100、第二基板200和第三基板300。半导体装置2具有第三基板300布置在第一基板100和第二基板200之间的构成。在本实施例的半导体装置2中，类似于第一实施例，成像元件10设置在第一基板100中，存储元件40设置在第二基板200的表面S2侧；在构成图像传感器的电路之中，在第二基板200的表面S1侧和在第三基板300上分别设置具有相互不同的电源电压的电路。具体地，在设置在半导体装置2中的电路之中，具有最低电源电压的电路设置在第二基板200的表面S1上，具有最高电源电压的电路设置在第三基板300上。
这里，具有最低电源电压的电路意味包括具有最低驱动电压的晶体管的电路，并例如是逻辑电路210。具有最低驱动电压的晶体管意味利用最先进的工艺制造的晶体管，并例如是图3中图解所示的Fin-FET晶体管、三栅晶体管、纳米线(Nano-Wire)晶体管、FD-SOI晶体管和T-FET，或者采用高介电常数膜/金属栅极(高K/金属栅极)的晶体管。此外，在第二基板200的表面S1上，可以设置允许高速信号处理的功能块。
具有最高电源电压的电路意味包括具有最高驱动电压的晶体管的电路；例如，设置诸如ADC 310之类的模拟电路、输入/输出(输入/输出(I/O))电路320、用于控制成像元件10的操作的电路等。此外，例如，在构成存储器部分220的电路包括具有最高驱动电压的晶体管的情况下，可在第三基板300上设置包括以最高电压驱动的晶体管的电路部分(非易失性存储器(NVM)电路330)。这里，具有最高驱动电压的晶体管意味利用现有制造工艺制造的晶体管，并例如是Si平面晶体管。
图7图解说明图6中图解所示的半导体装置2的具体剖面构成的例子。半导体装置2包括在第一实施例中说明的第一基板100。在本实施例中，第二基板200设置有例如包括Fin-FET晶体管20的逻辑电路210，第三基板300设置有包括具有Si平面结构的晶体管(晶体管60)的ADC 310、I/O电路320和NVM 330。
第三基板300例如包括在半导体基板50的表面50S2上，顺序层叠的多层配线形成部分70和表面配线形成部分75。Si平面晶体管60设置在半导体基板50的表面50S2附近，导电膜54设置在半导体基板50的表面S1侧，它们之间夹着绝缘层52和53。要注意的是尽管图7图解说明其中设置3个晶体管60的例子，不过，设置在半导体基板50上的晶体管60的数量无特别限制。所述数量可以是1个或2个或者更多个。此外，可以设置除Si平面晶体管以外的晶体管。
半导体基板50设置有例如由STI(浅沟槽隔离)所形成的元件分离膜51。元件分离膜51是例如包括二氧化硅膜(SiO2)的绝缘膜，其一个表面暴露给半导体基板50的表面50S2。
半导体基板50具有第一半导体层50A(下面称为半导体层50A)和第二半导体层50B(下面称为半导体层50B)的层叠结构。半导体层50A例如具有其中在单晶硅上形成构成晶体管60的一部分的沟道区和一对扩散层62(后面说明)的构成。半导体层50B例如包括单晶硅，并具有与半导体层50A不同的极性。半导体层50B被设置成覆盖半导体层50A和元件分离膜51。
半导体层50B的表面(面向第一基板100侧的表面)覆盖以绝缘层52。半导体层50B具有开口50K。开口50K填充有绝缘层52。此外，在开口50K部分设置有例如延伸贯穿绝缘层52和元件分离膜51的耦接部分的接触插塞P2。接触插塞P2是通过利用主要包括例如低电阻金属，比如Cu、W或Al的材料形成的。此外，优选的是在低电阻金属周围设置包含Ti或Ta本身或者它们的合金的势垒金属层。接触插塞P2的周边覆盖以元件分离膜51和绝缘层52，并与半导体基板50(半导体层50A和半导体层50B)电气分离。
晶体管60是Si平面晶体管，例如包括栅电极61和充当源极区和漏极区的一对扩散层62(62S和62D)，如图8中图解所示。此外，设置在半导体基板50上的晶体管60覆盖以层间绝缘膜66，并被嵌入层间绝缘膜67中。
栅电极61设置在半导体基板50的表面50S2上。然而，包括二氧化硅膜等的栅极绝缘膜63设置在栅电极61和半导体基板50之间。要注意的是栅极绝缘膜63的厚度大于诸如上述Fin-FET之类具有三维结构的晶体管的厚度。设置在栅电极61的侧表面上的是例如包括二氧化硅膜64A和氮化硅膜64B的层叠膜的侧壁64。
一对扩散层62例如包括其中扩散杂质的硅，并构成半导体层50A。具体地，一对扩散层62包括对应于源极区的扩散层62S，和对应于漏极区的扩散层62D，并是其间夹着沟道区布置的。沟道区面向半导体层50A中的栅电极61。扩散层62(62S,62D)的部分设置有例如包括金属硅化物(比如硅化镍(NiSi)或者硅化钴(CoSi))的硅化物区65(65S,65D)。硅化物区65降低后面说明的每个连接68A-68C与扩散层62之间的接触电阻。硅化物区65的一个表面暴露于半导体基板50的表面50S2，而其相反侧的表面覆盖以半导体层50B。此外，扩散层62和硅化物区55每个的厚度小于元件分离膜51的厚度。
层间绝缘膜67设置有贯穿层间绝缘膜66以及层间绝缘膜67的连接68A-68C。充当漏极区的扩散层的硅化物区65D和充当源极区的扩散层62S的硅化物区65S分别通过连接68B和连接68C，耦接到后面说明的配线70A的金属膜M1'。接触插塞P2贯穿层间绝缘膜66和67，并在其下端接触例如构成选择线SL的金属膜M1'。从而，接触插塞P2延伸贯穿全部的绝缘层52、元件分离膜51、层间绝缘膜66和层间绝缘膜67。
多层配线形成部分70例如包括从更接近晶体管60侧起，顺序层叠的层间绝缘膜71、层间绝缘膜72、层间绝缘膜73和层间绝缘膜74。为层间绝缘膜71、层间绝缘膜72、层间绝缘膜73和层间绝缘膜74中的每个设置配线70A。配线70A由金属膜M1'、金属膜M2'、金属膜M3'、金属膜M4'和金属膜M5'，以及把它们耦接在一起的通孔V1'、V2'、V3'、V4'和V5'构成。这里，金属膜M1'、金属膜M2'、金属膜M3'、金属膜M4'和金属膜M5'分别嵌入层间绝缘膜71、层间绝缘膜72、层间绝缘膜73和层间绝缘膜74中。此外，金属膜M1'和金属膜M2'由贯穿层间绝缘膜71的通孔V1'耦接。类似地，金属膜M2'和金属膜M3'由贯穿层间绝缘膜72的通孔V2'耦接。金属膜M3'和金属膜M4'由贯穿层间绝缘膜73的通孔V3'耦接。金属膜M4'和金属膜M5'由贯穿层间绝缘膜74的通孔V4'耦接。如上所述，配线70A通过与金属膜M1'接触的连接68B和连接68C，分别耦接到充当晶体管60的漏极区和源极区的扩散层62。要注意的是图7中图解所示的多层配线形成部分70的构成是例证性的，而不是限制性的。
在多层配线形成部分70上，设置将与第二基板200接合的表面配线形成部分75。在表面配线形成部分75中，例如包含Cu的金属膜77嵌入绝缘层76的表面中，金属膜77的表面暴露于绝缘层76。通过把金属膜77和第二基板200的金属膜M3接合在一起，电气耦接第二基板200和第三基板300。金属膜77通过贯穿绝缘层76的通孔V5'，耦接到多层配线形成部分70的金属膜M5'。
在半导体基板50的表面50S1上设置绝缘层52。绝缘层52由例如允许低温形成的高K膜构成。绝缘层53层叠在绝缘层52上。绝缘层53由例如具有比SiO2低的比介电常数的材料(低K)膜构成。允许低温形成的高K膜的例子包括Hf氧化物、Al2O3、Ru氧化物、Ta氧化物、含Al、Ru、Ta或者Hf和Si的氧化物、含Al、Ru、Ta或者Hf和Si的氮化物、含Al、Ru、Ta或者Hf和Si的氮氧化物等。导电膜54设置在绝缘层53的第一基板100侧，导电膜54的表面露出。导电膜54与接触插塞P2的上端接触，并接合到在相反侧表面上的导电膜11。导电膜11设置在第一基板100的最下层。这允许第一基板100和第三基板300相互电气耦接。
如上所述，在按照本实施例的半导体装置2中，在构成成像设备的多个电路之中的具有不同电源电压的电路分别设置在单独的基板(第二基板200和第三基板300)上。具体地，和逻辑电路210一样，包含具有最低驱动电压的晶体管的电路设置在第二基板200的表面S1上，包含具有最高驱动电压的晶体管的电路设置在第三基板300上。
除了上述第一实施例的效果之外，这还可实现使得可以减小半导体装置的大小的效果。此外，把具有不同电源电压的电路设置在单独的基板上允许例如如在上述第一实施例中所述，例如利用最先进的工艺的晶体管(本例中的晶体管20)和利用现有制造工艺的晶体管(本例中的晶体管60)设置在不同的基板上。这简化了制造工艺，从而实现使得可以降低制造成本和提高成品率的效果。
<3.变形例1>
图9图解说明按照本公开的第二实施例的变形例(变形例1)的半导体装置(半导体装置3)的具体剖面构成的例子。本变形例与上述第二实施例的不同之处在于引出电极80设置在第二基板200的表面S2侧。
引出电极80由导电膜82和凸点84构成。导电膜82设置在半导体基板21的背面(表面21S2)，它们之间夹着绝缘层35、36及绝缘层81。绝缘层81例如由SiO2膜构成。在导电膜82周围设置例如由SiO2膜构成的绝缘层83。导电膜82具有其中例如顺序层叠包含Cu的导电膜82A和包含Al的导电膜82B的构成。引出电极80通过接触插塞P3电气耦接到配线24A。接触插塞P3例如贯穿半导体基板21及绝缘层22、35、36和81。配线24A例如通过绝缘膜85与栅电极24分离。要注意的是，接触插塞P3的周边优选覆盖以绝缘膜，如图9中图解所示。
这使得即使在存储元件40设置在第二基板200的表面S2侧时，也可在任意地方构成电极出口。
要注意的是引出电极80宜在形成存储元件40的温度或更低的温度下形成，因为引出电极80是在形成存储元件40之后形成的。此外，允许通过不仅在半导体基板21的表面21S1侧，而且例如在第二基板200的侧表面暴露金属膜成为电极，来形成引出电极80。
<4.第三实施例>
图10图解说明按照本公开的第三实施例的半导体装置(半导体装置4)的示意构成。作为有源元件的另一个例子，半导体装置4例如安装有适用于从近场到远场的各个频带的通信用平台。第一基板400包括例如在第一基板400的面向第三基板300的表面(表面S3)侧构成通信平台的模拟电路420。第二基板200和第三基板300每个具有与上述第二实施例类似的构成。
如图10中图解所示，第一基板400在面向第三基板300的表面S3侧，包括构成通信平台的模拟电路420。模拟电路420的具体例子例如包括包含收发开关和功率放大器的RF前端部分，以及包括低噪声放大器和收发混频器的RF-IC部分。
尽管如在上述第一实施例中所述，第一基板400通常利用硅(Si)基板作为核心基板，不过存在其中部分利用化合物半导体基板的情况。例如，存在其中例如上述RF前端部分和RF-IC部分设置在氮化镓(GaN)基板上的情况。
图11图解说明图10中图解所示的半导体装置4的具体剖面构成的例子。本实施例是参考利用GaN基板91作为第一基板400中的半导体基板的情况说明的。
第一基板400例如在GaN基板91的表面91S3上设置有晶体管90。晶体管90例如是高电子迁移率晶体管(高电子迁移率晶体管；HEMT)。HEMT是借助场效应，控制在包括异质半导体的异质结面上形成的二维电子气体(沟道区90C)的晶体管。在GaN基板91上，例如，设置AlGaN层93(或者AlInN层)，这形成AlGaN/GaN异质结构。在AlGaN层93上，其间夹着栅极绝缘膜94地形成栅电极96。此外，在AlGaN层93上，其间夹着栅电极96地设置源电极96S和漏电极96D。接触源电极96S和漏电极96D的AlGaN层93每个设有n型区93N。邻近晶体管90设置元件分离膜95。在栅电极96、源电极96S和漏电极96D周围，设置层间绝缘膜97。在层间绝缘膜97上，设置包括从更接近晶体管90侧起，顺序层叠的金属膜M1"和金属膜M2"的多层配线形成部分。金属膜M1"和金属膜M2"嵌入层间绝缘层98中，金属膜M1"和金属膜M2"由贯穿层间绝缘层98的通孔V1"耦接。通过把金属膜M2"和导电膜54接合在一起，电气耦接第一基板400和第三基板300。在GaN基板91的另一表面(表面91S4)上，设置作为基础基板的Si基板92。
按照这种方式，在本实施例中，在设置有存储元件40的第二基板200上，层叠包括通信用平台的第一基板400。此外，存储元件40设置在第二基板200的表面S2侧。这允许在第二基板200的配线形成工艺和形成通信用平台的工艺之后，形成存储元件40，从而使得可以降低对于存储元件40的热预算和防止元件特性的退化。
即，与有源元件的类型无关，包括存储元件40及晶体管20的电路和有源元件(例如，成像元件10和通信用平台)设置在单独的基板(第一基板100(，400)和第二基板200)上。此外，包括晶体管20的电路和存储元件30设置在基板(第二基板200)的不同表面(表面S1和表面S2)上。这使得可以提供降低了存储元件40的元件特性的半导体装置。
要注意的是，尽管参考其中类似于第二实施例层叠3个基板(第一基板400、第二基板200和第三基板300)的例子说明了本实施例，不过，本实施例也适用于和上述第一实施例一样，由2个基板(第一基板400和第二基板200)构成的半导体装置。
<5.变形例2>
图12图解说明按照本公开的第三实施例的变形例的半导体装置(半导体装置5)的示意构成。图13图解说明图12中图解所示的半导体装置5的具体剖面构成的例子。在本变形例中，例如，天线920设置在与第一基板400的表面S3相反侧的表面S4侧。此外，在设置在第一基板400的表面S3侧的晶体管90和设置在表面S4侧的天线920之间，设置屏蔽结构(屏蔽层910)。
在本变形例中，屏蔽层910设置在作为GaN基板91的表面91S4的基础基板的Si基板92上，它们之间夹着绝缘层99A。天线920布置在屏蔽层910上，它们之间夹着绝缘层99B。作为屏蔽层910的材料，优选利用例如具有非常小的磁各向异性和高初始透磁率的磁性材料；其例子包括高导磁合金(permalloy)材料。在天线920周围设置绝缘层99C。
天线920通过例如贯穿GaN基板91的接触插塞，电气耦接到例如设置在RF前端部分的收发开关，不过图13中未图示。RF前端部分例如设置在第一基板400的表面S3侧。天线920的类型无特别限制；其例子包括诸如单极天线或双极天线之类的线状天线，和诸如包括夹在金属膜之间的低K膜的微带天线之类的平面天线。
如上所述，在本变形例中，天线920设置在第一基板400的表面S4上，从而使得可以距离最短地布置设置在表面S 3上的构成通信用平台的例如RF前端部分和天线920，并把它们耦接在一起。这使得可以在不衰减信号强度的情况下进行期望的信号处理。
此外，把天线920设置在与设置诸如RF前端部分之类的各种电路的表面不同的表面上可增大设计自由度，从而允许利用适当的膜厚、大小或材料来形成天线920。因而，可以改进天线920的元件特性。
要注意的是，除了天线920以外，在第一基板400的表面S4侧还可设置电容器、线圈、电阻器等，如图12中图解所示。
尽管上面参考第一到第三实施例以及变形例1和2说明了本公开，不过本公开不限于上述实施例等，可按照各种方式更改。例如，尽管参考晶体管20和60、存储元件40等的具体构成说明了上述实施例等，不过不需要具备所有的组件，此外可以具备其他的组件。
此外，尽管参考包括层叠在一起的2个或3个基板的半导体装置说明了上述实施例等，不过可以层叠4个或更多个基板。
要注意的是记载在本说明书中的效果仅仅是例证性的，而不是限制性的，可以包括其他效果。
此外，本公开的半导体装置及制造该半导体装置的方法可具有以下构成。
(1)一种半导体装置，包括：
设置有有源元件的第一基板；和
与第一基板层叠，并且电气耦接到第一基板的第二基板，
第二基板在第一表面上设置有构成逻辑电路的第一晶体管，在与第一表面相反的第二表面上设置有非易失性存储器元件。
(2)按照(1)所述的半导体装置，其中
第一晶体管设置在第二基板的面向第一基板的表面上，和
非易失性存储器元件设置在面向第一基板的表面的相反侧。
(3)按照(1)或(2)所述的半导体装置，还包括设置在第一基板和第二基板之间的第三基板，第三基板设置有在比第一晶体管的驱动电压高的驱动电压下驱动的第二晶体管。
(4)按照(3)所述的半导体装置，其中第三基板设置有包括第二晶体管的模拟电路。
(5)按照(1)-(4)任意之一所述的半导体装置，其中第二基板在第二表面上设置有引出电极。
(6)按照(1)-(5)任意之一所述的半导体装置，其中非易失性存储器元件包括磁隧道结元件。
(7)按照(1)-(6)任意之一所述的半导体装置，其中有源元件包括成像元件。
(8)按照(1)-(7)任意之一所述的半导体装置，其中有源元件包括具有通信功能的电路。
(9)按照(8)所述的半导体装置，其中
第一基板在面向第二基板的第三表面上，包括具有通信功能的电路，和
第一基板在与第三表面相反的第四表面上设置有天线。
(10)按照(9)所述的半导体装置，还包括设置在具有通信功能的电路和天线之间的屏蔽结构。
(11)按照(1)-(10)任意之一所述的半导体装置，其中
第一基板包括核心基板，和
核心基板包括化合物半导体基板。
(12)一种制造半导体装置的方法，所述方法包括：
在第一基板上形成有源元件；
在第二基板的第一表面上形成构成逻辑电路的晶体管；
把第一基板和第二基板电气耦接在一起；和
在第二基板的与第一表面相反的第二表面上形成非易失性存储器元件。
(13)按照(12)所述的制造半导体装置的方法，所述方法还包括：
以第二基板的第一表面作为面对表面，相互接合包括有源元件的第一基板和设置有晶体管的第二基板，和
之后在第二基板的第二表面上形成非易失性存储器元件。
(14)按照(13)所述的制造半导体装置的方法，所述方法还包括在第二基板的第二表面上形成非易失性存储器元件之后，其间夹着绝缘层地在第二表面上形成引出电极。
(15)按照(14)所述的制造半导体装置的方法，其中引出电极的形成包括在形成非易失性存储器元件的温度或更低的温度下形成引出电极。
本申请要求2017年2月7日向日本专利局提交的日本专利申请JP 2017-020626的优先权，该专利申请的整个内容通过引用包含在本文中。
本领域的技术人员应明白，根据设计要求和其它因素，可以产生各种修改、组合、子组合和变更，只要它们在所附的权利要求或其等同物的范围之内。

Claims (15)

1.一种半导体装置，包括：
设置有有源元件的第一基板；和
与第一基板层叠，并且电气耦接到第一基板的第二基板，
第二基板在第一表面上设置有构成逻辑电路的第一晶体管，在与第一表面相反的第二表面上设置有非易失性存储器元件。
2.按照权利要求1所述的半导体装置，其中
第一晶体管设置在第二基板的面向第一基板的表面上，和
非易失性存储器元件设置在面向第一基板的表面的相反侧。
3.按照权利要求1所述的半导体装置，还包括设置在第一基板和第二基板之间的第三基板，第三基板设置有在比第一晶体管的驱动电压高的驱动电压下驱动的第二晶体管。
4.按照权利要求3所述的半导体装置，其中第三基板设置有包括第二晶体管的模拟电路。
5.按照权利要求1所述的半导体装置，其中第二基板在第二表面上设置有引出电极。
6.按照权利要求1所述的半导体装置，其中非易失性存储器元件包括磁隧道结元件。
7.按照权利要求1所述的半导体装置，其中有源元件包括成像元件。
8.按照权利要求1所述的半导体装置，其中有源元件包括具有通信功能的电路。
9.按照权利要求8所述的半导体装置，其中
第一基板在面向第二基板的第三表面上包括具有通信功能的电路，和
第一基板在与第三表面相反的第四表面上设置有天线。
10.按照权利要求9所述的半导体装置，还包括设置在具有通信功能的电路和天线之间的屏蔽结构。
11.按照权利要求1所述的半导体装置，其中
第一基板包括核心基板，和
核心基板包括化合物半导体基板。
12.一种制造半导体装置的方法，所述方法包括：
在第一基板上形成有源元件；
在第二基板的第一表面上形成构成逻辑电路的晶体管；
把第一基板和第二基板电气耦接在一起；和
在第二基板的与第一表面相反的第二表面上形成非易失性存储器元件。
13.按照权利要求12所述的制造半导体装置的方法，所述方法还包括：
以第二基板的第一表面作为面对表面，相互接合包括有源元件的第一基板和设置有晶体管的第二基板，和
之后在第二基板的第二表面上形成非易失性存储器元件。
14.按照权利要求13所述的制造半导体装置的方法，所述方法还包括在第二基板的第二表面上形成非易失性存储器元件之后，其间夹着绝缘层地在第二表面上形成引出电极。
15.按照权利要求14所述的制造半导体装置的方法，其中引出电极的形成包括在形成非易失性存储器元件的温度或更低的温度下形成引出电极。
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