CN107924945B - 在两侧上具有金属的功率门 - Google Patents

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Abstract

一种装置，包括：电路结构，电路结构包括器件层，器件层包括多个晶体管器件，每个晶体管器件包括由栅电极限定的第一侧和相对的第二侧；以及布置在结构的第二侧上的门控电源栅格，其中，多个晶体管器件中的至少一个的漏极耦合到门控电源栅格。一种方法，包括：将电源从封装衬底提供到电路结构的器件层中的功率门晶体管，晶体管耦合到可操作用于从功率门晶体管接收门控电源的电路；以及使用在器件层的下侧上的栅格来将门控电源从功率门晶体管分配到电路。

Description

在两侧上具有金属的功率门
技术领域
半导体器件，其包括包含自器件的背侧的电连接的器件。
背景技术
在过去几十年，集成电路中的特征的缩放是不断增长的半导体工业背后的驱动力。缩放至越来越小的特征使得在半导体芯片的有限基板面上实现功能单元的增大的密度成为可能。例如，缩小的晶体管尺寸允许在芯片上包含增大数量的存储器器件，从而制造具有增加的容量的产品。然而，对越来越大的容量的驱动不是没有问题。优化每个器件的性能的必要性变得越来越显著。
未来的电路器件(例如，中央处理单元器件)将需要被集成在单个管芯或芯片中的低电容低功率器件和高性能器件两者。
附图说明
图1示出用于向处理器中的核心逻辑供电的功率门控方案的图。
图2示出包括连接到封装衬底的集成电路芯片或管芯的组件的实施例的示意性横截面侧视图。
图3示出绝缘体上半导体(SOI)衬底或半导体的一部分的顶侧透视图，并示出形成在其上的具有到晶体管的栅电极的互连的三维晶体管器件，该半导体或绝缘体上半导体(SOI)衬底是例如在晶圆上的芯片或集成电路管芯的一部分。
图4A-4C示出穿过图3的结构的横截面视图。
图5A-5C示出在颠倒或翻转图4A-4C的结构并且将该结构连接到载体之后图4A-4C的结构。
图6A-6C示出在移除器件衬底或使之变薄以暴露出晶体管的鳍状物的第二侧或背侧之后并在使鳍状物凹陷之后图5A-5C的结构。
图7A-7C示出在鳍状物的背侧上沉积和图案化电介质材料之后图6A-6C的结构。
图8A-8C示出在外延生长用于背侧结形成的材料之后图7A-7C的结构。
图9A-9C示出在用导电接触材料(例如，钨)填充电介质材料中的过孔开口之后图8A-8C的结构。
图10A-10C示出图9A-9C的结构并示出连接到源极的接触部的互连和作为例如金属层或第一背侧互连的部分的连接到源极的接触部的互连。
图11A-11C示出在结构上形成多个互连层以及形成用于将结构连接到外部衬底的接触点之后图10A-10C的结构。
图12示出穿过线12-12’的图2的结构并示出在器件层的第二侧之下或在其上的金属线的互连的布置。
图13示出代表性地穿过图2的线13-13’的横截面以指示用于输入到功率晶体管的栅电极的控制线的典型布线。
图14是实现一个或多个实施例的内插器(interposer)。
图15示出计算设备的实施例。
具体实施方式
本文所述的实施例涉及包括非平面半导体器件(例如，三维器件)的半导体器件，该半导体器件具有在器件的下侧或背侧上的互连或配线，特别是向核心逻辑电路提供门控功率的互连。描述了门控功率的分配，其中描述了在电路结构的器件层之下的电源线(例如，VDD、VDD门控和Vss)。在一个实施例中，公开了一种装置，其包括电路结构，电路结构包括器件层，器件层包括多个晶体管器件，例如但不限于三维或非平面晶体管器件，每个晶体管器件包括由栅电极限定的第一侧或器件侧和相对的第二侧。门控电源栅格布置在该层的第二侧(背侧或下侧)上，其中，多个晶体管器件中的至少一个的漏极耦合到门控电源栅格。电源栅格还可布置在结构的第二侧上，且多个晶体管器件中的至少一个的源极可耦合到电源栅格。通过借助于例如控制栅电极来控制至少一个晶体管器件，可控制电源(VDD)。在另一实施例中，描述了一种方法。该方法包括将电源从封装衬底提供到电路结构的器件层中的功率门晶体管，其中，晶体管连接到可操作用于从功率门晶体管接收门控电源的电路。该方法还包括使用在器件层的下侧上的栅格来将门控电源从功率晶体管分配到电路。还公开了包括封装衬底的系统，该系统包括电源连接和管芯。管芯包括用于接收一个或多个门控电源的核心逻辑电路和限定器件层并耦合在电源连接和核心逻辑电路之间以控制或提供至核心逻辑电路的一个或多个门控电源的多个晶体管。从功率门晶体管到电路的门控电源被布线在器件层的下侧上。
图1示出用于向处理器中的核心逻辑供电的功率门控方案的图。典型地，被标记为“PG”的P型栅极串联连接在非门控电源(VDD)和核心逻辑102之间。被标记为“PG”的P型栅极用单个P型晶体管表示。应认识到，可在集成电路结构的区域上方使用很多(例如，几十万或几百万)PC晶体管。此外，虽然示出核心逻辑102，任何适当的集成电路中的电路的任何功能组可以如本文所述地被门控。控制晶体管M1、M2如所示被连接并用无源#信号(M1)和有源信号(M2)控制。当无源#被确立(assert)(低)时，有源将被解除(de-assert)(低)，这使增加的电源(VDD高)被施加到PG以关断它，这将来自核心逻辑102的VDD电源解耦合(或强烈地减小)。当电路处于有源模式时，有源信号被确立(高)而无源#被解除(高)以接通PG并将VDD电源耦合到核心逻辑102。如在本文所述的功率门的使用可允许显著地减小处理器芯片电源泄漏。功率门控涉及从功能电路拦截电压供应网络，并可在正或负电源分支上使用。为了简单起见，接下来的描述主要集中于正电源门控的使用，但实施例也可包含负电源门控。
图2示出包括连接到封装衬底的集成电路芯片或管芯的组件的一个实施例的示意性横截面侧视图。组件200包括管芯210，其包括包含多个器件(例如，晶体管器件)的器件层或层215。器件层215包括代表该层的第一侧的第一侧2150A和与第一侧2150A相对的第二侧或背侧2150B。晶体管器件包括一个或多个功率晶体管(在本文也被称为功率门)和逻辑电路。在第一侧上连接到管芯210的器件层215的是互连220，其在一个实施例中包括但不限于从第一侧2150A连接到器件层215的器件的多个导电金属线。在互连中包括的是控制电路互连。如所看到的，布置在信号配线220上方的是载体衬底240。在一个实施例中，如下面将描述的，载体衬底240在形成在逻辑电路的两侧上具有金属化的管芯210的过程中键合到信号配线220。在这个实施例中，通过管芯的第二侧2100B连接到管芯210的器件的是功率互连(VDD、VDD门控和Vss)。在第二侧或背侧2100B上的互连230包括一行或多行金属化。这样的金属化之一连接到接触点(例如，C4凸块)250，其可操作用于将管芯210连接到封装290。图2还示出通过封装衬底290到管芯210的VDD和VSS连接。
图3-11C描述了利用非平面多栅极半导体器件来形成包括在单个器件层中实现的功率门的管芯的方法或过程，该非平面多栅极半导体器件包括在层的非器件侧或背侧上(在器件之下)的电连接。这样的电连接包括电源线VDD、VDD门控和Vss。在这个实施例中，信号配线(控制配线)布置在器件上方。在一个实施例中，在器件层中使用的器件是三维金属氧化物半导体场效应晶体管(MOSFET)。
图3示出了绝缘体上半导体(SOI)衬底或半导体的一部分的顶侧透视图，该衬底是例如在晶圆上的芯片或集成电路管芯的一部分。具体地，图3示出包括硅或SOI的衬底310的结构300。上覆衬底310是可选的缓冲层320。在一个实施例中，缓冲层在一个实施例中是通过生长技术在衬底310上引入的硅锗缓冲。典型地，缓冲层320(如果存在)具有大约几百纳米(nm)的典型厚度。
布置在图3所示的实施例中的衬底310和可选的缓冲层320的表面(如所看到的上表面)上的是晶体管器件(例如，N型晶体管器件或P型晶体管器件)的一部分。在这个实施例中，N型或P型晶体管器件所共有的是布置在缓冲层320的表面上的本体或鳍状物330。在一个实施例中，鳍状物330由半导体材料形成，该半导体材料例如是硅、硅锗或III-V族或第IV-V族半导体材料。在一个实施例中，鳍状物330的材料根据用于形成三维集成电路器件的常规处理技术来形成。典型地，半导体材料外延生长在衬底上并且然后形成为鳍状物330(例如，通过掩蔽和蚀刻工艺)。
在一个实施例中，鳍状物330具有大于高度尺寸H的长度尺寸L。典型长度范围是大约10纳米(nm)到1毫米(mm)，并且典型高度范围是大约5nm到200nm。鳍状物330还具有典型地大约4-10nm的宽度W。如所示，鳍状物330是从衬底310的表面或在衬底310的表面上(或可选地从缓冲层320或在缓冲层320上)延伸的三维本体。如图3所示的三维本体是如所见的具有从缓冲层320的表面突出的相对侧(第一和第二侧)的矩形本体。应认识到，在这样的本体的处理中，真正的矩形形式可能不是用可用的工具可实现的，且其它形状可能会产生。典型形状包括但不限于梯形形状(例如，底部比顶部宽)和弓形形状。
在图3的结构的实施例中布置在鳍状物330上的是栅极叠置体。在一个实施例中，栅极叠置体包括例如二氧化硅或具有大于二氧化硅的介电常数的电介质材料(高k电介质材料)的栅极电介质层。在一个实施例中，布置在栅极电介质层上的是例如金属的栅极325。栅极叠置体可包括在其相对侧上的电介质材料的间隔部350。间隔部350的典型材料是低k材料，例如氮化硅(SiN)或氮碳化硅(SiCN)。图3示出相邻于栅极叠置体的侧壁并在鳍状物330上的间隔部350。在栅极叠置体的相对侧上的鳍状物330上或中形成的是结区(源极340A和漏极340B)。
在一个实施例中，为了形成三维晶体管结构，例如借助于跟随有牺牲或虚设栅极材料的均厚沉积的均厚沉积来在鳍状物330上形成栅极电介质材料。掩模材料被引入在结构上方并被图案化以保护在指定沟道区上方的栅极叠置体材料(具有牺牲或虚设栅极材料的栅极叠置体)。然后使用蚀刻工艺来移除不需要的区域中的栅极叠置体材料并将栅极叠置体图案化在指定沟道区上方。然后形成间隔部350。形成间隔部350的一种技术是将膜沉积在结构上，保护需要的区域中的膜并且然后进行蚀刻以将膜图案化成期望的间隔部尺寸。
在鳍状物330和间隔部350上形成包括牺牲或虚设栅极材料的栅极叠置体之后，在鳍状物330上或中形成结区(源极和漏极)。在栅极叠置体(在栅极电介质上的牺牲栅电极)的相对侧上的鳍状物330中或上形成源极和漏极。在图3所示的实施例中，通过将源极和漏极材料外延生长为鳍状物330的一部分上的包覆层来形成源极340A和漏极340B。源极340A和漏极340B的典型材料包括但不限于硅、硅锗或III-V族或IV-V族化合物半导体材料。可以替代地通过移除鳍状物材料的部分并在鳍状物材料被移除的指定结区中外延生长源极和漏极材料来形成源极340A和漏极340B。
在源极340A和漏极340B的形成之后，在一个实施例中，牺牲或虚设栅极被移除并用栅电极材料代替。在一个实施例中，在移除牺牲或虚设栅极叠置体之前，电介质材料被沉积在结构上。在一个实施例中，电介质材料是被沉积为毯状物的二氧化硅或低k电介质材料，并且然后被抛光以暴露出牺牲或虚设栅极325。然后通过例如蚀刻工艺来移除牺牲或虚设栅极和栅极电介质。
在移除牺牲或虚设栅极和栅极电介质之后，栅极叠置体在栅电极区中形成。栅极叠置体被引入，例如沉积，在包括栅极电介质和栅电极的结构上。在实施例中，栅电极叠置体的栅电极325由金属栅极组成，而栅极电介质层由具有大于二氧化硅的介电常数的介电常数的材料(高K材料)组成。例如，在一个实施例中，栅极电介质层327(见图4A-4C)由以下材料组成：例如但不限于氧化铪、氮氧化铪、硅酸铪、氧化镧、氧化锆、硅酸锆、氧化钽、钛酸锶钡、钛酸钡、钛酸锶、氧化钇、氧化铝、氧化铅钪钽、铌酸铅锌或其组合。在一个实施例中，栅电极325由金属层组成，例如但不限于金属氮化物、金属碳化物、金属硅化物、金属铝化物、铪、锆、钛、钽、铝、钌、钯、铂、钴、镍或导电金属氧化物。在形成栅极叠置体之后，二氧化硅或低k电介质材料的额外电介质材料被沉积在三维晶体管器件上(例如，在ILD0上)以将器件结构包封或嵌入在电介质材料中。图3示出包封三维晶体管器件(例如，作为ILD0)的电介质材料355A。
图3示出在形成到三维晶体管器件结构的互连之后的结构。在这个实施例中，电连接被制造为到栅电极325的第一互连层或金属层。典型地，为了形成到栅电极375的电接触部，通过例如在掩模中具有到栅电极325的开口的掩蔽工艺来最初形成到栅电极的开口。蚀刻电介质材料355A以暴露出栅电极，并且然后移除掩蔽材料。接着，在开口中引入例如钨的接触材料，并填充该开口以形成到栅电极325的接触部375。电介质材料355A的表面(如所看到的顶表面)然后可以被植入导电晶种材料并且然后用掩蔽材料图案化以限定互连路径的开口，该开口暴露出接触部375。然后通过电镀工艺引入导电材料(例如，铜)，以形成连接到栅电极325的接触部375的互连370。然后可以移除掩蔽材料和不需要的晶种材料。在形成互连作为初始金属层之后，诸如二氧化硅或低k电介质材料之类的电介质材料355B可作为ILD1层沉积在互连上和互连周围。然后可以根据常规工艺来形成额外的互连层。图2示出由若干互连层组成的管芯210的信号配线220。图3中的互连370代表最接近器件层的这样的层之一，例如第一层。
图4A-4C示出穿过图2的结构的横截面侧视图。具体地，图4A示出通过穿过鳍状物330的线A-A’的横截面；图4B示出通过穿过源极340A的线B-B’的横截面；以及图4C示出通过穿过栅电极325的线C-C’的横截面侧视图。
图5A-5C示出在颠倒或翻转图4A-4C的结构并且将该结构连接到载体之后图4A-4C的结构。图5A-5C表示分别穿过鳍状物330、漏极340B和栅电极325的横截面，如上面关于图4A-4C所述的。参考图5A-5C，在这个实施例中，结构300被翻转并连接到载体380。载体380例如是半导体晶圆。结构310可通过粘合剂或其它键合技术连接到载体380。
图6A-6C示出在移除衬底310或使衬底310变薄以暴露出鳍状物330的第二侧或背侧之后图5A-5C的结构。在一个实施例中，可通过薄化工艺(例如，机械研磨或蚀刻工艺)来移除衬底310。图6A-6C示出从结构的第二侧或背侧暴露的鳍状物330。在暴露出鳍状物330之后，鳍状物可以可选地被凹陷。图6A-6C示出在使鳍状物330凹陷之后的结构。在一个实施例中，为了使鳍状物330凹陷，可以借助于蚀刻剂而利用蚀刻工艺，该蚀刻剂相对于电介质材料355A对于鳍状物材料的移除具有选择性。替代地，可在具有暴露鳍状物330的开口的电介质材料335A的表面(暴露的背侧表面)上图案化掩蔽材料。可通过例如蚀刻工艺将鳍状物330的材料移除以使鳍状物330凹陷，并且然后移除掩蔽材料。
图7A-7C示出在鳍状物330的背侧上沉积和图案化电介质材料之后图6A-6C的结构。图7A-7C示出通过例如均厚沉积工艺沉积的诸如二氧化硅或低K电介质材料之类的电介质材料381。一旦被沉积，则例如可以通过在具有例如与鳍状物330的相对侧上的源极区和漏极区相对的开口或过孔的电介质材料380的表面上形成掩蔽材料来图案化电介质材料381。图7A示出取向在对应于鳍状物的源极区(源极340A)的鳍状物330的背侧上的穿过电介质材料381的开口382A，以及取向至鳍状物的漏极区(漏极340B)的穿过电介质材料381的开口382B。图7B示出在这个实施例中开口(例如，开口382A)的直径的尺寸大于鳍状物330的宽度尺寸。以这种方式，鳍状物330的背侧以及鳍状物330的侧壁被暴露。图7B还示出蚀刻继续进行而穿过该结构以暴露出源极340A的背侧。
图8A-8C示出在外延生长用于背侧结形成的材料之后图7A-7C的结构。图8A示出在与源极340A的背侧对齐的区域中的开口382A中的外延生长材料385A以及在与漏极340B的背侧对齐的在鳍状物330上的开口382B中的外延生长材料385B。图8B示出材料385A，该材料385A外延生长在鳍状物330的侧壁上并与先前在结构的第一侧或器件侧上形成的源极340A连接。适当的材料是硅锗或III-V族或IV-V族半导体材料。
图9A-9C示出在用导电接触材料(例如，钨)填充在电介质材料380中的过孔开口之后图8A-8C的结构。图9A示出到与源极340A相关联的外延材料385A的接触部386A以及到与漏极340B相关联的外延材料385B的接触部金属386B。图9B示出到外延材料385B的接触部金属386B。图9A和9B还示出从结构的背侧或第二侧(器件层的下侧)到源极340A(经由接触部材料)的连接。现在可通过例如上面针对器件侧互连所述的技术(见图3和4A-4C和附随的文本)来形成到接触部386A和386B的互连。
对形成背侧结(源极和漏极)接触部的以上描述是一个实施例。应认识到，除了在鳍状物上对材料的外延生长之外，存在其它方法。其它实施例包括但不限于通过例如驱入掺杂剂来从背侧对鳍状物的区域进行改型。在另一实施例中，鳍状物330的侧壁可在源极区和漏极区中被暴露，并且可以在这样的侧壁上引入接触材料(例如，钨)。在接触材料也在源极和漏极的器件侧上形成(例如，在形成到栅电极325的接触部375时形成这样的接触部)的情况下，接触部可在背侧处理操作中延伸以分别形成到源极和漏极的环绕式接触部。
图10A-10C示出图9A-9C的结构，并示出连接到到源极340A的接触部396A的互连390A以及连接到到源极340B的接触部386B的互连390B，作为例如第一背侧互连或金属层的部分。图10A-10C还示出在互连或金属层上沉积二氧化硅或低k电介质材料的电介质材料355C之后的结构。
在一个实施例中，包括互连390A和互连390B的第一背侧互连或金属层是电源栅格的部分或者连接到电源栅格，该电源栅格在器件层的背侧之下或在器件层的背侧上。典型地，在参考图3-10C所述的晶体管是功率门晶体管(图1中的PG)的情况下，源极340A连接到VDD，并且漏极340B连接到VDD门控。
图11A-11C示出在结构上形成多个互连层以及用于将结构连接到外部衬底的接触点之后图10A-10C的结构。这样的层的互连可通过电镀工艺来形成。在一个实施例中，导电材料(例如，铜)的这样的互连可掺杂有掺杂剂以提高电迁移。图11A示出互连390A和互连390B，互连390A在一个实施例中是到源极340A的VDD线，而互连390B是连接到漏极340B的VDD门控线。互连390A连接到互连394，其例如是穿过接触部392A的第二背侧级VDD线。类似地，互连线390B连接到第二背侧互连层，其是例如连接到构成核心逻辑的一个或多个其它晶体管器件(例如，通过下侧或背侧连接而连接到一个或多个晶体管的源极)的VDD门控线。VDD互连线394连接到第三级背侧互连395，其连接到可操作用于将电力(VDD)带到结构的接触点397。如所示，每个互连层级通过电介质材料(电介质材料355C、电介质材料355D和电介质材料355E)与相邻层级分隔开。接触点397是例如可操作用于将结构连接到衬底(例如，封装衬底)的C4凸块。
图12示出穿过线12-12’的图2的结构并示出在器件层的第二侧之下或上的金属线的互连的布置。出于协调图12与先前的讨论的目的，在图12中使用的附图标记类似于图11A-11C的附图标记。在图12所示的例示中，暗虚线是为功率晶体管保留的区域。应认识到，功率晶体管区域可以是任何数量的栅极间距宽度。功率晶体管被示为多行VDD(例如，互连线395和VDD门控的高)(例如，互连线396)。布置在功率门区域中的VDD和VDD门控的高线上的是用于从下侧连接到器件层的另一互连层。上覆VDD和VDD门控线和功率门区域是第一层级背侧互连，例如用于连接到晶体管器件的源极区的互连390A和用于连接到互连器件的漏极区的互连390B。图12示出在源极互连(互连390A)和VDD线互连395(通过接触部392A)之间的接触部。类似地，图12示出在漏极互连(互连390B)和VDD门控线之间的接触部(接触部392B)。
图13示出典型地穿过图2的线13-13’的横截面以指示用于输入到功率晶体管的栅电极的控制线的典型布线。为了附图标记协调，再次参考图11A-11C。在图13中，没有示出器件层以说明金属化(例如，未示出三维晶体管)。图13示出在器件层的第一侧上的第一层级互连线(互连线370)，那些互连线之一(例如，互连线370)，连接到在功率门区域中的场效应晶体的栅电极。图13示出在互连与晶体管器件的栅电极之间延伸的接触部375和互连370(见图10A-10C)。覆盖在包括互连层370的第一互连层上的是包括互连线410的第二互连层。图13示出互连线410到下面的互连层的连接，并示出到下面的互连370的接触部425。互连线410是在被输入到结构的功率门区域(见图1中的PG)中的场效应晶体管的栅极的控制线。连接可向上或向下垂直地定位(如所见的)，只要它着陆在栅电极连接上并满足其它设计规则。
在上面的实施例中，互连或金属层布置在器件层的两侧上。如所述的，连同用于连接到地的Vss，VDD和VDD门控被栅格化在场效应晶体管器件之下。如所述的，只有到场效应晶体管或功率场效应晶体管的栅极的控制线布置在器件的器件侧或第一侧上。这样的控制线可以是细间距的，如在结构的器件侧或第一侧上的其它控制线。电源线被布线在器件层的第二侧之下或上保留了在器件侧或第一侧上的金属层的可布线性。在器件层的下侧或第二侧上提供电源线也允许金属材料(典型地，铜)的掺杂，该金属材料形成互连或金属线。这样的互连或金属线可被掺杂以实现高电迁移防止，同时保持结构的器件侧或第一侧上的信号线之外的这样的金属掺杂的附加电阻。此外，通过不通过器件层引入VDD和VDD门控，逻辑晶体管的硅区被保留。仍然进一步地，通过将电源线定位在还包括到衬底(例如，封装衬底)的用于结构的接触部的器件层的第二侧之下或上，自这样的接触点的过孔电阻和金属电阻的减小输送到功率门，因为VDD减小。
图14例示了包括一个或多个实施例的内插器500。内插器500是用于将第一衬底502桥接到第二衬底504的居间衬底。参考上面的图2，内插器500可以例如放置在芯片或管芯210和封装290之间。在另一实施例中，第一衬底502可以是例如集成电路管芯。第二衬底504可以是例如存储器模块、计算机母板或另一集成电路管芯。通常，内插器500的目的是将连接扩展到较宽的间距或将连接重新布线到不同的连接。例如，内插器500可将集成电路管芯耦合到球栅阵列(BGA)506，其可随后耦合到第二衬底504。在一些实施例中，第一和第二衬底502/504附接到内插器500的相对侧。在其它实施例中，第一和第二衬底502/504附接到内插器500的同一侧。在另外的实施例中，三个或更多个衬底借助于内插器500来互连。
内插器500可由环氧树脂、纤维玻璃增强的环氧树脂、陶瓷材料或聚合物材料(例如，聚酰亚胺)形成。在另外的实施方式中，内插器可由交替的刚性或柔性材料形成，这些材料可包括上述用于半导体衬底中的相同材料，例如硅、锗和其它III-V族和IV族材料。
内插器可包括金属互连508和过孔510，包括但不限于穿硅过孔(TSV)512。内插器500还可包括嵌入式器件514，包括无源和有源器件。这样的器件包括但不限于电容器、去耦电容器、电阻器、电感器、熔断器、二极管、变压器、传感器和静电放电(ESD)器件。诸如射频(RF)器件、功率放大器、功率管理器件、天线、阵列、传感器和MEMS器件之类的较复杂的器件也可在内插器500上形成。
根据实施例，可在内插器500的制造中使用本文公开的装置或工艺。
图15示出根据一个实施例的计算设备600。计算设备600可包括多个部件。在一个实施例中，这些部件附接到一个或多个母板。在替代实施例中，这些部件被制造到单个片上系统(SoC)而不是母板上。计算设备600中的部件包括但不限于集成电路管芯602和至少一个通信芯片608。在一些实施方式中，通信芯片608被制造为集成电路管芯602的部分。集成电路管芯602可包括CPU 604以及常常用作高速缓存存储器的管芯上存储器606，其可通过诸如嵌入式DRAM(eDRAM)或自旋转移矩存储器(STTM或STTM-RAM)之类的技术提供。
计算设备600可包括可以或可以不物理耦合和电耦合到母板或被制造在SoC管芯内的其它部件。这些其它部件包括但不限于易失性存储器610(例如，DRAM)、非易失性存储器612(例如，ROM或闪存)、图形处理器单元614(GPU)、数字信号处理器616、密码处理器642(在硬件内执行加密算法的专用处理器)、芯片组620、天线622、显示器或触摸屏显示器624、触摸屏控制器626、电池628或其它电源、功率放大器(未示出)、全球定位系统(GPS)设备644、罗盘630、运动协处理器或传感器632(其可包括加速度计、陀螺仪和罗盘)、扬声器634、照相机636、用户输入设备638(例如，键盘、鼠标、手写笔和触控板)和大容量存储设备640(例如，硬盘驱动器、光盘(CD)、数字通用盘(DVD)等)。
通信芯片608实现用于往返于计算设备600进行数据传输的无线通信。术语“无线”及其派生词可用于描述可通过使用经由非固体介质的经调制电磁辐射来传送数据的电路、设备、系统、方法、技术、通信通道等。该术语并非暗示相关的设备不包含任何线，虽然在一些实施例中它们可以不包含线。通信芯片608可实现多种无线标准或协议中的任一个，包括但不限于Wi-Fi(IEEE 802.11系列)、WiMAX(IEEE 802.16系列)、IEEE 802.20、长期演进(LTE)、Ev-DO、HSPA+、HSDPA+、HSUPA+、EDGE、GSM、GPRS、CDMA、TDMA、DECT、蓝牙、其派生物以及被指定为3G、4G、5G和更高的任何其它无线协议。计算设备600可包括多个通信芯片608。例如，第一通信芯片608可专用于较短距离无线通信，例如Wi-Fi和蓝牙，而第二通信芯片608可专用于较长距离无线通信，例如GPS、EDGE、GPRS、CDMA、WiMAX、LTE、Ev-DO等。
计算设备600的处理器604包括根据实施例形成的包括到器件的背侧接触部和背侧金属化的一个或多个器件，例如晶体管或金属互连。术语“处理器”可以指代对来自寄存器和/或存储器的电子数据进行处理以将该电子数据转换成可存储在寄存器和/或存储器中的其它电子数据的任何设备或设备的部分。
通信芯片608还可以包括根据实施例形成的包括到器件的背侧接触部和背侧金属化的一个或多个器件，例如晶体管或金属互连。
在另外的实施例中，容纳在计算设备600内的另一部件可以包括根据实施例形成的包括到器件的背侧接触部和背侧金属化的一个或多个器件，例如晶体管或金属互连。
在各种实施例中，计算设备600可以是膝上型计算机、上网本计算机、笔记本计算机、超级本计算机、智能电话、平板计算机、个人数字助理(PDA)、超移动PC、移动电话、台式计算机、服务器、打印机、扫描仪、监视器、机顶盒、娱乐控制单元、数字照相机、便携式音乐播放器或数字视频记录器。在另外的实施方式中，计算设备600可以是处理数据的任何其它电子设备。
示例
示例1是一种装置，其包括：电路结构，电路结构包括器件层，器件层包括多个晶体管器件，每个晶体管器件包括由栅电极限定的第一侧或器件侧和相对的第二侧；以及布置在结构的第二侧上的门控电源栅格，其中，多个晶体管器件中的至少一个的漏极耦合到门控电源栅格。
在示例2中，示例1的装置还包括布置在结构的第二侧上的电源栅格，其中，多个晶体管器件中的至少一个的源极耦合到电源栅格。
在示例3中，示例1或2的装置还包括布置在结构的第一侧上的控制线，其中，多个晶体管器件中的至少一个的栅电极耦合到控制线。
在示例4中，示例3的装置的多个晶体管器件中的至少一个的栅电极通过在器件与控制线之间突出的栅极接触部而耦合到控制线，并且器件的漏极通过在器件与门控电源栅格之间突出的结接触部而耦合到门控电源栅格。
在示例5中，示例1-4中的任一个的装置的多个晶体管器件中的至少一个的漏极通过在门控电源栅格和器件的第二侧之间延伸的接触部而耦合到门控电源栅格。
在示例6中，示例1-5中的任一个的装置还包括可操作用于将电路结构耦合到外部电源的接触点，接触点被布置成耦合到结构的第二侧上的电源栅格。
在示例7中，示例1-6中的任一个的装置的门控电源栅格包括电力栅格，该装置还包括布置在结构的第二侧上的接地栅格。
在示例8中，示例1-7中的任一个的装置的晶体管器件中的至少一个包括非平面晶体管器件，其包括鳍状物，并且栅电极布置在鳍状物的沟道区上。
示例9是一种方法，其包括将电源从封装衬底提供到电路结构的器件层中的功率门晶体管，该晶体管耦合到可操作用于从功率门晶体管接收门控电源的电路；以及使用器件层的下侧上的栅格来将门控电源从功率门晶体管分配到电路。
在示例10中，示例9的方法中的将电源提供给功率门晶体管包括从器件层的下侧耦合到晶体管。
在示例11中，示例9或10的方法中的将电源提供给功率门晶体管包括使用器件层的下侧上的栅格从封装衬底分配电源。
在示例12中，示例9-11中的任一个的方法中的从功率门晶体管分配门控电源包括将晶体管从晶体管的下侧耦合到栅格。
在示例13中，示例9-12中的任一个的方法还包括控制来自控制线的门控电源，该控制线耦合到在与晶体管的下侧相对的侧面上的晶体管。
在示例14中，示例9-13中的任一个的方法还包括将接地栅格分配在器件层的下侧上，该接地栅格耦合到电路。
示例15是包括封装衬底的系统，该系统包括电源连接和管芯，该管芯包括(i)用于接收一个或多个门控电源的核心逻辑电路以及(ii)限定器件层并耦合在电源连接与核心逻辑电路之间以向核心逻辑电路可控制地提供一个或多个门控电源的多个晶体管，其中，到电路的门控电源被布线在器件层的下侧上。
在示例16中，示例15的系统中的一个或多个门控电源从器件层的下侧耦合到多个晶体管。
在示例17中，示例15-16中的任一个的系统中的到功率门晶体管的电源连接包括在器件层的下侧上的栅格。
在示例18中，示例15-17中的任一个的系统中的从功率门晶体管分配门控电源包括将晶体管从晶体管的下侧耦合到栅格。
在示例19中，示例15-18中的任一个的系统还包括控制来自控制线的门控电源，该控制线耦合到在与晶体管的下侧相对的侧面上的多个晶体管。
在示例20中，示例15-19中的任一个的系统中的多个晶体管中的至少一个包括非平面晶体管。
对所示实施方式的以上描述(包括在摘要中所述的内容)并非旨在是穷举性的或将本发明限于所公开的精确形式。本领域技术人员将认识到，虽然出于说明性目的在本文中描述了本发明的具体实施方式和示例，但是在范围内各种等效修改是可能的。
根据以上具体描述可以做出这些修改。在所附权利要求中使用的术语不应被解释为将本发明限于说明书和权利要求中所公开的具体实施方式。相反，本发明的范围应完全由所附权利要求来确定，权利要求应根据权利要求解释的已确立的法律原则来被解释。

Claims (19)

1.一种装置，包括：
电路结构，所述电路结构包括器件层，所述器件层包括多个晶体管器件，所述器件层具有第一侧和与所述第一侧相对的第二侧，所述多个晶体管器件中的每个晶体管器件包括在所述器件层的所述第一侧上的栅电极；以及
门控电源栅格，所述门控电源栅格布置在所述器件层的所述第二侧上，其中，所述多个晶体管器件中的至少一个晶体管器件的漏极耦合到所述门控电源栅格，其中，所述多个晶体管器件中的所述至少一个晶体管器件的所述漏极通过接触部而耦合到所述门控电源栅格，所述接触部在所述门控电源栅格和所述器件层的所述第二侧之间延伸，但不延伸到所述器件层中。
2.根据权利要求1所述的装置，还包括布置在所述器件层的所述第二侧上的电源栅格，其中，所述多个晶体管器件中的至少一个晶体管器件的源极耦合到所述电源栅格。
3.根据权利要求1所述的装置，还包括布置在所述器件层的所述第一侧上的控制线，其中，所述多个晶体管器件中的所述至少一个晶体管器件的所述栅电极耦合到所述控制线。
4.根据权利要求3所述的装置，其中，所述多个晶体管器件中的所述至少一个晶体管器件的所述栅电极通过在所述晶体管器件与所述控制线之间突出的栅极接触部而耦合到所述控制线，并且所述晶体管器件的漏极通过在所述晶体管器件与所述门控电源栅格之间突出的结接触部而耦合到所述门控电源栅格。
5.根据权利要求2所述的装置，还包括可操作用于将所述电路结构耦合到外部电源的接触点，所述接触点耦合到所述器件层的所述第二侧上的所述电源栅格。
6.根据权利要求1、2或3中任一项所述的装置，其中，所述门控电源栅格包括电力栅格，所述装置还包括被布置在所述器件层的所述第二侧上的接地栅格。
7.根据权利要求1、2或3中任一项所述的装置，其中，所述晶体管器件中的所述至少一个晶体管器件包括非平面晶体管器件，所述非平面晶体管器件包括鳍状物，并且所述栅电极布置在所述鳍状物的沟道区上。
8.一种方法，包括：
将电源从封装衬底提供到电路结构的器件层中的功率门晶体管，其中，所述功率门晶体管耦合到可操作用于从所述功率门晶体管接收门控电源的电路，其中，所述器件层具有第一侧和与所述第一侧相对的下侧，所述功率门晶体管中的每个功率门晶体管包括在所述器件层的所述第一侧上的栅电极；以及
使用所述器件层的所述下侧上的栅格来将所述门控电源从所述功率门晶体管分配到所述电路，其中，所述功率门晶体管中的至少一个功率门晶体管的漏极通过接触部而耦合到所述门控电源，所述接触部在所述门控电源和所述器件层的所述下侧之间延伸，但不延伸到所述器件层中。
9.根据权利要求8所述的方法，其中，向功率门晶体管提供电源包括从所述器件层的所述下侧耦合到所述功率门晶体管。
10.根据权利要求8所述的方法，其中，向功率门晶体管提供电源包括使用所述器件层的所述下侧上的栅格来从所述封装衬底分配所述电源。
11.根据权利要求8所述的方法，其中，从所述功率门晶体管分配所述门控电源包括将所述功率门晶体管从所述器件层的所述下侧耦合到所述栅格。
12.根据权利要求8所述的方法，还包括通过控制线控制所述门控电源，所述控制线在所述第一侧上耦合到所述功率门晶体管。
13.根据权利要求8所述的方法，还包括将接地栅格分配在所述器件层的所述下侧上，所述接地栅格耦合到所述电路。
14.一种包括封装衬底的系统，所述系统包括电源连接和管芯，所述管芯包括：
(i)核心逻辑电路，所述核心逻辑电路接收一个或多个门控电源，以及
(ii)多个晶体管，所述多个晶体管限定器件层，并耦合在所述电源连接与所述核心逻辑电路之间以向所述核心逻辑电路可控制地提供所述一个或多个门控电源，所述器件层具有第一侧和与所述第一侧相对的下侧，所述多个晶体管中的每个晶体管包括在所述器件层的所述第一侧上的栅电极，其中，所述核心逻辑电路的所述门控电源被布线在所述器件层的所述下侧上，其中，所述多个晶体管中的至少一个晶体管的漏极通过接触部而耦合到所述门控电源，所述接触部在所述门控电源和所述器件层的所述下侧之间延伸，但不延伸到所述器件层中。
15.根据权利要求14所述的系统，其中，所述一个或多个门控电源从所述器件层的所述下侧耦合到所述多个晶体管。
16.根据权利要求14或15中任一项所述的系统，其中，到所述晶体管的电源连接包括在所述器件层的所述下侧上的栅格。
17.根据权利要求14或15中任一项所述的系统，其中，从所述晶体管分配所述门控电源包括将所述晶体管从所述器件层的所述下侧耦合到栅格。
18.根据权利要求14或15中任一项所述的系统，还包括通过控制线控制所述门控电源，所述控制线在所述器件层的所述第一侧上耦合到所述多个晶体管。
19.根据权利要求14或15中任一项所述的系统，其中，所述多个晶体管中的至少一个晶体管包括非平面晶体管。
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