JP2018532280A - 相関電子スイッチプログラム可能ファブリック - Google Patents
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Abstract
Description
λTFは、トーマスフェルミ(Thomas Fermi)遮蔽長であり、
Cは、モット転移について近似的に0.26に等しい定数である。
aBは、ボーア半径である。
101,103 導電性端子
102 材料、CEM、相関電子スイッチ材料
110 CESおよび/または可変インピーダデバイスのシンボル
210 可変抵抗器
220 可変キャパシタ
300,900 プロット
302 読み出し窓
304 プロットの一部分、領域
306 プロットの一部分
308,309,314,316 プロットの点
310 書き込み窓
400,401,402,403 集積回路
410,510,610,620,630,1051,1052,1151,1152 CESデバイス
420,520 金属化層
430,530 ビア
440,540 コネクタ
450 基板
500 集積回路
600 プログラム可能ファブリック
601-1,601-2,601-n,602-1,602-2,602-m,603-1,603-2,603-n,604-1,604-2,604-m,1010,1010-1,1010-2,1010-3,1020,1020-1,1020-2,1020-3,1030,1030-1,1030-2,1030-3,1110,1110-1,1110-2,1110-3,1120,1120-1,1120-2,1120-3,1130,1130-1,1130-2,1130-3 導電性ライン
651 座標軸
700,800 複合デバイス
710 電流源
720,820 CES
810,1041,1042 ダイオード
811,812 端子
830 VDD
901,902,903 電流対電圧曲線
1000,1100 プログラム可能ファブリック、クロスポイントCESメモリアレイ
Claims (24)
- 複数の導電性ラインを個々に備える複数の金属化層と、
前記複数の金属化層の前記複数の導電性ラインのうちの1つまたは複数と前記複数の金属化層の前記複数の導電性ラインのうちの1つまたは複数の他のものとの間により低いインピーダンス接続を選択的に提供するための1つまたは複数の相関電子スイッチとを含むプログラム可能ファブリックを備える、装置。 - 前記プログラム可能ファブリックは、クロスポイントアレイを備え、第1の金属化層の前記導電性ラインは、互いに略平行に配向され、第2の金属化層の前記導電性ラインは、互いに略平行に配向され、前記第1の金属化層の前記導電性ラインは、前記第2の金属化層の前記導電性ラインに対して略直交して配向される、請求項1に記載の装置。
- 前記1つまたは複数の相関電子スイッチは、前記第1の金属化層の前記導電性ラインおよび前記第2の金属化層の前記導電性ラインの交差部に個々に位置決めされる、請求項2に記載の装置。
- 前記プログラム可能ファブリックはさらに、前記第1の金属化層の前記導電性ラインおよび前記第2の金属化層の前記導電性ラインの前記交差部のうちの対応する1つまたは複数の交差部に位置決めされる1つまたは複数のアクセスデバイスを備える、請求項3に記載の装置。
- 前記複数のアクセスデバイスは、ショットキーダイオードを備える、請求項3または請求項4に記載の装置。
- 電圧および/または電流源をさらに備え、前記1つまたは複数の相関電子スイッチの特定の相関電子スイッチを第1のインピーダンス状態から第2のインピーダンス状態に転移させるために、前記電圧および/または電流源は、前記第1の金属化層の特定の導電性ラインおよび前記第2の金属化層の特定の導電性ラインにわたってプログラミング電圧を印加するように構成される、請求項3から5のいずれか一項に記載の装置。
- 三次元クロスポイントアレイ内に位置決めされる複数の相関電子スイッチを備える、メモリデバイス。
- 前記複数の相関電子スイッチは、略直交して位置決めされる導電性ラインの交差部に個々に位置決めされる、請求項7に記載のメモリデバイス。
- 略直交して位置決めされる導電性ラインの交差部において、対応する前記複数の相関電子スイッチとともに位置決めされる複数のアクセスデバイスをさらに備える、請求項7または請求項8に記載のメモリデバイス。
- 前記複数の相関電子スイッチは、略直交して位置決めされる導電性ラインの特定の対の選択を通じて前記三次元クロスポイントアレイ内で個々にアドレス可能である、請求項8または請求項9に記載のメモリデバイス。
- 電圧および/または電流源をさらに備え、前記略直交して位置決めされる導電性ラインは、複数のビットラインおよび少なくとも1つのワードラインを構成する、請求項8から10のいずれか一項に記載のメモリデバイス。
- 前記三次元クロスポイントアレイ内の特定の相関電子スイッチをプログラムするために、前記電圧および/または電流源は、特定のワードラインおよび特定のビットラインにわたってプログラミング電圧を印加するように構成される、請求項11に記載のメモリデバイス。
- 前記三次元クロスポイントアレイ内の指定された複数の相関電子スイッチのインピーダンス状態を検出するために、前記電圧および/または電流源は、1つまたは複数の指定されたワードラインおよび複数の指定されたビットラインにわたって読み出し電圧を印加するように構成される、請求項11または12に記載のメモリデバイス。
- より高いインピーダンス状態からより低いインピーダンスへの転移を1つまたは複数の相関電子スイッチ内で引き起こすために、プログラム可能ファブリック内に位置決めされる前記1つまたは複数の相関電子スイッチにプログラミング電圧および/または電流を少なくとも部分的に印加することによって、前記プログラム可能ファブリックの複数の導電性ラインのうちの1つまたは複数と前記プログラム可能ファブリックの前記複数の導電性ラインのうちの1つまたは複数の他のものとの間により低いインピーダンスの導電性経路を選択的に提供するステップを含む、方法。
- 前記プログラム可能ファブリック内の前記複数の導電性ラインのうちの前記1つまたは複数と前記プログラム可能ファブリックの前記複数の導電性ラインのうちの前記1つまたは複数の他のものとの間に前記より低いインピーダンスの導電性経路を選択的に提供する前記ステップは、前記プログラム可能ファブリックを再構成するステップを含む、請求項14に記載の方法。
- 少なくとも部分的に前記より低いインピーダンス状態から前記より高いインピーダンス状態への前記転移を前記1つまたは複数の相関電子スイッチ内で引き起こすことによって、前記より低いインピーダンスの導電性経路をより高いインピーダンスの導電性経路に転移させるステップをさらに含む、請求項15に記載の方法。
- 前記1つまたは複数の相関電子スイッチに前記プログラミング電圧および/または電流を印加する前記ステップは、前記プログラム可能ファブリックの第1の金属化層の1つまたは複数の導電性ラインおよび前記プログラム可能ファブリックの第2の金属化層の1つまたは複数の導電性ラインにわたって前記プログラミング電圧を印加するステップを含む、請求項14から16のいずれか一項に記載の方法。
- 前記1つまたは複数の相関電子スイッチは、前記第1の金属化層の前記1つまたは複数の導電性ラインと前記プログラム可能ファブリックの前記第2の金属化層の前記1つまたは複数の導電性ラインとの間に位置決めされる、請求項17に記載の方法。
- 前記1つまたは複数の相関電子スイッチは、前記第1の金属化層の前記1つまたは複数の導電性ラインと前記第2の金属化層の前記1つまたは複数の導電性ラインとの間に、1つまたは複数の対応するアクセスデバイスとともに位置決めされる、請求項17または請求項18に記載の方法。
- 前記1つまたは複数のアクセスデバイスは、ショットキーダイオードを備え、前記第1の金属化層の前記1つまたは複数の導電性ラインおよび前記第2の金属化層の前記1つまたは複数の導電性ラインにわたって前記プログラミング電圧を印加する前記ステップは、前記ショットキーダイオードをオンにし、前記1つまたは複数の相関電子スイッチ内でセットまたはリセット条件を達成するのに十分な電圧を印加するステップを含む、請求項19に記載の方法。
- 前記第1の金属化層の前記1つまたは複数の導電性ラインおよび前記第2の金属化層の前記1つまたは複数の導電性ラインにわたって読み出し電圧を少なくとも部分的に印加することによって、前記1つまたは複数の相関電子スイッチのインピーダンス状態を感知するステップをさらに含む、請求項17から20のいずれか一項に記載の方法。
- 実質的に添付の図を参照して上述されているような方法。
- 実質的に添付の図を参照して上述されているようなメモリデバイス。
- 実質的に添付の図を参照して上述されているような装置。
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