JP3971513B2 - 半導体装置の製造方法 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は、共通の半導体基板上に自己整合型のバイポーラトランジスタ及びＣＭＯＳトランジスタを設けてなるＢｉ−ＣＭＯＳデバイスとしての半導体装置の製造方法に関するものである。
【０００２】
【従来の技術】
近年、携帯電話等の移動体通信機器の著しい進歩に伴い、半導体集積回路において高周波回路と高集積ロジック回路とを集積化することが必要となってきている。従って、高速ＥＣＬ回路やアナログ回路などに適した自己整合型の超高速バイポーラトランジスタと、高精度の抵抗を有する抵抗素子と、高集積化かつ低消費電力化されたＣＭＯＳロジック回路とを、共通の半導体基板上に設けるためのＢｉ−ＣＭＯＳデバイスの製造技術が強く要望されている。この自己整合型バイポーラトランジスタとは、エミッタ層と外部ベース層とが互いに自己整合的に形成されたものをいう。
【０００３】
以下、特願平７−２６６９７２号公報に開示されている，バイポーラトランジスタとＣＭＯＳトランジスタとを共通の半導体基板上に設けた２層多結晶シリコン自己整合型のＢｉ−ＣＭＯＳデバイスの製造方法について、図面を参照しながら説明する。この技術は、２層のポリシリコン膜のパターニングによって自己整合的に形成されたベース引き出し電極とエミッタ引き出し部とを利用してエミッタ層と外部ベース層とを互いに自己整合的に形成する技術を、Ｂｉ−ＣＭＯＳデバイスの製造に応用したものである。
【０００４】
図９は、従来の半導体装置の断面図である。同図に示すように、シリコンよりなるＰ型Ｓｉ基板５５の上には、多結晶シリコンからなる抵抗素子５１と、ＮＰＮバイポーラトランジスタ５２と、ＰチャネルＭＯＳトランジスタ５３と、ＮチャネルＭＯＳトランジスタ５４とが設けられている。すなわち、この半導体装置は、抵抗素子を含みバイポーラトランジスタとＣＭＯＳデバイスとを共通の基板上に集積してなるＢｉ−ＣＭＯＳデバイスである。
【０００５】
Ｐ型Ｓｉ基板５５上には、Ｎ型半導体からなるエピタキシャル層９０が形成されており、Ｐ型半導体基板５５とエピタキシャル層９０とに跨る領域には、イオン注入及び熱処理によって形成された埋め込みコレクタ層５６Ａと、イオン注入によって形成されたＮ型埋め込みウェル層５６Ｂとが設けられている。さらに、エピタキシャル層９０において、埋め込みコレクタ層５６Ａ，埋め込みウェル層５６Ｂの上方には、Ｎ型コレクタ層５７ＡとＮ型ウェル層５７Ｂとが設けられ、これらの領域によって挟まれる部位には、イオン注入及び熱処理により形成された第１のＰ型ウェル層５８と、イオン注入及び熱処理により形成された第２のＰ型ウェル層５９とが設けられている。そして、エピタキシャル層９０は、ＬＯＣＯＳ膜６０によって、ＮＰＮバイポーラトランジスタ５２、ＰチャネルＭＯＳトランジスタ５３、ＮチャネルＭＯＳトランジスタ５４、及び多結晶シリコン抵抗素子５１の各素子を形成するための領域に区画されている。
【０００６】
ＮＰＮバイポーラトランジスタ５２は、自己整合的に形成されたエミッタ・ベース領域６２において、Ｐ型不純物が導入された多結晶シリコンにより形成されたベース引き出し電極６３Ａと、ＴＥＯＳ膜等によりベース引き出し電極６３Ａの上に形成された上面絶縁膜６４Ａと、ベース引き出し電極６３Ａの側部に熱酸化処理によって形成された側面酸化膜６５Ａと、ベース引き出し電極６３Ａの側面に減圧ＣＶＤ法により堆積されたシリコン窒化膜６６Ａと、減圧ＣＶＤ法により堆積された多結晶シリコン膜を異方性エッチングして形成された導体側壁６７Ａとを備えている。さらに、ベース引き出し電極６３Ａの側面の導体側壁６７Ａに対して自己整合的に形成されたエミッタ引き出し開口部６８には、Ｎ型不純物が導入された多結晶シリコンよりなるエミッタ引き出し電極６９が形成されている。
【０００７】
そして、コレクタ層５７Ａの上には、ベース引き出し電極６３Ａ中の不純物を熱処理により拡散させてなる外部ベース層７２と、外部ベース層７２によって挟まれる領域にイオン注入及び熱処理により形成された活性ベース層７３と、エミッタ引き出し電極６９中の不純物を熱処理により拡散させてなるエミッタ層７４とを備えている。上記ベース引き出し電極６３Ａとエミッタ引き出し電極６９とは、互いに自己整合的に形成されているので、ベース引き出し電極６３Ａ，エミッタ引き出し電極６９の不純物の拡散により形成された外部ベース層７２，エミッタ層７４は互いに自己整合的に形成されることになる。
【０００８】
なお、７０はＮ型不純物が導入された多結晶シリコンよりなるコレクタ引き出し電極、７１Ａは減圧ＣＶＤ法により堆積されたＴＥＯＳ膜により各引き出し電極の側面に形成された酸化膜側壁、７５は熱処理により形成されたコレクタコンタクト層である。
【０００９】
一方、Ｐチャネル及びＮチャネルＭＯＳトランジスタ５３，５４は、エピタキシャル層９０の熱酸化処理によって形成されたゲート絶縁膜８０Ａ，８８Ｂと、Ｎ型不純物が導入された多結晶シリコンよりなるゲート電極６３Ｂ，６３Ｃと、ＴＥＯＳ膜等よりなるゲート上絶縁膜６４Ｂ，６４Ｃと、各ゲート電極６３Ｂ，６３Ｃの熱酸化処理により形成された側面酸化膜６５Ｂ，６５Ｃと、各ゲート電極６３Ｂ，６３Ｃの側面に形成されたシリコン窒化膜６６Ｂ，６６Ｃ及び酸化膜側壁７１Ｂ，７１Ｃと、各シリコン窒化膜６６Ｂ，６６Ｃを通したイオン注入により形成されたＬＤＤ層８１Ａ，８１Ｂと、ゲート電極６３Ｂ，６３Ｃ及び酸化膜側壁７１Ｂ，７１Ｃをマスクとするイオン注入により自己整合的に形成されたソース・ドレイン層８２Ａ，８２Ｂとを備えている。
【００１０】
また、抵抗素子５１は、下敷き膜となるシリコン窒化膜６６Ｄと、Ｎ型不純物が導入された多結晶シリコンよりなる抵抗体８３と、ＴＥＯＳ膜等よりなる酸化膜側壁７３Ｄとをそれぞれ備えている。
【００１１】
以上の構成により、バイポーラトランジスタの高周波動作特性に重要な要因である外部ベース層７６とエミッタ層７８の間隔と、ＭＯＳトランジスタの耐ホットキャリア性、飽和ドレイン電流値に重要な要因である，ゲート電極６３Ｂ，６３Ｃとソース・ドレイン層８２Ａとの間隔を独立して調整できるので、バイポーラトランジスタおよびＭＯＳトランジスタ双方の動作特性を最適化することができる。
【００１２】
【発明が解決しようとする課題】
しかしながら、上記Ｂｉ−ＣＭＯＳデバイスの製造方法によって形成されたＭＯＳトランジスタにおいて、動作特性に大きなばらつきが発生するという問題があった。そこで、その原因を調べた結果、各ロット間において、ＬＤＤ層の不純物プロファイルにばらつきがあることによるものと思われた。すなわち、ＭＯＳトランジスタのＬＤＤ層は、ドレイン近傍の不純物分布を最適化し電界集中を緩和する働きをするため、その不純物プロファイルの制御が重要であるが、上記従来の製造工程では、ＬＤＤ層の不純物プロファイルが正確に所望の状態に制御されていないためと思われた。
【００１３】
図１０は、上記ＬＤＤ層８１Ａ，８１Ｂを形成する工程を示す断面図である。同図に示すように、バイポーラトランジスタ５３のエミッタ引き出し電極６９及びコレクタ引き出し電極７０と、抵抗素子５１の抵抗体８３とをパターニングした状態で、ＰチャネルＭＯＳトランジスタ５３において、ゲート電極６３Ｂや側面酸化膜６５Ｂをマスクとして、シリコン窒化膜６６Ｂを通したボロンイオン（Ｂ+ ）の注入を行なってＬＤＤ層８１Ａを形成する。また、ＮチャネルＭＯＳトランジスタ５４において、ゲート電極６３Ｃや側面酸化膜６５Ｃをマスクとして、シリコン窒化膜６６Ｃを通したヒ素イオン（Ａｓ+ ）の注入を行なってＬＤＤ層８１Ｂを形成する。ただし、ＰチャネルＭＯＳトランジスタ側とＮチャネルＭＯＳトランジスタ側とでは、レジストマスクを代えてイオン注入を行なう。
【００１４】
このように、上記従来のＢｉ−ＣＭＯＳデバイスの製造工程においては、ＬＤＤ層８１Ａ，８１Ｂを形成するためのイオン注入をシリコン窒化膜６６Ｂ，６６Ｃを通して行うために、加速エネルギーや注入ドーズ量を、一般的なＣＭＯＳプロセスで採用されているＬＤＤ層形成時のイオン注入条件よりも、増加させている。しかし、このようなイオン注入では、飛程ばらつきが大きくなることと、ゲート電極形状のばらつきの影響を受けやすくなることとにより、ＬＤＤ層の不純物プロファイルが所望の状態から外れて、ＭＯＳトランジスタの動作特性に大きなばらつきが発生してしまう。
【００１５】
この問題は、ゲート長がサブミクロンレベル以下にまで微細化されたトランジスタでより顕著となってくる。
【００１６】
一方、図１０に示す状態で、シリコン窒化膜６６Ｂ，６６Ｃをエッチングにより除去しようとすると、バイポーラトランジスタのエミッタ引き出し電極６９やコレクタ引き出し電極７０、ＭＯＳトランジスタの活性領域の表面、多結晶シリコン抵抗素子の抵抗体６６Ｄ表面もエッチングされ、これら各素子の特性がばらつくという別の問題が発生するおそれがあった。
【００１７】
本発明は上記問題に鑑みてなされたものであり、その目的は、ＭＯＳトランジスタの拡散層のプロファイルを所望の状態に制御する手段を講ずることにより、単独のＣＭＯＳプロセスで形成されたものと同じ高性能の動作特性を持つＭＯＳトランジスタをバイポーラトランジスタと共に共通の基板上に設けた半導体装置の製造方法を提供することにある。
【００１８】
【課題を解決するための手段】
上記目的を達成するために、本発明の半導体装置の製造方法は、半導体基板上に、バイポーラトランジスタ形成用の第１の領域とＭＩＳトランジスタ形成用の第２の領域とを囲む素子分離膜を形成した後、上記第１及び第２の領域の上にゲート絶縁膜を形成する第１の工程と、上記第１の領域の上記ゲート絶縁膜を除去した後、基板の全面上に第１の導体膜及び第１の絶縁膜を順次堆積する第２の工程と、上記第１の絶縁膜及び第１の導体膜をパターニングして、エミッタ形成領域を開口したバイポーラトランジスタのベース引き出し電極及び電極上絶縁膜と、ＭＩＳトランジスタのゲート電極及び電極上絶縁膜とを形成する第３の工程と、上記ベース引き出し電極及びゲート電極の各側面と上記エミッタ形成領域とに第２の絶縁膜を形成した後、基板の全面上に第３の絶縁膜及び第２の導体膜を順次堆積する第４の工程と、上記第２の導体膜をエッチバックして、上記ベース引き出し電極及びゲート電極の各側面に上記第２及び第３の絶縁膜を挟んで残る上記第２の導体膜からなる導体膜側壁を形成する第５の工程と、上記エミッタ形成領域に開口を有するレジスト膜及び上記導体膜側壁をマスクとして、上記開口内の上記第３の絶縁膜及び上記第２の絶縁膜を除去して、エミッタ引き出し用開口部を自己整合的に形成する第６の工程と、上記レジスト膜を除去した後で基板の全面に第３の導体膜を堆積した後、該第３の導体膜を選択的にエッチングして上記エミッタ引き出し用開口部にエミッタ引き出し電極を形成した後、該エッチングを連続して行い、上記ベース引き出し電極及びゲート電極側面の導体膜側壁並びに該導体膜側壁で覆われていない領域の上記第３の絶縁膜を除去する第７の工程と、上記エミッタ引き出し電極の表面及び上記第２の領域における半導体基板の表面の上に第４の絶縁膜を形成する第８の工程と、上記第８の工程の後に、上記ベース引き出し電極及びゲート電極側面の導体膜側壁が除去された後に残る上記第３の絶縁膜をエッチングにより除去する第９の工程と、上記第９の工程の後に、上記ゲート電極及びその側面の第２の絶縁膜をマスクとする不純物イオンの注入により上記ＭＩＳトランジスタのＬＤＤ層を形成した後、上記ゲート電極の側面に絶縁体側壁を形成し、上記ゲート電極及び絶縁体側壁をマスクとする不純物イオンの注入により、上記ＬＤＤ層の外側に上記ＭＩＳトラ ンジスタのソース・ドレイン層を形成する第１０の工程とを備えている。
【００１９】
この方法により、第１０の工程では、ゲート電極の側面の第３の絶縁膜が除去された状態で、ＬＤＤ層及びソース・ドレイン層が形成される。ＭＩＳトランジスタの特性を定めるＬＤＤ層及びソース・ドレイン層を、一般的なＭＯＳデバイスのプロセスを用いて形成できる。したがって、従来の半導体装置の製造工程におけるような，ゲート電極の側面の第３の絶縁膜を通したイオン注入の飛程ばらつきに起因するＭＩＳトランジスタの特性のばらつきが抑制される。すなわち、高性能の動作特性を持つＭＯＳトランジスタを超高速バイポーラトランジスタとともに共通の半導体基板上に形成できる。
【００２０】
また、この方法により、第７の工程と第９の工程との間に、エミッタ引き出し電極の表面及び第２の領域における半導体基板の表面の上に第４の絶縁膜を形成する第８の工程を備えることにより、第９の工程で第３の絶縁膜を除去する際にも、バイポーラトランジスタのエミッタ引き出し電極などの表面の荒れに起因する特性の劣化を防止することができる。
【００２１】
また、この方法により、第１０の工程では、ゲート電極及びその側面の第２の絶縁膜をマスクとする不純物イオンの注入によりＭＩＳトランジスタのＬＤＤ層を形成した後、ゲート電極の側面に絶縁体側壁を形成し、ゲート電極及び絶縁体側壁をマスクとする不純物イオンの注入によってＬＤＤ層の外側にＭＩＳトランジスタのソース・ドレイン層を形成することにより、短チャネル効果を抑制する機能の高い微細なＭＩＳトランジスタを有する半導体装置を形成することが可能になる。
【００２２】
上記半導体装置の製造方法において、上記第７の工程では、上記第３の導体膜を選択的にエッチングして、上記エミッタ引き出し電極を形成すると共に、上記素子分離膜の上に該第３の導体膜からなる抵抗体を形成することにより、バイポーラトランジスタ，ＭＩＳトランジスタとともに、抵抗素子を共通の基板上に形成することができる。
【００２３】
その場合、上記第８の工程では、上記エミッタ引き出し電極の表面及び上記第２の領域における半導体基板の表面と共に上記素子分離膜上の抵抗体の表面に上記第４の絶縁膜を形成することにより、高性能なＭＩＳトランジスタ及び超高速バイポーラトランジスタと、高精度な抵抗素子とを共通の半導体基板上に形成することができる。
【００２４】
上記半導体装置の製造方法において、上記第６の工程の後に、上記第３の導体膜をエッチングする前に、上記第３の導体膜表面に第５の絶縁膜を形成した状態で、熱処理によって上記第３の導体膜中の不純物を活性化する工程をさらに備えることにより、第５の絶縁膜によって第３の導体膜中の不純物イオンが活性化熱処理で大気中に放出されるのを防ぐことができ、より高精度な特性を持つバイポーラトランジスタとＭＩＳトランジスタとを共通の半導体基板上に形成することができる。
【００２５】
【発明の実施の形態】
以下、本発明の実施形態を図面に基づいて説明する。
【００２６】
図１〜図８は本発明の実施形態に係わる半導体装置の製造方法の工程を示す断面図である。
【００２７】
本実施形態に係る半導体装置は、ホウ素を導入した比抵抗が１０Ω・ｃｍ程度で面方位が（１００）のシリコンよりなるＰ型Ｓｉ基板１０の上に、ＮＰＮバイポーラトランジスタ２と、ＰチャネルＭＯＳトランジスタ３と、ＮチャネルＭＯＳトランジスタ４と、多結晶シリコン抵抗素子１とが形成されたＢｉ−ＣＭＯＳデバイスである。ただし、図１〜図８には、理解を容易にするために、抵抗素子１と、ＮＰＮバイポーラトランジスタ２と、ＰチャネルＭＯＳトランジスタ３と、ＮチャネルＭＯＳトランジスタ５とを互いに隣接させて表示しているが、現実には、各素子が図１〜図８に示す位置関係で形成されるとは限らない。
【００２８】
まず、図１に示す工程において、Ｐ型Ｓｉ基板１０の表面に、ＮＰＮバイポーラトランジスタ２及びＰチャネルＭＯＳトランジスタ３を形成する領域を開口したレジスト膜Ｒe1を形成し、このレジスト膜Ｒe1をマスクとして、Ｐ型Ｓｉ基板１０内にヒ素またはアンチモンのイオンを注入する。イオン注入のドーズ量は１×１０15 ｃｍ-2 程度で加速エネルギーは４０〜６０ｋｅＶである。
【００２９】
次に、酸素ガスを用いたプラズマアッシングによりレジスト膜Ｒe1を除去した後、温度１１５０〜１２００℃で１５〜３０分程度の熱処理を行い、接合深さが１〜２μｍでシート抵抗が５０〜１５０Ω／□のＮ型埋め込みコレクタ層１２ＡおよびＮ型埋め込みウェル層１２Ｂを形成する。
【００３０】
次に、図２に示す工程で、エピタキシャル層やウェル層やＬＯＣＯＳ膜の形成を行なう。
【００３１】
まず、Ｐ型Ｓｉ基板１０の表面に厚さが０．７〜１．５μｍでヒ素またはリンの不純物により比抵抗が１〜５Ω・ｃｍとなるＮ型エピタキシャル層１１を堆積する。Ｎ型エピタキシャル層１１は、ジクロールシランとアルシンとの混合ガスを用いて温度が１０５０℃、圧力が１０６０Ｐａ程度で堆積する。
【００３２】
次に、Ｎ型エピタキシャル層１１の表面に、ＮＰＮバイポーラトランジスタ２、ＰチャネルＭＯＳトランジスタ３の形成領域を開口したレジスト膜（図示せず）を形成し、このレジスト膜をマスクとして、Ｎ型エピタキシャル層１１内にリンイオンを注入する。イオン注入のドーズ量は１×１０13 ｃｍ-2 程度で加速エネルギーは１００ｋｅＶ程度である。
【００３３】
次に、酸素ガスを用いたプラズマアッシングによりレジスト膜を除いた後、ＮＰＮバイポーラトランジスタ２の素子分離領域及びＮチャネルＭＯＳトランジスタ４の形成領域を開口したレジスト膜（図示せず）を形成し、このレジスト膜をマスクとしてホウ素イオンを注入する。イオン注入のドーズ量は１×１０13 ｃｍ-2 〜２×１０13 ｃｍ-2 で加速エネルギーは２０ｋｅＶ程度である。その後、酸素ガスによるプラズマアッシングでレジスト膜を除いた後、窒素ガス雰囲気中で温度が１１００℃程度で９０〜１５０分の熱処理を行う。
【００３４】
これにより、ＮＰＮバイポーラトランジスタ２の形成領域にはＮ型埋め込みコレクタ層１２Ａに達するＮ型コレクタ層１３Ａが形成され、ＰチャネルＭＯＳトランジスタ３の形成領域にはＮ型埋め込みウェル層１２Ｂに達するＮ型ウェル層１３Ｂとが形成され、ＮＰＮバイポーラトランジスタ２の素子分離領域にはＰ型Ｓｉ基板１０に達する素子分離層１４Ａが形成され、ＮチャネルＭＯＳトランジスタ４の形成領域にはＰ型Ｓｉ基板１０に達するＰ型ウェル層１４Ｂが形成される。Ｎ型コレクタ層１３Ａの拡散層の深さは０．７〜１．５μｍで、表面の不純物濃度は５×１０16 ｃｍ-3 程度である。Ｎ型ウェル層１３Ｂの拡散層の深さは０．７〜１．５μｍで、表面の不純物濃度は５×１０16 ｃｍ-3 程度である。また、素子分離層１４Ａの拡散層の深さは１．２〜２．０μｍで、表面の不純物濃度は７×１０16 ｃｍ-3 程度である。Ｐ型ウェル層１４Ｂの拡散層の深さは１．２〜２．０μｍで、表面の不純物濃度は７×１０16 ｃｍ-3 程度である。
【００３５】
次に、Ｎ型エピタキシャル層１１の上にＬＯＣＯＳ膜形成時の選択的マスクとして用いるシリコン窒化膜（図示せず）を形成する。シリコン窒化膜は、ジクロールシランとアンモニアとの混合ガスを用いて減圧ＣＶＤ法により１２０ｎｍ程度の厚さだけ堆積し、フォトリソグラフィー及びエッチングにより素子分離形成領域を開口させておく。このシリコン窒化膜をマスクとして、温度１０５０℃程度でパイロジェニック酸化を６０分程度行い、素子分離用のＬＯＣＯＳ膜１５を形成する。このＬＯＣＯＳ膜の膜厚は４００〜８００ｎｍである。
【００３６】
次に、リン酸液を用いてシリコン窒化膜を除いた後、ＰチャネルＭＯＳトランジスタ３を開口したレジスト膜を形成し、このレジスト膜をマスクとしてドーズ量が４×１０12 ｃｍ-2 程度で加速エネルギーが２０ｋｅＶ程度のホウ素イオンを注入する。これにより、ＰチャネルＭＯＳトランジスタ３のしきい値電圧は−０．５〜−０．８Ｖに制御される。レジスト膜を除去した後、同様の処理を行なって、ＮチャネルＭＯＳトランジスタ４を形成する所定領域に、ドーズ量が３×１０12 ｃｍ-2 程度で加速エネルギーが４０ｋｅＶ程度のホウ素イオンを注入する。これにより、ＮチャネルＭＯＳトランジスタ４のしきい値電圧は０．５〜０．８Ｖに制御される。
【００３７】
次に、Ｎ型エピタキシャル層１１上の全面に、温度９００℃程度で３０分程度のパイロジェニック酸化を施して、厚さ１０ｎｍ程度の絶縁膜１６Ａ、第１のゲート絶縁膜１６Ｃ並びに第２のゲート絶縁膜１６Ｄを形成する。
【００３８】
次に、図３に示す工程で、基板上にＮＰＮバイポーラトランジスタ２の形成領域のエミッタ・ベース領域１７を開口したレジスト膜（図示せず）を形成し、このレジスト膜をマスクとして、フッ化アンモニウムとフッ酸との混合液を用いてＮＰＮバイポーラトランジスタ２の領域の図２に示す絶縁膜１６Ａを選択的にエッチングして除去する。
【００３９】
次に、レジスト膜を除去した後、Ｎ型エピタキシャル層１１上の全面にシランガスを用いた減圧ＣＶＤ法により厚さ３００〜４００ｎｍの電極形成用の第１の多結晶シリコン膜を堆積する。そして、ＮＰＮバイポーラトランジスタ２の形成領域を開口したレジスト膜をマスクとして、ドーズ量が５×１０15 ｃｍ-2 〜１×１０16 ｃｍ-2 ，加速エネルギーが４０ｋｅＶ程度の条件で、ホウ素イオンを注入する。レジスト膜を除去した後、各ＭＯＳトランジスタ３，４の形成領域を開口したレジスト膜をマスクとして、ドーズ量が１．５×１０16 ｃｍ-2 〜３×１０16 ｃｍ-2 ，加速エネルギーが４０ｋｅＶ程度の条件で、リンイオンを注入する。
【００４０】
次に、レジスト膜を除去した後、ＴＥＯＳと酸素の混合ガスを用いて温度７００℃程度の減圧ＣＶＤ法により、第１の多結晶シリコン膜の上に厚さ１２０〜２５０ｎｍの酸化膜を堆積する。次に、酸化膜及び第１の多結晶シリコン膜をパターニングして、ＮＰＮバイポーラトランジスタ２のベース引き出し電極１８Ａと、各ＭＯＳトランジスタ３，４の各ゲート電極１８Ｃ，１８Ｄと、電極上絶縁膜１９Ａ，１９Ｃ及び１９Ｄとを形成する。このとき、酸化膜のエッチングは、ＣＨＦ3 、アンモニア及び酸素の混合ガスを用いて行ない、第１の多結晶シリコン膜の異方性エッチングは、ＳＦ6 とＣ2 ＣｌＦ5 との混合ガスを用いて行なう。そして、ベース引き出し電極１８Ａのシート抵抗は１００〜２００Ω／□であり、各ＭＯＳトランジスタ４のゲート電極１８Ｃ，１８Ｄのシート抵抗は２０〜４０Ω／□である。また、このパターニング時に、ＮＰＮバイポーラトランジスタ２のエミッタ・ベース形成領域１７が開口される。
【００４１】
次に、レジスト膜を除去した後、酸素雰囲気中の温度９００℃程度で３０分程度の熱処理により、各電極１８Ａ，１８Ｃ，１８Ｄの側面に、厚さ１５〜３０ｎｍの酸化膜２０Ａ，２０Ｃ，２０Ｄをそれぞれ形成する。
【００４２】
次に、窒素雰囲気中の温度９５０℃程度で３０分程度の熱処理により、ＮＰＮバイポーラトランジスタ２のベース引き出し電極１８Ａ中のホウ素の不純物をＮ型コレクタ層１３Ａに導入し、接合深さが０．２〜０．４μｍで表面の不純物濃度が１×１０20 ｃｍ-3 〜３×１０20 ｃｍ-3 の外部ベース層２１を形成する。
【００４３】
次に、レジスト膜（図示せず）とＮＰＮバイポーラトランジスタ２のベース引き出し電極１８Ａとをマスクとして、ドーズ量が１×１０13 ｃｍ-2 程度で加速エネルギーが１０ｋｅＶ程度の条件で、ホウ素イオンをエミッタ・ベース形成領域１７に注入し、接合深さが１５０〜２５０ｎｍで表面の不純物濃度が１×１０19 ｃｍ-3 〜３×１０19 ｃｍ-3 の活性ベース層２２を形成する。その後、レジスト膜を除去する。
【００４４】
次に、図４に示す工程で、基板の全面上に、ジクロールシランとアンモニアとの混合ガスを用いて減圧ＣＶＤ法により４０〜８０ｎｍの各電極の側面の絶縁膜を形成するためのシリコン窒化膜２３を堆積する。さらに、ＳＦ6 とＣＣｌ4 との混合ガスを用いて、シリコン窒化膜２３の上に、第２の多結晶シリコン膜２４を堆積する。
【００４５】
次に、図５に示す工程で、第２の多結晶シリコン膜の異方性エッチングを行って、ベース引き出し電極１８Ａの側面に導体側壁２４Ａ，２４Ｂを、ゲート電極１８Ｃの側面に導体側壁２４Ｃを、第２のゲート電極１８Ｄの側面に導体側壁２４Ｄをそれぞれ形成する。
【００４６】
次に、ＮＰＮバイポーラトランジスタ２のエミッタ引き出し開口部２５及びコレクタ引き出し開口部２６を開口したレジスト膜Ｒe2を形成し、このレジスト膜Ｒe2及び導体側壁２４Ａをマスクとするエッチングにより、フロンガスと臭素系ガスとの混合ガスを用いてシリコン窒化膜２３を選択的に除去し、ベース引き出し電極１８Ａの側面にシリコン窒化膜２３Ａを残す。
【００４７】
次に、フッ化アンモニウムとフッ酸との混合液を用いて、ＮＰＮバイポーラトランジスタ２のエミッタ引き出し開口部２５及びコレクタ引き出し開口部２６をエッチングして酸化膜を除く。これにより、ＮＰＮバイポーラトランジスタ２において、ベース引き出し電極１８Ａの側面酸化膜２０Ａ、シリコン窒化膜２３Ａ及び導体側壁２４Ａよりなる厚さ２００〜３００ｎｍの３層膜側壁が形成され、同時にエミッタ引き出し開口部２５が自己整合的に形成される。
【００４８】
次に、図６に示す工程において、レジスト膜Ｒe2を除去した後、基板の全面上に、シランガスを用いた減圧ＣＶＤ法により膜厚１５０〜３００ｎｍの、エミッタ引き出し電極２９、コレクタ引き出し電極３０及び抵抗体３１を形成するための第３の多結晶シリコン膜を堆積した後、この第３の多結晶シリコン膜にドーズ量が１×１０16 ｃｍ-2 程度で加速エネルギーが６０ｋｅＶ程度の条件で、ヒ素イオンを注入する。
【００４９】
次に、温度８５０℃で１０〜３０分の熱処理により、第３の多結晶シリコン膜の表面を酸化して膜厚５〜１５ｎｍの酸化膜を形成する。次に、窒素雰囲気中において温度９００℃で３０〜６０分の熱処理を行い、第３の多結晶シリコン膜中のヒ素の不純物をＮ型コレクタ層１３Ａ，活性ベース層２２に拡散させて、コレクタコンタクト層２８及びエミッタ層２７をそれぞれ形成する。コレクタコンタクト層２８及びエミッタ層２７の接合深さは５０〜１００ｎｍで、表面の不純物濃度は１×１０20 ｃｍ-3 〜３×１０20 ｃｍ-3 である。ここで、上記第３の多結晶シリコン膜の上に形成された酸化膜によって、第３の多結晶シリコン膜中のヒ素不純物の大気中への拡散が防止される。
【００５０】
次に、フッ化アンモニウムとフッ素との混合液を用いて第３の多結晶シリコン膜上の酸化膜を除去した後、第３の多結晶シリコン膜をＲＦエッチングによりパターニングして、シート抵抗が１５０〜３００Ω／□のＮＰＮバイポーラトランジスタ２のエミッタ引き出し電極２９及びコレクタ引き出し電極３０と、抵抗素子１の多結晶シリコン抵抗体３１とを形成する。エミッタ引き出し電極２９，コレクタ引き出し電極３０及び多結晶シリコン抵抗体３１のシート抵抗は１５０〜３００Ω／□である。また、このエッチングは、例えば、ＨＣｌ、ＨＢｒ及び酸素の混合ガスを用いて圧力１００×１３３．３２２ｍＰａ〜２００×１３３．３２２ｍＰａにて行なわれる。
【００５１】
次に、上記エッチングと同条件のＲＦエッチングを連続して行い、エミッタ・ベース形成領域１７内に埋め込まれている導体側壁２４Ａ以外の導体側壁２４Ｂ，２４Ｃ，２４Ｄを除去する。さらに、このエッチングにより、導体側壁２４Ｂ，２４Ｃ，２４Ｄで覆われていなかった領域のシリコン窒化膜もエッチングされるので、ベース引き出し電極１８Ａ，各ゲート電極１８Ｃ，１８Ｄの側面には、それぞれＬ字型シリコン窒化膜３２Ａ，３２Ｃ，３２Ｄが残される。その後、レジスト膜を除去する。
【００５２】
次に、温度８５０℃で１０〜３０分のパイロジェニック酸化によって、エミッタ引き出し電極２９，コレクタ引き出し電極３０，多結晶シリコン３１の表面に、それぞれ厚みが５〜１５ｎｍの酸化膜３３Ａ，３３Ｂ，３３Ｅを形成する。また、Ｎ型エピタキシャル層１１のうち各ＭＯＳトランジスタ３，４の活性領域の表面領域を酸化して、厚みが５〜１５ｎｍの酸化膜３４Ｃ，３４Ｄをそれぞれ形成する。
【００５３】
次に、図７に示す工程で、フッ化アンモニウムとフッ素との混合液を用いて、基板全体の表面上の酸化膜を２〜３ｎｍ除去する。このエッチングによって、ベース引き出し電極１８Ａや各ゲート電極１８Ｃ，１８Ｄの側面のＬ字型シリコン窒化膜表面に形成された上述のパイロジェニック酸化膜で極薄に形成された酸化膜が除去される。一方、エミッタ引き出し電極２９表面の酸化膜３３Ａ、コレクタ引き出し電極３０表面の酸化膜３３Ｂ、多結晶シリコン３１表面の酸化膜３３Ｅ、各ＭＯＳトランジスタ３，４の活性領域上の酸化膜３４Ｃ，３４Ｄは、厚み２〜１３ｎｍの膜厚で残される。
【００５４】
次に、リン酸液を用いたエッチングにより、残されていたＬ字型シリコン窒化膜３２Ａ，３２Ｃ，３２Ｄをいずれも除去する。このとき、リン酸液の酸化膜に対するエッチング速度は、シリコン窒化膜に対するエッチング速度の１００分の１以下であるため、エミッタ引き出し電極２９、コレクタ引き出し電極３０、多結晶シリコン抵抗体３１、各ＭＯＳトランジスタ３，４の活性領域の各表面は、それぞれ酸化膜３３Ａ，３３Ｂ，３３Ｅ，３４Ｃ，３４Ｄによって保護されており、表面荒れ等に伴う各素子の動作特性のばらつきを抑制している。これは特に高精度が要求される抵抗素子に効果的である。
【００５５】
次に、ＰチャネルＭＯＳトランジスタ３の形成領域を開口したレジスト膜（図示せず）を形成した後、このレジスト膜とゲート電極１８Ｃ及び側面酸化膜２０Ｃとをマスクとして、ドーズ量が３×１０12 ｃｍ-2 程度で加速エネルギーが４０ｋｅＶの条件で、斜め方向からＢＦ2 のイオンを注入して、ＰチャネルＭＯＳトランジスタ３のＬＤＤ層３５を側面酸化膜２０Ｃに対して自己整合的に形成する。ＬＤＤ層３５の接合深さは０．２μｍ程度で、表面の不純物濃度は１×１０18 ｃｍ-3 程度である。
【００５６】
次に、上記レジスト膜を除去して、新たにＮチャネルＭＯＳトランジスタ４の形成領域を開口したレジスト膜を形成した後、このレジスト膜とゲート電極１８Ｄ及び側面酸化膜２０Ｄとをマスクとして、ドーズ量が１×１０13 ｃｍ-2 程度で加速エネルギーが８０ｋｅＶの条件で、ヒ素のイオンを斜め方向から注入して、側面酸化膜２０Ｄに対して自己整合的にＮチャネルＭＯＳトランジスタ４のＬＤＤ層３６を形成する。ＬＤＤ層３６の接合深さは０．２μｍ程度で、表面の不純物濃度は１×１０18 ｃｍ-3 程度である。その後、レジスト膜を除去する。
【００５７】
本実施形態に係る製造工程の最大の特徴は、この図７に示す工程における処理方法にある。図１０に示すような従来のＬＤＤ層形成のためのイオン注入は、各ゲート電極の側面にＬ字型シリコン窒化膜６６Ｂ，６６Ｃを通したイオン注入により行なわれていた。それに対し、本実施形態では、ＬＤＤ層形成のためのイオン注入をＬ字型シリコン窒化膜３２Ｃ，３２Ｄを除去した後に行なうので、一般のＣＭＯＳプロセスで用いられているイオン注入条件をそのまま適用でき、また、イオン飛程のばらつきを低減できる。
【００５８】
次に、図８に示す工程で、基板の全面上に、ＴＥＯＳと酸素との混合ガスを用いて、温度７００℃程度の減圧ＣＶＤ法により、厚さ１７０ｎｍ程度の側壁形成用酸化膜を堆積し、この側壁形成用酸化膜の異方性エッチングを行なうことにより、ベース引き出し電極１８Ａ，エミッタ引き出し電極１８Ｂ，第１ゲート電極１８Ｃ，第２ゲート電極１８Ｄの各側面上に、絶縁体側壁３７Ａ，３７Ｂ，３７Ｃ，３７Ｄをそれぞれ形成する。
【００５９】
これにより、ＰチャネルＭＯＳトランジスタ３のゲート電極１８Ｃには、側面酸化膜２０Ｃ及び絶縁体側壁３７Ｃよりなる２層膜側壁が形成される。また、ＮチャネルＭＯＳトランジスタ４のゲート電極１８Ｄには、側面酸化膜２０Ｄ及び絶縁体側壁３７Ｄよりなる２層膜側壁が形成される。
【００６０】
次に、ＰチャネルＭＯＳトランジスタ３の形成領域を開口したレジスト膜を形成し、このレジスト膜とゲート電極１８Ｃ及び絶縁体側壁３７Ｃとをマスクとして、ドーズ量が５×１０15 ｃｍ-2 程度で加速エネルギーが３０ｋｅＶ程度の条件でＢＦ2 イオンを注入し、ＰチャネルＭＯＳトランジスタ３のソース・ドレイン層３８をゲート電極１８Ｃの絶縁体側壁３７Ｃに対して自己整合的に形成する。ソース・ドレイン層３８の接合深さは０．２μｍ程度で、表面の不純物濃度は１×１０20 ｃｍ-3 程度である。
【００６１】
次に、上記レジスト膜を除去した後、ＮチャネルＭＯＳトランジスタ４の形成領域を開口したレジスト膜を形成し、このレジスト膜とゲート電極１８Ｄ及び絶縁体側壁３７Ｄとをマスクとして、ドーズ量が５×１０15 ｃｍ-2 程度で加速エネルギーが３０ｋｅＶ程度の条件でヒ素イオンを注入し、ＮチャネルＭＯＳトランジスタ４のソース・ドレイン層３９をゲート電極１８Ｄの絶縁体側壁３７Ｄに対し自己整合的に形成する。ソース・ドレイン層３９の接合深さは０．２μｍ程度で、表面の不純物濃度は１×１０20 ｃｍ-3 程度である。その後、レジスト膜を除去する。
【００６２】
その後の工程の図示は省略するが、基板上に厚い層間絶縁膜を形成した後、配線層を形成する。
【００６３】
本実施形態のＢｉ−ＣＭＯＳデバイスの製造方法によると、図７に示す工程で、Ｌ字型シリコン窒化膜３２Ａ〜３２Ｄを除去してからＬＤＤ層形成のためのイオン注入を行なっているので、従来のようなＬＤＤ層の不純物プロファイルのばらつきによると思われるＭＯＳトランジスタの特性のばらつきが抑制され、単独のＣＭＯＳデバイスの一般的なプロセスと同様に、安定した特性を有するＭＯＳトランジスタ３，４をＮＰＮバイポーラトランジスタ２や抵抗素子１と共に共通のＳｉ基板１０の上に形成することができる。
【００６４】
しかも、Ｌ字型シリコン窒化膜３２Ａ〜３２Ｄを除去する前に、エミッタ引き出し電極２９、コレクタ引き出し電極３０、多結晶シリコン抵抗体３１、及び各ＭＯＳトランジスタ３，４の活性領域の表面に、それぞれ酸化膜３３Ａ，３３Ｂ，３３Ｅ，３４Ｃ，３４Ｄを形成している。これにより、酸化膜と窒化膜のエッチング選択比を利用して、酸化膜３３Ａ，３３Ｂ，３３Ｅ，３４Ｃ，３４Ｄが完全に除去されないようにＬ字型シリコン窒化膜３２Ａ〜３２Ｄを除去することができ、各電極や活性領域の表面の荒れ等に伴う各素子の動作特性のばらつきを抑制することができる。特に、高精度が要求される抵抗素子をＢｉ−ＣＭＯＳデバイス内に設ける場合には、抵抗素子の抵抗値の精度を所望の範囲内に保持することができるという著効を発揮することができる。
【００６５】
【発明の効果】
本発明によれば、バイポーラトランジスタとＭＩＳトランジスタとを共通の基板上に設けた半導体装置の製造方法として、２層多結晶シリコン自己整合プロセスにより、ベース引き出し電極の側面に絶縁膜を介して形成した導体側壁を用い、エミッタ引き出し電極をベース引き出し電極に対して自己整合的に形成した後、エミッタ層と外部ベース層とを互いに自己整合的に形成し、その後、上記絶縁膜と同時に形成されたゲート電極側面に残る絶縁膜を除去してから、ＭＩＳトランジスタのソース・ドレイン層形成のための不純物イオンの注入を行なうようにしたので、イオン注入の飛程ばらつきに起因するＭＩＳトランジスタの特性のばらつきを抑制することができ、高性能の動作特性を持つＭＯＳトランジスタを超高速バイポーラトランジスタとともに共通の半導体基板上に形成することができる。
【図面の簡単な説明】
【図１】 本発明の実施形態に係る半導体装置の製造工程のうち埋め込みコレクタ層及び埋め込みウェル層を形成する工程を示す断面図である。
【図２】 本発明の実施形態に係る半導体装置の製造工程のうちＮ型エピタキシャル層，ＬＯＣＯＳ膜などを形成する工程を示す断面図である。
【図３】 本発明の実施形態に係る半導体装置の製造工程のうちベース引き出し電極，ゲート電極，外部ベース層，活性ベース層，側面酸化膜などを形成する工程を示す断面図である。
【図４】 本発明の実施形態に係る半導体装置の製造工程のうち基板全面上にシリコン窒化膜，第２の多結晶シリコン膜などを形成する工程を示す断面図である。
【図５】 本発明の実施形態に係る半導体装置の製造工程のうちエミッタ引き出し開口部，コレクタ引き出し開口部を形成する工程を示す断面図である。
【図６】 本発明の実施形態に係る半導体装置の製造工程のうちエミッタ引き出し電極，コレクタ引き出し電極，多結晶シリコン抵抗体，Ｌ字型シリコン窒化膜などを形成する工程を示す断面図である。
【図７】 本発明の実施形態に係る半導体装置の製造工程のうちＭＯＳトランジスタのＬＤＤ層形成のためのイオン注入などを行なう工程を示す断面図である。
【図８】 本発明の実施形態に係る半導体装置の製造工程のうちＭＯＳトランジスタのソース・ドレイン層形成のためのイオン注入などを行なう工程を示す断面図である。
【図９】 従来の半導体装置の断面図である。
【図１０】 従来の半導体装置の製造工程のうちＬＤＤ層形成のためのイオン注入を行なう工程のみを抜き出して示す断面図である。
【符号の説明】
１ 抵抗素子
２ ＮＰＮバイポーラトランジスタ
３ ＰチャネルＭＯＳトランジスタ
４ ＮチャネルＭＯＳトランジスタ
１０ Ｐ型Ｓｉ基板
１１ Ｎ型エピタキシャル層
１２Ａ 埋め込みコレクタ層
１２Ｂ Ｎ型埋め込みウェル層
１３Ａ Ｎ型コレクタ層
１３Ｂ Ｎ型ウェル層
１４Ａ 素子分離層
１４Ｂ Ｐ型ウェル層
１５ ＬＯＣＯＳ膜
１６Ａ 絶縁膜
１６Ｃ 第１のゲート絶縁膜
１６Ｄ 第２のゲート絶縁膜
１７ エミッタ・ベース形成領域
１８Ａ ベース引き出し電極
１８Ｃ ゲート電極
１８Ｄ ゲート電極
１９Ａ，１９Ｃ，１９Ｄ 電極上絶縁膜
２０Ａ〜２０Ｄ 側面酸化膜
２１ 外部ベース層
２２ 活性ベース層
２３Ａ シリコン窒化膜
２４ 多結晶シリコン膜
２４Ａ〜２４Ｄ 導体側壁
２５ エミッタ引き出し開口部
２６ コレクタ引き出し開口部
２７ エミッタ層
２８ コレクタコンタクト層
２９ エミッタ引き出し電極
３０ コレクタ引き出し電極
３１ 多結晶シリコン抵抗体
３２Ａ〜３２Ｅ Ｌ字型シリコン窒化膜
３３Ａ，３３Ｂ，３３Ｅ 酸化膜
３４Ｃ，３４Ｄ 酸化膜
３５ ＬＤＤ層
３６ ＬＤＤ層
３７Ａ〜３７Ｄ 絶縁体側壁
３８ ソース・ドレイン層
３９ ソース・ドレイン層
【発明の属する技術分野】
本発明は、共通の半導体基板上に自己整合型のバイポーラトランジスタ及びＣＭＯＳトランジスタを設けてなるＢｉ−ＣＭＯＳデバイスとしての半導体装置の製造方法に関するものである。
【０００２】
【従来の技術】
近年、携帯電話等の移動体通信機器の著しい進歩に伴い、半導体集積回路において高周波回路と高集積ロジック回路とを集積化することが必要となってきている。従って、高速ＥＣＬ回路やアナログ回路などに適した自己整合型の超高速バイポーラトランジスタと、高精度の抵抗を有する抵抗素子と、高集積化かつ低消費電力化されたＣＭＯＳロジック回路とを、共通の半導体基板上に設けるためのＢｉ−ＣＭＯＳデバイスの製造技術が強く要望されている。この自己整合型バイポーラトランジスタとは、エミッタ層と外部ベース層とが互いに自己整合的に形成されたものをいう。
【０００３】
以下、特願平７−２６６９７２号公報に開示されている，バイポーラトランジスタとＣＭＯＳトランジスタとを共通の半導体基板上に設けた２層多結晶シリコン自己整合型のＢｉ−ＣＭＯＳデバイスの製造方法について、図面を参照しながら説明する。この技術は、２層のポリシリコン膜のパターニングによって自己整合的に形成されたベース引き出し電極とエミッタ引き出し部とを利用してエミッタ層と外部ベース層とを互いに自己整合的に形成する技術を、Ｂｉ−ＣＭＯＳデバイスの製造に応用したものである。
【０００４】
図９は、従来の半導体装置の断面図である。同図に示すように、シリコンよりなるＰ型Ｓｉ基板５５の上には、多結晶シリコンからなる抵抗素子５１と、ＮＰＮバイポーラトランジスタ５２と、ＰチャネルＭＯＳトランジスタ５３と、ＮチャネルＭＯＳトランジスタ５４とが設けられている。すなわち、この半導体装置は、抵抗素子を含みバイポーラトランジスタとＣＭＯＳデバイスとを共通の基板上に集積してなるＢｉ−ＣＭＯＳデバイスである。
【０００５】
Ｐ型Ｓｉ基板５５上には、Ｎ型半導体からなるエピタキシャル層９０が形成されており、Ｐ型半導体基板５５とエピタキシャル層９０とに跨る領域には、イオン注入及び熱処理によって形成された埋め込みコレクタ層５６Ａと、イオン注入によって形成されたＮ型埋め込みウェル層５６Ｂとが設けられている。さらに、エピタキシャル層９０において、埋め込みコレクタ層５６Ａ，埋め込みウェル層５６Ｂの上方には、Ｎ型コレクタ層５７ＡとＮ型ウェル層５７Ｂとが設けられ、これらの領域によって挟まれる部位には、イオン注入及び熱処理により形成された第１のＰ型ウェル層５８と、イオン注入及び熱処理により形成された第２のＰ型ウェル層５９とが設けられている。そして、エピタキシャル層９０は、ＬＯＣＯＳ膜６０によって、ＮＰＮバイポーラトランジスタ５２、ＰチャネルＭＯＳトランジスタ５３、ＮチャネルＭＯＳトランジスタ５４、及び多結晶シリコン抵抗素子５１の各素子を形成するための領域に区画されている。
【０００６】
ＮＰＮバイポーラトランジスタ５２は、自己整合的に形成されたエミッタ・ベース領域６２において、Ｐ型不純物が導入された多結晶シリコンにより形成されたベース引き出し電極６３Ａと、ＴＥＯＳ膜等によりベース引き出し電極６３Ａの上に形成された上面絶縁膜６４Ａと、ベース引き出し電極６３Ａの側部に熱酸化処理によって形成された側面酸化膜６５Ａと、ベース引き出し電極６３Ａの側面に減圧ＣＶＤ法により堆積されたシリコン窒化膜６６Ａと、減圧ＣＶＤ法により堆積された多結晶シリコン膜を異方性エッチングして形成された導体側壁６７Ａとを備えている。さらに、ベース引き出し電極６３Ａの側面の導体側壁６７Ａに対して自己整合的に形成されたエミッタ引き出し開口部６８には、Ｎ型不純物が導入された多結晶シリコンよりなるエミッタ引き出し電極６９が形成されている。
【０００７】
そして、コレクタ層５７Ａの上には、ベース引き出し電極６３Ａ中の不純物を熱処理により拡散させてなる外部ベース層７２と、外部ベース層７２によって挟まれる領域にイオン注入及び熱処理により形成された活性ベース層７３と、エミッタ引き出し電極６９中の不純物を熱処理により拡散させてなるエミッタ層７４とを備えている。上記ベース引き出し電極６３Ａとエミッタ引き出し電極６９とは、互いに自己整合的に形成されているので、ベース引き出し電極６３Ａ，エミッタ引き出し電極６９の不純物の拡散により形成された外部ベース層７２，エミッタ層７４は互いに自己整合的に形成されることになる。
【０００８】
なお、７０はＮ型不純物が導入された多結晶シリコンよりなるコレクタ引き出し電極、７１Ａは減圧ＣＶＤ法により堆積されたＴＥＯＳ膜により各引き出し電極の側面に形成された酸化膜側壁、７５は熱処理により形成されたコレクタコンタクト層である。
【０００９】
一方、Ｐチャネル及びＮチャネルＭＯＳトランジスタ５３，５４は、エピタキシャル層９０の熱酸化処理によって形成されたゲート絶縁膜８０Ａ，８８Ｂと、Ｎ型不純物が導入された多結晶シリコンよりなるゲート電極６３Ｂ，６３Ｃと、ＴＥＯＳ膜等よりなるゲート上絶縁膜６４Ｂ，６４Ｃと、各ゲート電極６３Ｂ，６３Ｃの熱酸化処理により形成された側面酸化膜６５Ｂ，６５Ｃと、各ゲート電極６３Ｂ，６３Ｃの側面に形成されたシリコン窒化膜６６Ｂ，６６Ｃ及び酸化膜側壁７１Ｂ，７１Ｃと、各シリコン窒化膜６６Ｂ，６６Ｃを通したイオン注入により形成されたＬＤＤ層８１Ａ，８１Ｂと、ゲート電極６３Ｂ，６３Ｃ及び酸化膜側壁７１Ｂ，７１Ｃをマスクとするイオン注入により自己整合的に形成されたソース・ドレイン層８２Ａ，８２Ｂとを備えている。
【００１０】
また、抵抗素子５１は、下敷き膜となるシリコン窒化膜６６Ｄと、Ｎ型不純物が導入された多結晶シリコンよりなる抵抗体８３と、ＴＥＯＳ膜等よりなる酸化膜側壁７３Ｄとをそれぞれ備えている。
【００１１】
以上の構成により、バイポーラトランジスタの高周波動作特性に重要な要因である外部ベース層７６とエミッタ層７８の間隔と、ＭＯＳトランジスタの耐ホットキャリア性、飽和ドレイン電流値に重要な要因である，ゲート電極６３Ｂ，６３Ｃとソース・ドレイン層８２Ａとの間隔を独立して調整できるので、バイポーラトランジスタおよびＭＯＳトランジスタ双方の動作特性を最適化することができる。
【００１２】
【発明が解決しようとする課題】
しかしながら、上記Ｂｉ−ＣＭＯＳデバイスの製造方法によって形成されたＭＯＳトランジスタにおいて、動作特性に大きなばらつきが発生するという問題があった。そこで、その原因を調べた結果、各ロット間において、ＬＤＤ層の不純物プロファイルにばらつきがあることによるものと思われた。すなわち、ＭＯＳトランジスタのＬＤＤ層は、ドレイン近傍の不純物分布を最適化し電界集中を緩和する働きをするため、その不純物プロファイルの制御が重要であるが、上記従来の製造工程では、ＬＤＤ層の不純物プロファイルが正確に所望の状態に制御されていないためと思われた。
【００１３】
図１０は、上記ＬＤＤ層８１Ａ，８１Ｂを形成する工程を示す断面図である。同図に示すように、バイポーラトランジスタ５３のエミッタ引き出し電極６９及びコレクタ引き出し電極７０と、抵抗素子５１の抵抗体８３とをパターニングした状態で、ＰチャネルＭＯＳトランジスタ５３において、ゲート電極６３Ｂや側面酸化膜６５Ｂをマスクとして、シリコン窒化膜６６Ｂを通したボロンイオン（Ｂ+ ）の注入を行なってＬＤＤ層８１Ａを形成する。また、ＮチャネルＭＯＳトランジスタ５４において、ゲート電極６３Ｃや側面酸化膜６５Ｃをマスクとして、シリコン窒化膜６６Ｃを通したヒ素イオン（Ａｓ+ ）の注入を行なってＬＤＤ層８１Ｂを形成する。ただし、ＰチャネルＭＯＳトランジスタ側とＮチャネルＭＯＳトランジスタ側とでは、レジストマスクを代えてイオン注入を行なう。
【００１４】
このように、上記従来のＢｉ−ＣＭＯＳデバイスの製造工程においては、ＬＤＤ層８１Ａ，８１Ｂを形成するためのイオン注入をシリコン窒化膜６６Ｂ，６６Ｃを通して行うために、加速エネルギーや注入ドーズ量を、一般的なＣＭＯＳプロセスで採用されているＬＤＤ層形成時のイオン注入条件よりも、増加させている。しかし、このようなイオン注入では、飛程ばらつきが大きくなることと、ゲート電極形状のばらつきの影響を受けやすくなることとにより、ＬＤＤ層の不純物プロファイルが所望の状態から外れて、ＭＯＳトランジスタの動作特性に大きなばらつきが発生してしまう。
【００１５】
この問題は、ゲート長がサブミクロンレベル以下にまで微細化されたトランジスタでより顕著となってくる。
【００１６】
一方、図１０に示す状態で、シリコン窒化膜６６Ｂ，６６Ｃをエッチングにより除去しようとすると、バイポーラトランジスタのエミッタ引き出し電極６９やコレクタ引き出し電極７０、ＭＯＳトランジスタの活性領域の表面、多結晶シリコン抵抗素子の抵抗体６６Ｄ表面もエッチングされ、これら各素子の特性がばらつくという別の問題が発生するおそれがあった。
【００１７】
本発明は上記問題に鑑みてなされたものであり、その目的は、ＭＯＳトランジスタの拡散層のプロファイルを所望の状態に制御する手段を講ずることにより、単独のＣＭＯＳプロセスで形成されたものと同じ高性能の動作特性を持つＭＯＳトランジスタをバイポーラトランジスタと共に共通の基板上に設けた半導体装置の製造方法を提供することにある。
【００１８】
【課題を解決するための手段】
上記目的を達成するために、本発明の半導体装置の製造方法は、半導体基板上に、バイポーラトランジスタ形成用の第１の領域とＭＩＳトランジスタ形成用の第２の領域とを囲む素子分離膜を形成した後、上記第１及び第２の領域の上にゲート絶縁膜を形成する第１の工程と、上記第１の領域の上記ゲート絶縁膜を除去した後、基板の全面上に第１の導体膜及び第１の絶縁膜を順次堆積する第２の工程と、上記第１の絶縁膜及び第１の導体膜をパターニングして、エミッタ形成領域を開口したバイポーラトランジスタのベース引き出し電極及び電極上絶縁膜と、ＭＩＳトランジスタのゲート電極及び電極上絶縁膜とを形成する第３の工程と、上記ベース引き出し電極及びゲート電極の各側面と上記エミッタ形成領域とに第２の絶縁膜を形成した後、基板の全面上に第３の絶縁膜及び第２の導体膜を順次堆積する第４の工程と、上記第２の導体膜をエッチバックして、上記ベース引き出し電極及びゲート電極の各側面に上記第２及び第３の絶縁膜を挟んで残る上記第２の導体膜からなる導体膜側壁を形成する第５の工程と、上記エミッタ形成領域に開口を有するレジスト膜及び上記導体膜側壁をマスクとして、上記開口内の上記第３の絶縁膜及び上記第２の絶縁膜を除去して、エミッタ引き出し用開口部を自己整合的に形成する第６の工程と、上記レジスト膜を除去した後で基板の全面に第３の導体膜を堆積した後、該第３の導体膜を選択的にエッチングして上記エミッタ引き出し用開口部にエミッタ引き出し電極を形成した後、該エッチングを連続して行い、上記ベース引き出し電極及びゲート電極側面の導体膜側壁並びに該導体膜側壁で覆われていない領域の上記第３の絶縁膜を除去する第７の工程と、上記エミッタ引き出し電極の表面及び上記第２の領域における半導体基板の表面の上に第４の絶縁膜を形成する第８の工程と、上記第８の工程の後に、上記ベース引き出し電極及びゲート電極側面の導体膜側壁が除去された後に残る上記第３の絶縁膜をエッチングにより除去する第９の工程と、上記第９の工程の後に、上記ゲート電極及びその側面の第２の絶縁膜をマスクとする不純物イオンの注入により上記ＭＩＳトランジスタのＬＤＤ層を形成した後、上記ゲート電極の側面に絶縁体側壁を形成し、上記ゲート電極及び絶縁体側壁をマスクとする不純物イオンの注入により、上記ＬＤＤ層の外側に上記ＭＩＳトラ ンジスタのソース・ドレイン層を形成する第１０の工程とを備えている。
【００１９】
この方法により、第１０の工程では、ゲート電極の側面の第３の絶縁膜が除去された状態で、ＬＤＤ層及びソース・ドレイン層が形成される。ＭＩＳトランジスタの特性を定めるＬＤＤ層及びソース・ドレイン層を、一般的なＭＯＳデバイスのプロセスを用いて形成できる。したがって、従来の半導体装置の製造工程におけるような，ゲート電極の側面の第３の絶縁膜を通したイオン注入の飛程ばらつきに起因するＭＩＳトランジスタの特性のばらつきが抑制される。すなわち、高性能の動作特性を持つＭＯＳトランジスタを超高速バイポーラトランジスタとともに共通の半導体基板上に形成できる。
【００２０】
また、この方法により、第７の工程と第９の工程との間に、エミッタ引き出し電極の表面及び第２の領域における半導体基板の表面の上に第４の絶縁膜を形成する第８の工程を備えることにより、第９の工程で第３の絶縁膜を除去する際にも、バイポーラトランジスタのエミッタ引き出し電極などの表面の荒れに起因する特性の劣化を防止することができる。
【００２１】
また、この方法により、第１０の工程では、ゲート電極及びその側面の第２の絶縁膜をマスクとする不純物イオンの注入によりＭＩＳトランジスタのＬＤＤ層を形成した後、ゲート電極の側面に絶縁体側壁を形成し、ゲート電極及び絶縁体側壁をマスクとする不純物イオンの注入によってＬＤＤ層の外側にＭＩＳトランジスタのソース・ドレイン層を形成することにより、短チャネル効果を抑制する機能の高い微細なＭＩＳトランジスタを有する半導体装置を形成することが可能になる。
【００２２】
上記半導体装置の製造方法において、上記第７の工程では、上記第３の導体膜を選択的にエッチングして、上記エミッタ引き出し電極を形成すると共に、上記素子分離膜の上に該第３の導体膜からなる抵抗体を形成することにより、バイポーラトランジスタ，ＭＩＳトランジスタとともに、抵抗素子を共通の基板上に形成することができる。
【００２３】
その場合、上記第８の工程では、上記エミッタ引き出し電極の表面及び上記第２の領域における半導体基板の表面と共に上記素子分離膜上の抵抗体の表面に上記第４の絶縁膜を形成することにより、高性能なＭＩＳトランジスタ及び超高速バイポーラトランジスタと、高精度な抵抗素子とを共通の半導体基板上に形成することができる。
【００２４】
上記半導体装置の製造方法において、上記第６の工程の後に、上記第３の導体膜をエッチングする前に、上記第３の導体膜表面に第５の絶縁膜を形成した状態で、熱処理によって上記第３の導体膜中の不純物を活性化する工程をさらに備えることにより、第５の絶縁膜によって第３の導体膜中の不純物イオンが活性化熱処理で大気中に放出されるのを防ぐことができ、より高精度な特性を持つバイポーラトランジスタとＭＩＳトランジスタとを共通の半導体基板上に形成することができる。
【００２５】
【発明の実施の形態】
以下、本発明の実施形態を図面に基づいて説明する。
【００２６】
図１〜図８は本発明の実施形態に係わる半導体装置の製造方法の工程を示す断面図である。
【００２７】
本実施形態に係る半導体装置は、ホウ素を導入した比抵抗が１０Ω・ｃｍ程度で面方位が（１００）のシリコンよりなるＰ型Ｓｉ基板１０の上に、ＮＰＮバイポーラトランジスタ２と、ＰチャネルＭＯＳトランジスタ３と、ＮチャネルＭＯＳトランジスタ４と、多結晶シリコン抵抗素子１とが形成されたＢｉ−ＣＭＯＳデバイスである。ただし、図１〜図８には、理解を容易にするために、抵抗素子１と、ＮＰＮバイポーラトランジスタ２と、ＰチャネルＭＯＳトランジスタ３と、ＮチャネルＭＯＳトランジスタ５とを互いに隣接させて表示しているが、現実には、各素子が図１〜図８に示す位置関係で形成されるとは限らない。
【００２８】
まず、図１に示す工程において、Ｐ型Ｓｉ基板１０の表面に、ＮＰＮバイポーラトランジスタ２及びＰチャネルＭＯＳトランジスタ３を形成する領域を開口したレジスト膜Ｒe1を形成し、このレジスト膜Ｒe1をマスクとして、Ｐ型Ｓｉ基板１０内にヒ素またはアンチモンのイオンを注入する。イオン注入のドーズ量は１×１０15 ｃｍ-2 程度で加速エネルギーは４０〜６０ｋｅＶである。
【００２９】
次に、酸素ガスを用いたプラズマアッシングによりレジスト膜Ｒe1を除去した後、温度１１５０〜１２００℃で１５〜３０分程度の熱処理を行い、接合深さが１〜２μｍでシート抵抗が５０〜１５０Ω／□のＮ型埋め込みコレクタ層１２ＡおよびＮ型埋め込みウェル層１２Ｂを形成する。
【００３０】
次に、図２に示す工程で、エピタキシャル層やウェル層やＬＯＣＯＳ膜の形成を行なう。
【００３１】
まず、Ｐ型Ｓｉ基板１０の表面に厚さが０．７〜１．５μｍでヒ素またはリンの不純物により比抵抗が１〜５Ω・ｃｍとなるＮ型エピタキシャル層１１を堆積する。Ｎ型エピタキシャル層１１は、ジクロールシランとアルシンとの混合ガスを用いて温度が１０５０℃、圧力が１０６０Ｐａ程度で堆積する。
【００３２】
次に、Ｎ型エピタキシャル層１１の表面に、ＮＰＮバイポーラトランジスタ２、ＰチャネルＭＯＳトランジスタ３の形成領域を開口したレジスト膜（図示せず）を形成し、このレジスト膜をマスクとして、Ｎ型エピタキシャル層１１内にリンイオンを注入する。イオン注入のドーズ量は１×１０13 ｃｍ-2 程度で加速エネルギーは１００ｋｅＶ程度である。
【００３３】
次に、酸素ガスを用いたプラズマアッシングによりレジスト膜を除いた後、ＮＰＮバイポーラトランジスタ２の素子分離領域及びＮチャネルＭＯＳトランジスタ４の形成領域を開口したレジスト膜（図示せず）を形成し、このレジスト膜をマスクとしてホウ素イオンを注入する。イオン注入のドーズ量は１×１０13 ｃｍ-2 〜２×１０13 ｃｍ-2 で加速エネルギーは２０ｋｅＶ程度である。その後、酸素ガスによるプラズマアッシングでレジスト膜を除いた後、窒素ガス雰囲気中で温度が１１００℃程度で９０〜１５０分の熱処理を行う。
【００３４】
これにより、ＮＰＮバイポーラトランジスタ２の形成領域にはＮ型埋め込みコレクタ層１２Ａに達するＮ型コレクタ層１３Ａが形成され、ＰチャネルＭＯＳトランジスタ３の形成領域にはＮ型埋め込みウェル層１２Ｂに達するＮ型ウェル層１３Ｂとが形成され、ＮＰＮバイポーラトランジスタ２の素子分離領域にはＰ型Ｓｉ基板１０に達する素子分離層１４Ａが形成され、ＮチャネルＭＯＳトランジスタ４の形成領域にはＰ型Ｓｉ基板１０に達するＰ型ウェル層１４Ｂが形成される。Ｎ型コレクタ層１３Ａの拡散層の深さは０．７〜１．５μｍで、表面の不純物濃度は５×１０16 ｃｍ-3 程度である。Ｎ型ウェル層１３Ｂの拡散層の深さは０．７〜１．５μｍで、表面の不純物濃度は５×１０16 ｃｍ-3 程度である。また、素子分離層１４Ａの拡散層の深さは１．２〜２．０μｍで、表面の不純物濃度は７×１０16 ｃｍ-3 程度である。Ｐ型ウェル層１４Ｂの拡散層の深さは１．２〜２．０μｍで、表面の不純物濃度は７×１０16 ｃｍ-3 程度である。
【００３５】
次に、Ｎ型エピタキシャル層１１の上にＬＯＣＯＳ膜形成時の選択的マスクとして用いるシリコン窒化膜（図示せず）を形成する。シリコン窒化膜は、ジクロールシランとアンモニアとの混合ガスを用いて減圧ＣＶＤ法により１２０ｎｍ程度の厚さだけ堆積し、フォトリソグラフィー及びエッチングにより素子分離形成領域を開口させておく。このシリコン窒化膜をマスクとして、温度１０５０℃程度でパイロジェニック酸化を６０分程度行い、素子分離用のＬＯＣＯＳ膜１５を形成する。このＬＯＣＯＳ膜の膜厚は４００〜８００ｎｍである。
【００３６】
次に、リン酸液を用いてシリコン窒化膜を除いた後、ＰチャネルＭＯＳトランジスタ３を開口したレジスト膜を形成し、このレジスト膜をマスクとしてドーズ量が４×１０12 ｃｍ-2 程度で加速エネルギーが２０ｋｅＶ程度のホウ素イオンを注入する。これにより、ＰチャネルＭＯＳトランジスタ３のしきい値電圧は−０．５〜−０．８Ｖに制御される。レジスト膜を除去した後、同様の処理を行なって、ＮチャネルＭＯＳトランジスタ４を形成する所定領域に、ドーズ量が３×１０12 ｃｍ-2 程度で加速エネルギーが４０ｋｅＶ程度のホウ素イオンを注入する。これにより、ＮチャネルＭＯＳトランジスタ４のしきい値電圧は０．５〜０．８Ｖに制御される。
【００３７】
次に、Ｎ型エピタキシャル層１１上の全面に、温度９００℃程度で３０分程度のパイロジェニック酸化を施して、厚さ１０ｎｍ程度の絶縁膜１６Ａ、第１のゲート絶縁膜１６Ｃ並びに第２のゲート絶縁膜１６Ｄを形成する。
【００３８】
次に、図３に示す工程で、基板上にＮＰＮバイポーラトランジスタ２の形成領域のエミッタ・ベース領域１７を開口したレジスト膜（図示せず）を形成し、このレジスト膜をマスクとして、フッ化アンモニウムとフッ酸との混合液を用いてＮＰＮバイポーラトランジスタ２の領域の図２に示す絶縁膜１６Ａを選択的にエッチングして除去する。
【００３９】
次に、レジスト膜を除去した後、Ｎ型エピタキシャル層１１上の全面にシランガスを用いた減圧ＣＶＤ法により厚さ３００〜４００ｎｍの電極形成用の第１の多結晶シリコン膜を堆積する。そして、ＮＰＮバイポーラトランジスタ２の形成領域を開口したレジスト膜をマスクとして、ドーズ量が５×１０15 ｃｍ-2 〜１×１０16 ｃｍ-2 ，加速エネルギーが４０ｋｅＶ程度の条件で、ホウ素イオンを注入する。レジスト膜を除去した後、各ＭＯＳトランジスタ３，４の形成領域を開口したレジスト膜をマスクとして、ドーズ量が１．５×１０16 ｃｍ-2 〜３×１０16 ｃｍ-2 ，加速エネルギーが４０ｋｅＶ程度の条件で、リンイオンを注入する。
【００４０】
次に、レジスト膜を除去した後、ＴＥＯＳと酸素の混合ガスを用いて温度７００℃程度の減圧ＣＶＤ法により、第１の多結晶シリコン膜の上に厚さ１２０〜２５０ｎｍの酸化膜を堆積する。次に、酸化膜及び第１の多結晶シリコン膜をパターニングして、ＮＰＮバイポーラトランジスタ２のベース引き出し電極１８Ａと、各ＭＯＳトランジスタ３，４の各ゲート電極１８Ｃ，１８Ｄと、電極上絶縁膜１９Ａ，１９Ｃ及び１９Ｄとを形成する。このとき、酸化膜のエッチングは、ＣＨＦ3 、アンモニア及び酸素の混合ガスを用いて行ない、第１の多結晶シリコン膜の異方性エッチングは、ＳＦ6 とＣ2 ＣｌＦ5 との混合ガスを用いて行なう。そして、ベース引き出し電極１８Ａのシート抵抗は１００〜２００Ω／□であり、各ＭＯＳトランジスタ４のゲート電極１８Ｃ，１８Ｄのシート抵抗は２０〜４０Ω／□である。また、このパターニング時に、ＮＰＮバイポーラトランジスタ２のエミッタ・ベース形成領域１７が開口される。
【００４１】
次に、レジスト膜を除去した後、酸素雰囲気中の温度９００℃程度で３０分程度の熱処理により、各電極１８Ａ，１８Ｃ，１８Ｄの側面に、厚さ１５〜３０ｎｍの酸化膜２０Ａ，２０Ｃ，２０Ｄをそれぞれ形成する。
【００４２】
次に、窒素雰囲気中の温度９５０℃程度で３０分程度の熱処理により、ＮＰＮバイポーラトランジスタ２のベース引き出し電極１８Ａ中のホウ素の不純物をＮ型コレクタ層１３Ａに導入し、接合深さが０．２〜０．４μｍで表面の不純物濃度が１×１０20 ｃｍ-3 〜３×１０20 ｃｍ-3 の外部ベース層２１を形成する。
【００４３】
次に、レジスト膜（図示せず）とＮＰＮバイポーラトランジスタ２のベース引き出し電極１８Ａとをマスクとして、ドーズ量が１×１０13 ｃｍ-2 程度で加速エネルギーが１０ｋｅＶ程度の条件で、ホウ素イオンをエミッタ・ベース形成領域１７に注入し、接合深さが１５０〜２５０ｎｍで表面の不純物濃度が１×１０19 ｃｍ-3 〜３×１０19 ｃｍ-3 の活性ベース層２２を形成する。その後、レジスト膜を除去する。
【００４４】
次に、図４に示す工程で、基板の全面上に、ジクロールシランとアンモニアとの混合ガスを用いて減圧ＣＶＤ法により４０〜８０ｎｍの各電極の側面の絶縁膜を形成するためのシリコン窒化膜２３を堆積する。さらに、ＳＦ6 とＣＣｌ4 との混合ガスを用いて、シリコン窒化膜２３の上に、第２の多結晶シリコン膜２４を堆積する。
【００４５】
次に、図５に示す工程で、第２の多結晶シリコン膜の異方性エッチングを行って、ベース引き出し電極１８Ａの側面に導体側壁２４Ａ，２４Ｂを、ゲート電極１８Ｃの側面に導体側壁２４Ｃを、第２のゲート電極１８Ｄの側面に導体側壁２４Ｄをそれぞれ形成する。
【００４６】
次に、ＮＰＮバイポーラトランジスタ２のエミッタ引き出し開口部２５及びコレクタ引き出し開口部２６を開口したレジスト膜Ｒe2を形成し、このレジスト膜Ｒe2及び導体側壁２４Ａをマスクとするエッチングにより、フロンガスと臭素系ガスとの混合ガスを用いてシリコン窒化膜２３を選択的に除去し、ベース引き出し電極１８Ａの側面にシリコン窒化膜２３Ａを残す。
【００４７】
次に、フッ化アンモニウムとフッ酸との混合液を用いて、ＮＰＮバイポーラトランジスタ２のエミッタ引き出し開口部２５及びコレクタ引き出し開口部２６をエッチングして酸化膜を除く。これにより、ＮＰＮバイポーラトランジスタ２において、ベース引き出し電極１８Ａの側面酸化膜２０Ａ、シリコン窒化膜２３Ａ及び導体側壁２４Ａよりなる厚さ２００〜３００ｎｍの３層膜側壁が形成され、同時にエミッタ引き出し開口部２５が自己整合的に形成される。
【００４８】
次に、図６に示す工程において、レジスト膜Ｒe2を除去した後、基板の全面上に、シランガスを用いた減圧ＣＶＤ法により膜厚１５０〜３００ｎｍの、エミッタ引き出し電極２９、コレクタ引き出し電極３０及び抵抗体３１を形成するための第３の多結晶シリコン膜を堆積した後、この第３の多結晶シリコン膜にドーズ量が１×１０16 ｃｍ-2 程度で加速エネルギーが６０ｋｅＶ程度の条件で、ヒ素イオンを注入する。
【００４９】
次に、温度８５０℃で１０〜３０分の熱処理により、第３の多結晶シリコン膜の表面を酸化して膜厚５〜１５ｎｍの酸化膜を形成する。次に、窒素雰囲気中において温度９００℃で３０〜６０分の熱処理を行い、第３の多結晶シリコン膜中のヒ素の不純物をＮ型コレクタ層１３Ａ，活性ベース層２２に拡散させて、コレクタコンタクト層２８及びエミッタ層２７をそれぞれ形成する。コレクタコンタクト層２８及びエミッタ層２７の接合深さは５０〜１００ｎｍで、表面の不純物濃度は１×１０20 ｃｍ-3 〜３×１０20 ｃｍ-3 である。ここで、上記第３の多結晶シリコン膜の上に形成された酸化膜によって、第３の多結晶シリコン膜中のヒ素不純物の大気中への拡散が防止される。
【００５０】
次に、フッ化アンモニウムとフッ素との混合液を用いて第３の多結晶シリコン膜上の酸化膜を除去した後、第３の多結晶シリコン膜をＲＦエッチングによりパターニングして、シート抵抗が１５０〜３００Ω／□のＮＰＮバイポーラトランジスタ２のエミッタ引き出し電極２９及びコレクタ引き出し電極３０と、抵抗素子１の多結晶シリコン抵抗体３１とを形成する。エミッタ引き出し電極２９，コレクタ引き出し電極３０及び多結晶シリコン抵抗体３１のシート抵抗は１５０〜３００Ω／□である。また、このエッチングは、例えば、ＨＣｌ、ＨＢｒ及び酸素の混合ガスを用いて圧力１００×１３３．３２２ｍＰａ〜２００×１３３．３２２ｍＰａにて行なわれる。
【００５１】
次に、上記エッチングと同条件のＲＦエッチングを連続して行い、エミッタ・ベース形成領域１７内に埋め込まれている導体側壁２４Ａ以外の導体側壁２４Ｂ，２４Ｃ，２４Ｄを除去する。さらに、このエッチングにより、導体側壁２４Ｂ，２４Ｃ，２４Ｄで覆われていなかった領域のシリコン窒化膜もエッチングされるので、ベース引き出し電極１８Ａ，各ゲート電極１８Ｃ，１８Ｄの側面には、それぞれＬ字型シリコン窒化膜３２Ａ，３２Ｃ，３２Ｄが残される。その後、レジスト膜を除去する。
【００５２】
次に、温度８５０℃で１０〜３０分のパイロジェニック酸化によって、エミッタ引き出し電極２９，コレクタ引き出し電極３０，多結晶シリコン３１の表面に、それぞれ厚みが５〜１５ｎｍの酸化膜３３Ａ，３３Ｂ，３３Ｅを形成する。また、Ｎ型エピタキシャル層１１のうち各ＭＯＳトランジスタ３，４の活性領域の表面領域を酸化して、厚みが５〜１５ｎｍの酸化膜３４Ｃ，３４Ｄをそれぞれ形成する。
【００５３】
次に、図７に示す工程で、フッ化アンモニウムとフッ素との混合液を用いて、基板全体の表面上の酸化膜を２〜３ｎｍ除去する。このエッチングによって、ベース引き出し電極１８Ａや各ゲート電極１８Ｃ，１８Ｄの側面のＬ字型シリコン窒化膜表面に形成された上述のパイロジェニック酸化膜で極薄に形成された酸化膜が除去される。一方、エミッタ引き出し電極２９表面の酸化膜３３Ａ、コレクタ引き出し電極３０表面の酸化膜３３Ｂ、多結晶シリコン３１表面の酸化膜３３Ｅ、各ＭＯＳトランジスタ３，４の活性領域上の酸化膜３４Ｃ，３４Ｄは、厚み２〜１３ｎｍの膜厚で残される。
【００５４】
次に、リン酸液を用いたエッチングにより、残されていたＬ字型シリコン窒化膜３２Ａ，３２Ｃ，３２Ｄをいずれも除去する。このとき、リン酸液の酸化膜に対するエッチング速度は、シリコン窒化膜に対するエッチング速度の１００分の１以下であるため、エミッタ引き出し電極２９、コレクタ引き出し電極３０、多結晶シリコン抵抗体３１、各ＭＯＳトランジスタ３，４の活性領域の各表面は、それぞれ酸化膜３３Ａ，３３Ｂ，３３Ｅ，３４Ｃ，３４Ｄによって保護されており、表面荒れ等に伴う各素子の動作特性のばらつきを抑制している。これは特に高精度が要求される抵抗素子に効果的である。
【００５５】
次に、ＰチャネルＭＯＳトランジスタ３の形成領域を開口したレジスト膜（図示せず）を形成した後、このレジスト膜とゲート電極１８Ｃ及び側面酸化膜２０Ｃとをマスクとして、ドーズ量が３×１０12 ｃｍ-2 程度で加速エネルギーが４０ｋｅＶの条件で、斜め方向からＢＦ2 のイオンを注入して、ＰチャネルＭＯＳトランジスタ３のＬＤＤ層３５を側面酸化膜２０Ｃに対して自己整合的に形成する。ＬＤＤ層３５の接合深さは０．２μｍ程度で、表面の不純物濃度は１×１０18 ｃｍ-3 程度である。
【００５６】
次に、上記レジスト膜を除去して、新たにＮチャネルＭＯＳトランジスタ４の形成領域を開口したレジスト膜を形成した後、このレジスト膜とゲート電極１８Ｄ及び側面酸化膜２０Ｄとをマスクとして、ドーズ量が１×１０13 ｃｍ-2 程度で加速エネルギーが８０ｋｅＶの条件で、ヒ素のイオンを斜め方向から注入して、側面酸化膜２０Ｄに対して自己整合的にＮチャネルＭＯＳトランジスタ４のＬＤＤ層３６を形成する。ＬＤＤ層３６の接合深さは０．２μｍ程度で、表面の不純物濃度は１×１０18 ｃｍ-3 程度である。その後、レジスト膜を除去する。
【００５７】
本実施形態に係る製造工程の最大の特徴は、この図７に示す工程における処理方法にある。図１０に示すような従来のＬＤＤ層形成のためのイオン注入は、各ゲート電極の側面にＬ字型シリコン窒化膜６６Ｂ，６６Ｃを通したイオン注入により行なわれていた。それに対し、本実施形態では、ＬＤＤ層形成のためのイオン注入をＬ字型シリコン窒化膜３２Ｃ，３２Ｄを除去した後に行なうので、一般のＣＭＯＳプロセスで用いられているイオン注入条件をそのまま適用でき、また、イオン飛程のばらつきを低減できる。
【００５８】
次に、図８に示す工程で、基板の全面上に、ＴＥＯＳと酸素との混合ガスを用いて、温度７００℃程度の減圧ＣＶＤ法により、厚さ１７０ｎｍ程度の側壁形成用酸化膜を堆積し、この側壁形成用酸化膜の異方性エッチングを行なうことにより、ベース引き出し電極１８Ａ，エミッタ引き出し電極１８Ｂ，第１ゲート電極１８Ｃ，第２ゲート電極１８Ｄの各側面上に、絶縁体側壁３７Ａ，３７Ｂ，３７Ｃ，３７Ｄをそれぞれ形成する。
【００５９】
これにより、ＰチャネルＭＯＳトランジスタ３のゲート電極１８Ｃには、側面酸化膜２０Ｃ及び絶縁体側壁３７Ｃよりなる２層膜側壁が形成される。また、ＮチャネルＭＯＳトランジスタ４のゲート電極１８Ｄには、側面酸化膜２０Ｄ及び絶縁体側壁３７Ｄよりなる２層膜側壁が形成される。
【００６０】
次に、ＰチャネルＭＯＳトランジスタ３の形成領域を開口したレジスト膜を形成し、このレジスト膜とゲート電極１８Ｃ及び絶縁体側壁３７Ｃとをマスクとして、ドーズ量が５×１０15 ｃｍ-2 程度で加速エネルギーが３０ｋｅＶ程度の条件でＢＦ2 イオンを注入し、ＰチャネルＭＯＳトランジスタ３のソース・ドレイン層３８をゲート電極１８Ｃの絶縁体側壁３７Ｃに対して自己整合的に形成する。ソース・ドレイン層３８の接合深さは０．２μｍ程度で、表面の不純物濃度は１×１０20 ｃｍ-3 程度である。
【００６１】
次に、上記レジスト膜を除去した後、ＮチャネルＭＯＳトランジスタ４の形成領域を開口したレジスト膜を形成し、このレジスト膜とゲート電極１８Ｄ及び絶縁体側壁３７Ｄとをマスクとして、ドーズ量が５×１０15 ｃｍ-2 程度で加速エネルギーが３０ｋｅＶ程度の条件でヒ素イオンを注入し、ＮチャネルＭＯＳトランジスタ４のソース・ドレイン層３９をゲート電極１８Ｄの絶縁体側壁３７Ｄに対し自己整合的に形成する。ソース・ドレイン層３９の接合深さは０．２μｍ程度で、表面の不純物濃度は１×１０20 ｃｍ-3 程度である。その後、レジスト膜を除去する。
【００６２】
その後の工程の図示は省略するが、基板上に厚い層間絶縁膜を形成した後、配線層を形成する。
【００６３】
本実施形態のＢｉ−ＣＭＯＳデバイスの製造方法によると、図７に示す工程で、Ｌ字型シリコン窒化膜３２Ａ〜３２Ｄを除去してからＬＤＤ層形成のためのイオン注入を行なっているので、従来のようなＬＤＤ層の不純物プロファイルのばらつきによると思われるＭＯＳトランジスタの特性のばらつきが抑制され、単独のＣＭＯＳデバイスの一般的なプロセスと同様に、安定した特性を有するＭＯＳトランジスタ３，４をＮＰＮバイポーラトランジスタ２や抵抗素子１と共に共通のＳｉ基板１０の上に形成することができる。
【００６４】
しかも、Ｌ字型シリコン窒化膜３２Ａ〜３２Ｄを除去する前に、エミッタ引き出し電極２９、コレクタ引き出し電極３０、多結晶シリコン抵抗体３１、及び各ＭＯＳトランジスタ３，４の活性領域の表面に、それぞれ酸化膜３３Ａ，３３Ｂ，３３Ｅ，３４Ｃ，３４Ｄを形成している。これにより、酸化膜と窒化膜のエッチング選択比を利用して、酸化膜３３Ａ，３３Ｂ，３３Ｅ，３４Ｃ，３４Ｄが完全に除去されないようにＬ字型シリコン窒化膜３２Ａ〜３２Ｄを除去することができ、各電極や活性領域の表面の荒れ等に伴う各素子の動作特性のばらつきを抑制することができる。特に、高精度が要求される抵抗素子をＢｉ−ＣＭＯＳデバイス内に設ける場合には、抵抗素子の抵抗値の精度を所望の範囲内に保持することができるという著効を発揮することができる。
【００６５】
【発明の効果】
本発明によれば、バイポーラトランジスタとＭＩＳトランジスタとを共通の基板上に設けた半導体装置の製造方法として、２層多結晶シリコン自己整合プロセスにより、ベース引き出し電極の側面に絶縁膜を介して形成した導体側壁を用い、エミッタ引き出し電極をベース引き出し電極に対して自己整合的に形成した後、エミッタ層と外部ベース層とを互いに自己整合的に形成し、その後、上記絶縁膜と同時に形成されたゲート電極側面に残る絶縁膜を除去してから、ＭＩＳトランジスタのソース・ドレイン層形成のための不純物イオンの注入を行なうようにしたので、イオン注入の飛程ばらつきに起因するＭＩＳトランジスタの特性のばらつきを抑制することができ、高性能の動作特性を持つＭＯＳトランジスタを超高速バイポーラトランジスタとともに共通の半導体基板上に形成することができる。
【図面の簡単な説明】
【図１】 本発明の実施形態に係る半導体装置の製造工程のうち埋め込みコレクタ層及び埋め込みウェル層を形成する工程を示す断面図である。
【図２】 本発明の実施形態に係る半導体装置の製造工程のうちＮ型エピタキシャル層，ＬＯＣＯＳ膜などを形成する工程を示す断面図である。
【図３】 本発明の実施形態に係る半導体装置の製造工程のうちベース引き出し電極，ゲート電極，外部ベース層，活性ベース層，側面酸化膜などを形成する工程を示す断面図である。
【図４】 本発明の実施形態に係る半導体装置の製造工程のうち基板全面上にシリコン窒化膜，第２の多結晶シリコン膜などを形成する工程を示す断面図である。
【図５】 本発明の実施形態に係る半導体装置の製造工程のうちエミッタ引き出し開口部，コレクタ引き出し開口部を形成する工程を示す断面図である。
【図６】 本発明の実施形態に係る半導体装置の製造工程のうちエミッタ引き出し電極，コレクタ引き出し電極，多結晶シリコン抵抗体，Ｌ字型シリコン窒化膜などを形成する工程を示す断面図である。
【図７】 本発明の実施形態に係る半導体装置の製造工程のうちＭＯＳトランジスタのＬＤＤ層形成のためのイオン注入などを行なう工程を示す断面図である。
【図８】 本発明の実施形態に係る半導体装置の製造工程のうちＭＯＳトランジスタのソース・ドレイン層形成のためのイオン注入などを行なう工程を示す断面図である。
【図９】 従来の半導体装置の断面図である。
【図１０】 従来の半導体装置の製造工程のうちＬＤＤ層形成のためのイオン注入を行なう工程のみを抜き出して示す断面図である。
【符号の説明】
１ 抵抗素子
２ ＮＰＮバイポーラトランジスタ
３ ＰチャネルＭＯＳトランジスタ
４ ＮチャネルＭＯＳトランジスタ
１０ Ｐ型Ｓｉ基板
１１ Ｎ型エピタキシャル層
１２Ａ 埋め込みコレクタ層
１２Ｂ Ｎ型埋め込みウェル層
１３Ａ Ｎ型コレクタ層
１３Ｂ Ｎ型ウェル層
１４Ａ 素子分離層
１４Ｂ Ｐ型ウェル層
１５ ＬＯＣＯＳ膜
１６Ａ 絶縁膜
１６Ｃ 第１のゲート絶縁膜
１６Ｄ 第２のゲート絶縁膜
１７ エミッタ・ベース形成領域
１８Ａ ベース引き出し電極
１８Ｃ ゲート電極
１８Ｄ ゲート電極
１９Ａ，１９Ｃ，１９Ｄ 電極上絶縁膜
２０Ａ〜２０Ｄ 側面酸化膜
２１ 外部ベース層
２２ 活性ベース層
２３Ａ シリコン窒化膜
２４ 多結晶シリコン膜
２４Ａ〜２４Ｄ 導体側壁
２５ エミッタ引き出し開口部
２６ コレクタ引き出し開口部
２７ エミッタ層
２８ コレクタコンタクト層
２９ エミッタ引き出し電極
３０ コレクタ引き出し電極
３１ 多結晶シリコン抵抗体
３２Ａ〜３２Ｅ Ｌ字型シリコン窒化膜
３３Ａ，３３Ｂ，３３Ｅ 酸化膜
３４Ｃ，３４Ｄ 酸化膜
３５ ＬＤＤ層
３６ ＬＤＤ層
３７Ａ〜３７Ｄ 絶縁体側壁
３８ ソース・ドレイン層
３９ ソース・ドレイン層
Claims (4)
- 半導体基板上に、バイポーラトランジスタ形成用の第１の領域とＭＩＳトランジスタ形成用の第２の領域とを囲む素子分離膜を形成した後、上記第１及び第２の領域の上にゲート絶縁膜を形成する第１の工程と、
上記第１の領域の上記ゲート絶縁膜を除去した後、基板の全面上に第１の導体膜及び第１の絶縁膜を順次堆積する第２の工程と、
上記第１の絶縁膜及び第１の導体膜をパターニングして、エミッタ形成領域を開口したバイポーラトランジスタのベース引き出し電極及び電極上絶縁膜と、ＭＩＳトランジスタのゲート電極及び電極上絶縁膜とを形成する第３の工程と、
上記ベース引き出し電極及びゲート電極の各側面と上記エミッタ形成領域とに第２の絶縁膜を形成した後、基板の全面上に第３の絶縁膜及び第２の導体膜を順次堆積する第４の工程と、
上記第２の導体膜をエッチバックして、上記ベース引き出し電極及びゲート電極の各側面に上記第２及び第３の絶縁膜を挟んで残る上記第２の導体膜からなる導体膜側壁を形成する第５の工程と、
上記エミッタ形成領域に開口を有するレジスト膜及び上記導体膜側壁をマスクとして、上記開口内の上記第３の絶縁膜及び上記第２の絶縁膜を除去して、エミッタ引き出し用開口部を自己整合的に形成する第６の工程と、
上記レジスト膜を除去した後で基板の全面に第３の導体膜を堆積した後、該第３の導体膜を選択的にエッチングして上記エミッタ引き出し用開口部にエミッタ引き出し電極を形成した後、該エッチングを連続して行い、上記ベース引き出し電極及びゲート電極側面の導体膜側壁並びに該導体膜側壁で覆われていない領域の上記第３の絶縁膜を除去する第７の工程と、
上記エミッタ引き出し電極の表面及び上記第２の領域における半導体基板の表面の上に第４の絶縁膜を形成する第８の工程と、
上記第８の工程の後に、上記ベース引き出し電極及びゲート電極側面の導体膜側壁が除去された後に残る上記第３の絶縁膜をエッチングにより除去する第９の工程と、
上記第９の工程の後に、上記ゲート電極及びその側面の第２の絶縁膜をマスクとする不純物イオンの注入により上記ＭＩＳトランジスタのＬＤＤ層を形成した後、上記ゲート電極の側面に絶縁体側壁を形成し、上記ゲート電極及び絶縁体側壁をマスクとする不純物イオンの注入により、上記ＬＤＤ層の外側に上記ＭＩＳトランジスタのソース・ドレイン層を形成する第１０の工程と
を備えていることを特徴とする半導体装置の製造方法。 - 請求項１記載の半導体装置の製造方法において、
上記第７の工程では、上記第３の導体膜を選択的にエッチングすることにより、上記エミッタ引き出し電極を形成すると共に、上記素子分離膜の上に該第３の導体膜からなる抵抗体を形成することを特徴とする半導体装置の製造方法。 - 請求項２記載の半導体装置の製造方法において、
上記第８の工程では、上記エミッタ引き出し電極の表面及び上記第２の領域における半導体基板の表面と共に上記素子分離膜上の抵抗体の表面に上記第４の絶縁膜を形成することを特徴とする半導体装置の製造方法。 - 請求項１〜３のうちいずれか１つに記載の半導体装置の製造方法において、
上記第６の工程の後に、上記第３の導体膜をエッチングする前に、上記第３の導体膜表面に第５の絶縁膜を形成した状態で、熱処理によって上記第３の導体膜中の不純物を活性化する工程をさらに備えていることを特徴とする半導体装置の製造方法。
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