JP2000040758A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JP2000040758A JP2000040758A JP10208898A JP20889898A JP2000040758A JP 2000040758 A JP2000040758 A JP 2000040758A JP 10208898 A JP10208898 A JP 10208898A JP 20889898 A JP20889898 A JP 20889898A JP 2000040758 A JP2000040758 A JP 2000040758A
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Abstract
(57)【要約】
【課題】 Ｂｉ−ＣＭＯＳデバイスにおけるＭＯＳトラ
ンジスタの特性のばらつきを抑制できる半導体装置の製
造方法を提供する。 【解決手段】 Ｓｉ基板１０の上に、抵抗素子１，ＮＰ
Ｎバイポーラトランジスタ２，ＰチャネルＭＯＳトラン
ジスタ３，ＮチャネルＭＯＳトランジスタ４の各要素を
形成する。ベース引き出し電極１８Ａとエミッタ引き出
し電極２９とを互いに自己整合的に形成した後、各電極
１８Ａ，２９からの不純物の拡散により、外部ベース層
２１とエミッタ層２７とを自己整合的に形成する。各Ｍ
ＯＳトランジスタ３，４のＬＤＤ層３５，３６形成のた
めのイオン注入は、エミッタ・ベース形成領域１７のＬ
字型シリコン窒化膜３２Ａのみ残し、ゲート電極１８
Ｃ，１８Ｄ側方のＬ字型シリコン窒化膜を除去した状態
で行なう。一般的なＣＭＯＳデバイスの製造プロセスと
同等のＭＯＳトランジスタの特性が得られる。
ンジスタの特性のばらつきを抑制できる半導体装置の製
造方法を提供する。 【解決手段】 Ｓｉ基板１０の上に、抵抗素子１，ＮＰ
Ｎバイポーラトランジスタ２，ＰチャネルＭＯＳトラン
ジスタ３，ＮチャネルＭＯＳトランジスタ４の各要素を
形成する。ベース引き出し電極１８Ａとエミッタ引き出
し電極２９とを互いに自己整合的に形成した後、各電極
１８Ａ，２９からの不純物の拡散により、外部ベース層
２１とエミッタ層２７とを自己整合的に形成する。各Ｍ
ＯＳトランジスタ３，４のＬＤＤ層３５，３６形成のた
めのイオン注入は、エミッタ・ベース形成領域１７のＬ
字型シリコン窒化膜３２Ａのみ残し、ゲート電極１８
Ｃ，１８Ｄ側方のＬ字型シリコン窒化膜を除去した状態
で行なう。一般的なＣＭＯＳデバイスの製造プロセスと
同等のＭＯＳトランジスタの特性が得られる。
Description
【０００１】
【発明の属する技術分野】本発明は、共通の半導体基板
上に自己整合型のバイポーラトランジスタ及びＣＭＯＳ
トランジスタを設けてなるＢｉ−ＣＭＯＳデバイスとし
ての半導体装置の製造方法に関するものである。
上に自己整合型のバイポーラトランジスタ及びＣＭＯＳ
トランジスタを設けてなるＢｉ−ＣＭＯＳデバイスとし
ての半導体装置の製造方法に関するものである。
【０００２】
【従来の技術】近年、携帯電話等の移動体通信機器の著
しい進歩に伴い、半導体集積回路において高周波回路と
高集積ロジック回路とを集積化することが必要となって
きている。従って、高速ＥＣＬ回路やアナログ回路など
に適した自己整合型の超高速バイポーラトランジスタ
と、高精度の抵抗を有する抵抗素子と、高集積化かつ低
消費電力化されたＣＭＯＳロジック回路とを、共通の半
導体基板上に設けるためのＢｉ−ＣＭＯＳデバイスの製
造技術が強く要望されている。この自己整合型バイポー
ラトランジスタとは、エミッタ層と外部ベース層とが互
いに自己整合的に形成されたものをいう。
しい進歩に伴い、半導体集積回路において高周波回路と
高集積ロジック回路とを集積化することが必要となって
きている。従って、高速ＥＣＬ回路やアナログ回路など
に適した自己整合型の超高速バイポーラトランジスタ
と、高精度の抵抗を有する抵抗素子と、高集積化かつ低
消費電力化されたＣＭＯＳロジック回路とを、共通の半
導体基板上に設けるためのＢｉ−ＣＭＯＳデバイスの製
造技術が強く要望されている。この自己整合型バイポー
ラトランジスタとは、エミッタ層と外部ベース層とが互
いに自己整合的に形成されたものをいう。
【０００３】以下、特願平７−２６６９７２号公報に開
示されている，バイポーラトランジスタとＣＭＯＳトラ
ンジスタとを共通の半導体基板上に設けた２層多結晶シ
リコン自己整合型のＢｉ−ＣＭＯＳデバイスの製造方法
について、図面を参照しながら説明する。この技術は、
２層のポリシリコン膜のパターニングによって自己整合
的に形成されたベース引き出し電極とエミッタ引き出し
部とを利用してエミッタ層と外部ベース層とを互いに自
己整合的に形成する技術を、Ｂｉ−ＣＭＯＳデバイスの
製造に応用したものである。
示されている，バイポーラトランジスタとＣＭＯＳトラ
ンジスタとを共通の半導体基板上に設けた２層多結晶シ
リコン自己整合型のＢｉ−ＣＭＯＳデバイスの製造方法
について、図面を参照しながら説明する。この技術は、
２層のポリシリコン膜のパターニングによって自己整合
的に形成されたベース引き出し電極とエミッタ引き出し
部とを利用してエミッタ層と外部ベース層とを互いに自
己整合的に形成する技術を、Ｂｉ−ＣＭＯＳデバイスの
製造に応用したものである。
【０００４】図９は、従来の半導体装置の断面図であ
る。同図に示すように、シリコンよりなるＰ型Ｓｉ基板
５５の上には、多結晶シリコンからなる抵抗素子５１
と、ＮＰＮバイポーラトランジスタ５２と、Ｐチャネル
ＭＯＳトランジスタ５３と、ＮチャネルＭＯＳトランジ
スタ５４とが設けられている。すなわち、この半導体装
置は、抵抗素子を含みバイポーラトランジスタとＣＭＯ
Ｓデバイスとを共通の基板上に集積してなるＢｉ−ＣＭ
ＯＳデバイスである。
る。同図に示すように、シリコンよりなるＰ型Ｓｉ基板
５５の上には、多結晶シリコンからなる抵抗素子５１
と、ＮＰＮバイポーラトランジスタ５２と、Ｐチャネル
ＭＯＳトランジスタ５３と、ＮチャネルＭＯＳトランジ
スタ５４とが設けられている。すなわち、この半導体装
置は、抵抗素子を含みバイポーラトランジスタとＣＭＯ
Ｓデバイスとを共通の基板上に集積してなるＢｉ−ＣＭ
ＯＳデバイスである。
【０００５】Ｐ型Ｓｉ基板５５上には、Ｎ型半導体から
なるエピタキシャル層９０が形成されており、Ｐ型半導
体基板５５とエピタキシャル層９０とに跨る領域には、
イオン注入及び熱処理によって形成された埋め込みコレ
クタ層５６Ａと、イオン注入によって形成されたＮ型埋
め込みウェル層５６Ｂとが設けられている。さらに、エ
ピタキシャル層９０において、埋め込みコレクタ層５６
Ａ，埋め込みウェル層５６Ｂの上方には、Ｎ型コレクタ
層５７ＡとＮ型ウェル層５７Ｂとが設けられ、これらの
領域によって挟まれる部位には、イオン注入及び熱処理
により形成された第１のＰ型ウェル層５８と、イオン注
入及び熱処理により形成された第２のＰ型ウェル層５９
とが設けられている。そして、エピタキシャル層９０
は、ＬＯＣＯＳ膜６０によって、ＮＰＮバイポーラトラ
ンジスタ５２、ＰチャネルＭＯＳトランジスタ５３、Ｎ
チャネルＭＯＳトランジスタ５４、及び多結晶シリコン
抵抗素子５１の各素子を形成するための領域に区画され
ている。
なるエピタキシャル層９０が形成されており、Ｐ型半導
体基板５５とエピタキシャル層９０とに跨る領域には、
イオン注入及び熱処理によって形成された埋め込みコレ
クタ層５６Ａと、イオン注入によって形成されたＮ型埋
め込みウェル層５６Ｂとが設けられている。さらに、エ
ピタキシャル層９０において、埋め込みコレクタ層５６
Ａ，埋め込みウェル層５６Ｂの上方には、Ｎ型コレクタ
層５７ＡとＮ型ウェル層５７Ｂとが設けられ、これらの
領域によって挟まれる部位には、イオン注入及び熱処理
により形成された第１のＰ型ウェル層５８と、イオン注
入及び熱処理により形成された第２のＰ型ウェル層５９
とが設けられている。そして、エピタキシャル層９０
は、ＬＯＣＯＳ膜６０によって、ＮＰＮバイポーラトラ
ンジスタ５２、ＰチャネルＭＯＳトランジスタ５３、Ｎ
チャネルＭＯＳトランジスタ５４、及び多結晶シリコン
抵抗素子５１の各素子を形成するための領域に区画され
ている。
【０００６】ＮＰＮバイポーラトランジスタ５２は、自
己整合的に形成されたエミッタ・ベース領域６２におい
て、Ｐ型不純物が導入された多結晶シリコンにより形成
されたベース引き出し電極６３Ａと、ＴＥＯＳ膜等によ
りベース引き出し電極６３Ａの上に形成された上面絶縁
膜６４Ａと、ベース引き出し電極６３Ａの側部に熱酸化
処理によって形成された側面酸化膜６５Ａと、ベース引
き出し電極６３Ａの側面に減圧ＣＶＤ法により堆積され
たシリコン窒化膜６６Ａと、減圧ＣＶＤ法により堆積さ
れた多結晶シリコン膜を異方性エッチングして形成され
た導体側壁６７Ａとを備えている。さらに、ベース引き
出し電極６３Ａの側面の導体側壁６７Ａに対して自己整
合的に形成されたエミッタ引き出し開口部６８には、Ｎ
型不純物が導入された多結晶シリコンよりなるエミッタ
引き出し電極６９が形成されている。
己整合的に形成されたエミッタ・ベース領域６２におい
て、Ｐ型不純物が導入された多結晶シリコンにより形成
されたベース引き出し電極６３Ａと、ＴＥＯＳ膜等によ
りベース引き出し電極６３Ａの上に形成された上面絶縁
膜６４Ａと、ベース引き出し電極６３Ａの側部に熱酸化
処理によって形成された側面酸化膜６５Ａと、ベース引
き出し電極６３Ａの側面に減圧ＣＶＤ法により堆積され
たシリコン窒化膜６６Ａと、減圧ＣＶＤ法により堆積さ
れた多結晶シリコン膜を異方性エッチングして形成され
た導体側壁６７Ａとを備えている。さらに、ベース引き
出し電極６３Ａの側面の導体側壁６７Ａに対して自己整
合的に形成されたエミッタ引き出し開口部６８には、Ｎ
型不純物が導入された多結晶シリコンよりなるエミッタ
引き出し電極６９が形成されている。
【０００７】そして、コレクタ層５７Ａの上には、ベー
ス引き出し電極６３Ａ中の不純物を熱処理により拡散さ
せてなる外部ベース層７２と、外部ベース層７２によっ
て挟まれる領域にイオン注入及び熱処理により形成され
た活性ベース層７３と、エミッタ引き出し電極６９中の
不純物を熱処理により拡散させてなるエミッタ層７４と
を備えている。上記ベース引き出し電極６３Ａとエミッ
タ引き出し電極６９とは、互いに自己整合的に形成され
ているので、ベース引き出し電極６３Ａ，エミッタ引き
出し電極６９の不純物の拡散により形成された外部ベー
ス層７２，エミッタ層７４は互いに自己整合的に形成さ
れることになる。
ス引き出し電極６３Ａ中の不純物を熱処理により拡散さ
せてなる外部ベース層７２と、外部ベース層７２によっ
て挟まれる領域にイオン注入及び熱処理により形成され
た活性ベース層７３と、エミッタ引き出し電極６９中の
不純物を熱処理により拡散させてなるエミッタ層７４と
を備えている。上記ベース引き出し電極６３Ａとエミッ
タ引き出し電極６９とは、互いに自己整合的に形成され
ているので、ベース引き出し電極６３Ａ，エミッタ引き
出し電極６９の不純物の拡散により形成された外部ベー
ス層７２，エミッタ層７４は互いに自己整合的に形成さ
れることになる。
【０００８】なお、７０はＮ型不純物が導入された多結
晶シリコンよりなるコレクタ引き出し電極、７１Ａは減
圧ＣＶＤ法により堆積されたＴＥＯＳ膜により各引き出
し電極の側面に形成された酸化膜側壁、７５は熱処理に
より形成されたコレクタコンタクト層である。
晶シリコンよりなるコレクタ引き出し電極、７１Ａは減
圧ＣＶＤ法により堆積されたＴＥＯＳ膜により各引き出
し電極の側面に形成された酸化膜側壁、７５は熱処理に
より形成されたコレクタコンタクト層である。
【０００９】一方、Ｐチャネル及びＮチャネルＭＯＳト
ランジスタ５３，５４は、エピタキシャル層９０の熱酸
化処理によって形成されたゲート絶縁膜８０Ａ，８８Ｂ
と、Ｎ型不純物が導入された多結晶シリコンよりなるゲ
ート電極６３Ｂ，６３Ｃと、ＴＥＯＳ膜等よりなるゲー
ト上絶縁膜６４Ｂ，６４Ｃと、各ゲート電極６３Ｂ，６
３Ｃの熱酸化処理により形成された側面酸化膜６５Ｂ，
６５Ｃと、各ゲート電極６３Ｂ，６３Ｃの側面に形成さ
れたシリコン窒化膜６６Ｂ，６６Ｃ及び酸化膜側壁７１
Ｂ，７１Ｃと、各シリコン窒化膜６６Ｂ，６６Ｃを通し
たイオン注入により形成されたＬＤＤ層８１Ａ，８１Ｂ
と、ゲート電極６３Ｂ，６３Ｃ及び酸化膜側壁７１Ｂ，
７１Ｃをマスクとするイオン注入により自己整合的に形
成されたソース・ドレイン層８２Ａ，８２Ｂとを備えて
いる。
ランジスタ５３，５４は、エピタキシャル層９０の熱酸
化処理によって形成されたゲート絶縁膜８０Ａ，８８Ｂ
と、Ｎ型不純物が導入された多結晶シリコンよりなるゲ
ート電極６３Ｂ，６３Ｃと、ＴＥＯＳ膜等よりなるゲー
ト上絶縁膜６４Ｂ，６４Ｃと、各ゲート電極６３Ｂ，６
３Ｃの熱酸化処理により形成された側面酸化膜６５Ｂ，
６５Ｃと、各ゲート電極６３Ｂ，６３Ｃの側面に形成さ
れたシリコン窒化膜６６Ｂ，６６Ｃ及び酸化膜側壁７１
Ｂ，７１Ｃと、各シリコン窒化膜６６Ｂ，６６Ｃを通し
たイオン注入により形成されたＬＤＤ層８１Ａ，８１Ｂ
と、ゲート電極６３Ｂ，６３Ｃ及び酸化膜側壁７１Ｂ，
７１Ｃをマスクとするイオン注入により自己整合的に形
成されたソース・ドレイン層８２Ａ，８２Ｂとを備えて
いる。
【００１０】また、抵抗素子５１は、下敷き膜となるシ
リコン窒化膜６６Ｄと、Ｎ型不純物が導入された多結晶
シリコンよりなる抵抗体８３と、ＴＥＯＳ膜等よりなる
酸化膜側壁７３Ｄとをそれぞれ備えている。
リコン窒化膜６６Ｄと、Ｎ型不純物が導入された多結晶
シリコンよりなる抵抗体８３と、ＴＥＯＳ膜等よりなる
酸化膜側壁７３Ｄとをそれぞれ備えている。
【００１１】以上の構成により、バイポーラトランジス
タの高周波動作特性に重要な要因である外部ベース層７
６とエミッタ層７８の間隔と、ＭＯＳトランジスタの耐
ホットキャリア性、飽和ドレイン電流値に重要な要因で
ある，ゲート電極６３Ｂ，６３Ｃとソース・ドレイン層
８２Ａとの間隔を独立して調整できるので、バイポーラ
トランジスタおよびＭＯＳトランジスタ双方の動作特性
を最適化することができる。
タの高周波動作特性に重要な要因である外部ベース層７
６とエミッタ層７８の間隔と、ＭＯＳトランジスタの耐
ホットキャリア性、飽和ドレイン電流値に重要な要因で
ある，ゲート電極６３Ｂ，６３Ｃとソース・ドレイン層
８２Ａとの間隔を独立して調整できるので、バイポーラ
トランジスタおよびＭＯＳトランジスタ双方の動作特性
を最適化することができる。
【００１２】
【発明が解決しようとする課題】しかしながら、上記Ｂ
ｉ−ＣＭＯＳデバイスの製造方法によって形成されたＭ
ＯＳトランジスタにおいて、動作特性に大きなばらつき
が発生するという問題があった。そこで、その原因を調
べた結果、各ロット間において、ＬＤＤ層の不純物プロ
ファイルにばらつきがあることによるものと思われた。
すなわち、ＭＯＳトランジスタのＬＤＤ層は、ドレイン
近傍の不純物分布を最適化し電界集中を緩和する働きを
するため、その不純物プロファイルの制御が重要である
が、上記従来の製造工程では、ＬＤＤ層の不純物プロフ
ァイルが正確に所望の状態に制御されていないためと思
われた。
ｉ−ＣＭＯＳデバイスの製造方法によって形成されたＭ
ＯＳトランジスタにおいて、動作特性に大きなばらつき
が発生するという問題があった。そこで、その原因を調
べた結果、各ロット間において、ＬＤＤ層の不純物プロ
ファイルにばらつきがあることによるものと思われた。
すなわち、ＭＯＳトランジスタのＬＤＤ層は、ドレイン
近傍の不純物分布を最適化し電界集中を緩和する働きを
するため、その不純物プロファイルの制御が重要である
が、上記従来の製造工程では、ＬＤＤ層の不純物プロフ
ァイルが正確に所望の状態に制御されていないためと思
われた。
【００１３】図１０は、上記ＬＤＤ層８１Ａ，８１Ｂを
形成する工程を示す断面図である。同図に示すように、
バイポーラトランジスタ５３のエミッタ引き出し電極６
９及びコレクタ引き出し電極７０と、抵抗素子５１の抵
抗体８３とをパターニングした状態で、ＰチャネルＭＯ
Ｓトランジスタ５３において、ゲート電極６３Ｂや側面
酸化膜６５Ｂをマスクとして、シリコン窒化膜６６Ｂを
通したボロンイオン（Ｂ+ ）の注入を行なってＬＤＤ層
８１Ａを形成する。また、ＮチャネルＭＯＳトランジス
タ５４において、ゲート電極６３Ｃや側面酸化膜６５Ｃ
をマスクとして、シリコン窒化膜６６Ｃを通したヒ素イ
オン（Ａｓ+ ）の注入を行なってＬＤＤ層８１Ｂを形成
する。ただし、ＰチャネルＭＯＳトランジスタ側とＮチ
ャネルＭＯＳトランジスタ側とでは、レジストマスクを
代えてイオン注入を行なう。
形成する工程を示す断面図である。同図に示すように、
バイポーラトランジスタ５３のエミッタ引き出し電極６
９及びコレクタ引き出し電極７０と、抵抗素子５１の抵
抗体８３とをパターニングした状態で、ＰチャネルＭＯ
Ｓトランジスタ５３において、ゲート電極６３Ｂや側面
酸化膜６５Ｂをマスクとして、シリコン窒化膜６６Ｂを
通したボロンイオン（Ｂ+ ）の注入を行なってＬＤＤ層
８１Ａを形成する。また、ＮチャネルＭＯＳトランジス
タ５４において、ゲート電極６３Ｃや側面酸化膜６５Ｃ
をマスクとして、シリコン窒化膜６６Ｃを通したヒ素イ
オン（Ａｓ+ ）の注入を行なってＬＤＤ層８１Ｂを形成
する。ただし、ＰチャネルＭＯＳトランジスタ側とＮチ
ャネルＭＯＳトランジスタ側とでは、レジストマスクを
代えてイオン注入を行なう。
【００１４】このように、上記従来のＢｉ−ＣＭＯＳデ
バイスの製造工程においては、ＬＤＤ層８１Ａ，８１Ｂ
を形成するためのイオン注入をシリコン窒化膜６６Ｂ，
６６Ｃを通して行うために、加速エネルギーや注入ドー
ズ量を、一般的なＣＭＯＳプロセスで採用されているＬ
ＤＤ層形成時のイオン注入条件よりも、増加させてい
る。しかし、このようなイオン注入では、飛程ばらつき
が大きくなることと、ゲート電極形状のばらつきの影響
を受けやすくなることとにより、ＬＤＤ層の不純物プロ
ファイルが所望の状態から外れて、ＭＯＳトランジスタ
の動作特性に大きなばらつきが発生してしまう。
バイスの製造工程においては、ＬＤＤ層８１Ａ，８１Ｂ
を形成するためのイオン注入をシリコン窒化膜６６Ｂ，
６６Ｃを通して行うために、加速エネルギーや注入ドー
ズ量を、一般的なＣＭＯＳプロセスで採用されているＬ
ＤＤ層形成時のイオン注入条件よりも、増加させてい
る。しかし、このようなイオン注入では、飛程ばらつき
が大きくなることと、ゲート電極形状のばらつきの影響
を受けやすくなることとにより、ＬＤＤ層の不純物プロ
ファイルが所望の状態から外れて、ＭＯＳトランジスタ
の動作特性に大きなばらつきが発生してしまう。
【００１５】この問題は、ゲート長がサブミクロンレベ
ル以下にまで微細化されたトランジスタでより顕著とな
ってくる。
ル以下にまで微細化されたトランジスタでより顕著とな
ってくる。
【００１６】一方、図１０に示す状態で、シリコン窒化
膜６６Ｂ，６６Ｃをエッチングにより除去しようとする
と、バイポーラトランジスタのエミッタ引き出し電極６
９やコレクタ引き出し電極７０、ＭＯＳトランジスタの
活性領域の表面、多結晶シリコン抵抗素子の抵抗体６６
Ｄ表面もエッチングされ、これら各素子の特性がばらつ
くという別の問題が発生するおそれがあった。
膜６６Ｂ，６６Ｃをエッチングにより除去しようとする
と、バイポーラトランジスタのエミッタ引き出し電極６
９やコレクタ引き出し電極７０、ＭＯＳトランジスタの
活性領域の表面、多結晶シリコン抵抗素子の抵抗体６６
Ｄ表面もエッチングされ、これら各素子の特性がばらつ
くという別の問題が発生するおそれがあった。
【００１７】本発明は上記問題に鑑みてなされたもので
あり、その目的は、ＭＯＳトランジスタの拡散層のプロ
ファイルを所望の状態に制御する手段を講ずることによ
り、単独のＣＭＯＳプロセスで形成されたものと同じ高
性能の動作特性を持つＭＯＳトランジスタをバイポーラ
トランジスタと共に共通の基板上に設けた半導体装置の
製造方法を提供することにある。
あり、その目的は、ＭＯＳトランジスタの拡散層のプロ
ファイルを所望の状態に制御する手段を講ずることによ
り、単独のＣＭＯＳプロセスで形成されたものと同じ高
性能の動作特性を持つＭＯＳトランジスタをバイポーラ
トランジスタと共に共通の基板上に設けた半導体装置の
製造方法を提供することにある。
【００１８】
【課題を解決するための手段】上記目的を達成するため
に、本発明の半導体装置の製造方法は、半導体基板上
に、バイポーラトランジスタ形成用の第１の領域とＭＩ
Ｓトランジスタ形成用の第２の領域とを囲む素子分離膜
を形成した後、上記第１及び第２の領域の上にゲート絶
縁膜を形成する第１の工程と、上記第１の領域の上記ゲ
ート絶縁膜を除去した後、基板の全面上に第１の導体膜
及び第１の絶縁膜を順次堆積する第２の工程と、上記第
１の絶縁膜及び第１の導体膜をパターニングして、エミ
ッタ形成領域を開口したバイポーラトランジスタのベー
ス引き出し電極及び電極上絶縁膜と、ＭＩＳトランジス
タのゲート電極及び電極上絶縁膜とを形成する第３の工
程と、上記ベース引き出し電極及びゲート電極の各側面
と上記エミッタ形成領域とに第２の絶縁膜を形成した
後、基板の全面上に第３の絶縁膜及び第２の導体膜を順
次堆積する第４の工程と、上記第２の導体膜をエッチバ
ックして、上記ベース引き出し電極及びゲート電極の各
側面に第２の導体膜を残して導体膜側壁を形成する第５
の工程と、上記導体膜側壁をマスクとして、上記エミッ
タ形成用開口内の上記第３の絶縁膜及び上記第２の絶縁
膜を除去して、エミッタ引き出し用開口部を自己整合的
に形成する第６の工程と、基板の全面に第３の導体膜を
堆積した後、該第３の導体膜と上記第３の絶縁膜とを選
択的に除去して上記エミッタ引出し用開口部にエミッタ
引き出し電極を形成した後、上記ゲート電極側面の導体
膜側壁を除去する第７の工程と、上記ゲート電極側面の
導体膜側壁が除去された後に残る上記第３の絶縁膜をエ
ッチングにより除去する第８の工程と、上記ゲート電極
の側面に残る上記第２の絶縁膜に自己整合するように、
上記ＭＩＳトランジスタのソース・ドレイン層を形成す
る第９の工程とを備えている。
に、本発明の半導体装置の製造方法は、半導体基板上
に、バイポーラトランジスタ形成用の第１の領域とＭＩ
Ｓトランジスタ形成用の第２の領域とを囲む素子分離膜
を形成した後、上記第１及び第２の領域の上にゲート絶
縁膜を形成する第１の工程と、上記第１の領域の上記ゲ
ート絶縁膜を除去した後、基板の全面上に第１の導体膜
及び第１の絶縁膜を順次堆積する第２の工程と、上記第
１の絶縁膜及び第１の導体膜をパターニングして、エミ
ッタ形成領域を開口したバイポーラトランジスタのベー
ス引き出し電極及び電極上絶縁膜と、ＭＩＳトランジス
タのゲート電極及び電極上絶縁膜とを形成する第３の工
程と、上記ベース引き出し電極及びゲート電極の各側面
と上記エミッタ形成領域とに第２の絶縁膜を形成した
後、基板の全面上に第３の絶縁膜及び第２の導体膜を順
次堆積する第４の工程と、上記第２の導体膜をエッチバ
ックして、上記ベース引き出し電極及びゲート電極の各
側面に第２の導体膜を残して導体膜側壁を形成する第５
の工程と、上記導体膜側壁をマスクとして、上記エミッ
タ形成用開口内の上記第３の絶縁膜及び上記第２の絶縁
膜を除去して、エミッタ引き出し用開口部を自己整合的
に形成する第６の工程と、基板の全面に第３の導体膜を
堆積した後、該第３の導体膜と上記第３の絶縁膜とを選
択的に除去して上記エミッタ引出し用開口部にエミッタ
引き出し電極を形成した後、上記ゲート電極側面の導体
膜側壁を除去する第７の工程と、上記ゲート電極側面の
導体膜側壁が除去された後に残る上記第３の絶縁膜をエ
ッチングにより除去する第８の工程と、上記ゲート電極
の側面に残る上記第２の絶縁膜に自己整合するように、
上記ＭＩＳトランジスタのソース・ドレイン層を形成す
る第９の工程とを備えている。
【００１９】この方法により、第９の工程では、ゲート
電極の側面の第３の絶縁膜が除去された状態で、ソース
・ドレイン層が形成される。ＭＩＳトランジスタの特性
を定めるソース・ドレイン層を、一般的なＭＯＳデバイ
スのプロセスを用いて形成できる。したがって、従来の
半導体装置の製造工程におけるような，ゲート電極の側
面の第３の絶縁膜を通したイオン注入の飛程ばらつきに
起因するＭＩＳトランジスタの特性のばらつきが抑制さ
れる。すなわち、高性能の動作特性を持つＭＯＳトラン
ジスタを超高速バイポーラトランジスタとともに共通の
半導体基板上に形成できる。
電極の側面の第３の絶縁膜が除去された状態で、ソース
・ドレイン層が形成される。ＭＩＳトランジスタの特性
を定めるソース・ドレイン層を、一般的なＭＯＳデバイ
スのプロセスを用いて形成できる。したがって、従来の
半導体装置の製造工程におけるような，ゲート電極の側
面の第３の絶縁膜を通したイオン注入の飛程ばらつきに
起因するＭＩＳトランジスタの特性のばらつきが抑制さ
れる。すなわち、高性能の動作特性を持つＭＯＳトラン
ジスタを超高速バイポーラトランジスタとともに共通の
半導体基板上に形成できる。
【００２０】上記半導体装置の製造方法において、上記
第７の工程と第８の工程との間に、上記エミッタ引出し
電極の表面及び上記第２の領域における半導体基板の表
面の上に第４の絶縁膜を形成する第９の工程をさらに備
えることにより、第８の工程で第３の絶縁膜を除去する
際にも、バイポーラトランジスタのエミッタ引き出し電
極などの表面の荒れに起因する特性の劣化を防止するこ
とができる。
第７の工程と第８の工程との間に、上記エミッタ引出し
電極の表面及び上記第２の領域における半導体基板の表
面の上に第４の絶縁膜を形成する第９の工程をさらに備
えることにより、第８の工程で第３の絶縁膜を除去する
際にも、バイポーラトランジスタのエミッタ引き出し電
極などの表面の荒れに起因する特性の劣化を防止するこ
とができる。
【００２１】上記半導体装置の製造方法において、上記
第７の工程では、上記第３の導体膜を選択的にエッチン
グして上記素子分離膜の上に抵抗体を形成することによ
り、バイポーラトランジスタ，ＭＩＳトランジスタとと
もに、抵抗素子を共通の基板上に形成することができ
る。
第７の工程では、上記第３の導体膜を選択的にエッチン
グして上記素子分離膜の上に抵抗体を形成することによ
り、バイポーラトランジスタ，ＭＩＳトランジスタとと
もに、抵抗素子を共通の基板上に形成することができ
る。
【００２２】その場合、上記第７の工程と第８の工程と
の間に、上記エミッタ引出し電極の表面，上記第２の領
域における半導体基板の表面及び上記素子分離膜上の抵
抗体の上に第４の絶縁膜を形成する第９の工程をさらに
備えることにより、高性能なＭＩＳトランジスタ及び超
高速バイポーラトランジスタと、高精度な抵抗素子とを
共通の半導体基板上に形成することができる。
の間に、上記エミッタ引出し電極の表面，上記第２の領
域における半導体基板の表面及び上記素子分離膜上の抵
抗体の上に第４の絶縁膜を形成する第９の工程をさらに
備えることにより、高性能なＭＩＳトランジスタ及び超
高速バイポーラトランジスタと、高精度な抵抗素子とを
共通の半導体基板上に形成することができる。
【００２３】上記半導体装置の製造方法において、上記
第６の工程の後に、上記第３の導体膜をエッチングする
前に、上記第３の導体膜表面に第５の絶縁膜を形成した
状態で、熱処理によって上記第３の導体膜中の不純物を
活性化する工程をさらに備えることにより、第５の絶縁
膜によって第３の導体膜中の不純物イオンが活性化熱処
理で大気中に放出されるのを防ぐことができ、より高精
度な特性を持つバイポーラトランジスタとＭＩＳトラン
ジスタとを共通の半導体基板上に形成することができ
る。
第６の工程の後に、上記第３の導体膜をエッチングする
前に、上記第３の導体膜表面に第５の絶縁膜を形成した
状態で、熱処理によって上記第３の導体膜中の不純物を
活性化する工程をさらに備えることにより、第５の絶縁
膜によって第３の導体膜中の不純物イオンが活性化熱処
理で大気中に放出されるのを防ぐことができ、より高精
度な特性を持つバイポーラトランジスタとＭＩＳトラン
ジスタとを共通の半導体基板上に形成することができ
る。
【００２４】上記半導体装置の製造方法において、上記
第９の工程では、上記ゲート電極及びその側面の第２の
絶縁膜をマスクとする不純物イオンの注入によりＬＤＤ
層を形成した後、上記ゲート電極の側面に絶縁体側壁を
形成し、ゲート電極及び絶縁体側壁をマスクとする不純
物イオンの注入によって上記ＬＤＤ層の外側にソース・
ドレイン層を形成することにより、短チャネル効果を抑
制する機能の高い微細なＭＩＳトランジスタを有する半
導体装置を形成することが可能になる。
第９の工程では、上記ゲート電極及びその側面の第２の
絶縁膜をマスクとする不純物イオンの注入によりＬＤＤ
層を形成した後、上記ゲート電極の側面に絶縁体側壁を
形成し、ゲート電極及び絶縁体側壁をマスクとする不純
物イオンの注入によって上記ＬＤＤ層の外側にソース・
ドレイン層を形成することにより、短チャネル効果を抑
制する機能の高い微細なＭＩＳトランジスタを有する半
導体装置を形成することが可能になる。
【００２５】
【発明の実施の形態】以下、本発明の実施形態を図面に
基づいて説明する。
基づいて説明する。
【００２６】図１〜図８は本発明の実施形態に係わる半
導体装置の製造方法の工程を示す断面図である。
導体装置の製造方法の工程を示す断面図である。
【００２７】本実施形態に係る半導体装置は、ホウ素を
導入した比抵抗が１０Ω・ｃｍ程度で面方位が（１０
０）のシリコンよりなるＰ型Ｓｉ基板１０の上に、ＮＰ
Ｎバイポーラトランジスタ２と、ＰチャネルＭＯＳトラ
ンジスタ３と、ＮチャネルＭＯＳトランジスタ４と、多
結晶シリコン抵抗素子１とが形成されたＢｉ−ＣＭＯＳ
デバイスである。ただし、図１〜図８には、理解を容易
にするために、抵抗素子１と、ＮＰＮバイポーラトラン
ジスタ２と、ＰチャネルＭＯＳトランジスタ３と、Ｎチ
ャネルＭＯＳトランジスタ５とを互いに隣接させて表示
しているが、現実には、各素子が図１〜図８に示す位置
関係で形成されるとは限らない。
導入した比抵抗が１０Ω・ｃｍ程度で面方位が（１０
０）のシリコンよりなるＰ型Ｓｉ基板１０の上に、ＮＰ
Ｎバイポーラトランジスタ２と、ＰチャネルＭＯＳトラ
ンジスタ３と、ＮチャネルＭＯＳトランジスタ４と、多
結晶シリコン抵抗素子１とが形成されたＢｉ−ＣＭＯＳ
デバイスである。ただし、図１〜図８には、理解を容易
にするために、抵抗素子１と、ＮＰＮバイポーラトラン
ジスタ２と、ＰチャネルＭＯＳトランジスタ３と、Ｎチ
ャネルＭＯＳトランジスタ５とを互いに隣接させて表示
しているが、現実には、各素子が図１〜図８に示す位置
関係で形成されるとは限らない。
【００２８】まず、図１に示す工程において、Ｐ型Ｓｉ
基板１０の表面に、ＮＰＮバイポーラトランジスタ２及
びＰチャネルＭＯＳトランジスタ３を形成する領域を開
口したレジスト膜Ｒe1を形成し、このレジスト膜Ｒe1を
マスクとして、Ｐ型Ｓｉ基板１０内にヒ素またはアンチ
モンのイオンを注入する。イオン注入のドーズ量は１×
１０15ｃｍ-2程度で加速エネルギーは４０〜６０ｋｅＶ
である。
基板１０の表面に、ＮＰＮバイポーラトランジスタ２及
びＰチャネルＭＯＳトランジスタ３を形成する領域を開
口したレジスト膜Ｒe1を形成し、このレジスト膜Ｒe1を
マスクとして、Ｐ型Ｓｉ基板１０内にヒ素またはアンチ
モンのイオンを注入する。イオン注入のドーズ量は１×
１０15ｃｍ-2程度で加速エネルギーは４０〜６０ｋｅＶ
である。
【００２９】次に、酸素ガスを用いたプラズマアッシン
グによりレジスト膜Ｒe1を除去した後、温度１１５０〜
１２００℃で１５〜３０分程度の熱処理を行い、接合深
さが１〜２μｍでシート抵抗が５０〜１５０Ω／□のＮ
型埋め込みコレクタ層１２ＡおよびＮ型埋め込みウェル
層１２Ｂを形成する。
グによりレジスト膜Ｒe1を除去した後、温度１１５０〜
１２００℃で１５〜３０分程度の熱処理を行い、接合深
さが１〜２μｍでシート抵抗が５０〜１５０Ω／□のＮ
型埋め込みコレクタ層１２ＡおよびＮ型埋め込みウェル
層１２Ｂを形成する。
【００３０】次に、図２に示す工程で、エピタキシャル
層やウェル層やＬＯＣＯＳ膜の形成を行なう。
層やウェル層やＬＯＣＯＳ膜の形成を行なう。
【００３１】まず、Ｐ型Ｓｉ基板１０の表面に厚さが
０．７〜１．５μｍでヒ素またはリンの不純物により比
抵抗が１〜５Ω・ｃｍとなるＮ型エピタキシャル層１１
を堆積する。Ｎ型エピタキシャル層１１は、ジクロール
シランとアルシンとの混合ガスを用いて温度が１０５０
℃、圧力が１０６０Ｐａ程度で堆積する。
０．７〜１．５μｍでヒ素またはリンの不純物により比
抵抗が１〜５Ω・ｃｍとなるＮ型エピタキシャル層１１
を堆積する。Ｎ型エピタキシャル層１１は、ジクロール
シランとアルシンとの混合ガスを用いて温度が１０５０
℃、圧力が１０６０Ｐａ程度で堆積する。
【００３２】次に、Ｎ型エピタキシャル層１１の表面
に、ＮＰＮバイポーラトランジスタ２、ＰチャネルＭＯ
Ｓトランジスタ３の形成領域を開口したレジスト膜（図
示せず）を形成し、このレジスト膜をマスクとして、Ｎ
型エピタキシャル層１１内にリンイオンを注入する。イ
オン注入のドーズ量は１×１０13ｃｍ-2程度で加速エネ
ルギーは１００ｋｅＶ程度である。
に、ＮＰＮバイポーラトランジスタ２、ＰチャネルＭＯ
Ｓトランジスタ３の形成領域を開口したレジスト膜（図
示せず）を形成し、このレジスト膜をマスクとして、Ｎ
型エピタキシャル層１１内にリンイオンを注入する。イ
オン注入のドーズ量は１×１０13ｃｍ-2程度で加速エネ
ルギーは１００ｋｅＶ程度である。
【００３３】次に、酸素ガスを用いたプラズマアッシン
グによりレジスト膜を除いた後、ＮＰＮバイポーラトラ
ンジスタ２の素子分離領域及びＮチャネルＭＯＳトラン
ジスタ４の形成領域を開口したレジスト膜（図示せず）
を形成し、このレジスト膜をマスクとしてホウ素イオン
を注入する。イオン注入のドーズ量は１×１０13ｃｍ-2
〜２×１０13ｃｍ-2で加速エネルギーは２０ｋｅＶ程度
である。その後、酸素ガスによるプラズマアッシングで
レジスト膜を除いた後、窒素ガス雰囲気中で温度が１１
００℃程度で９０〜１５０分の熱処理を行う。
グによりレジスト膜を除いた後、ＮＰＮバイポーラトラ
ンジスタ２の素子分離領域及びＮチャネルＭＯＳトラン
ジスタ４の形成領域を開口したレジスト膜（図示せず）
を形成し、このレジスト膜をマスクとしてホウ素イオン
を注入する。イオン注入のドーズ量は１×１０13ｃｍ-2
〜２×１０13ｃｍ-2で加速エネルギーは２０ｋｅＶ程度
である。その後、酸素ガスによるプラズマアッシングで
レジスト膜を除いた後、窒素ガス雰囲気中で温度が１１
００℃程度で９０〜１５０分の熱処理を行う。
【００３４】これにより、ＮＰＮバイポーラトランジス
タ２の形成領域にはＮ型埋め込みコレクタ層１２Ａに達
するＮ型コレクタ層１３Ａが形成され、ＰチャネルＭＯ
Ｓトランジスタ３の形成領域にはＮ型埋め込みウェル層
１２Ｂに達するＮ型ウェル層１３Ｂとが形成され、ＮＰ
Ｎバイポーラトランジスタ２の素子分離領域にはＰ型Ｓ
ｉ基板１０に達する素子分離層１４Ａが形成され、Ｎチ
ャネルＭＯＳトランジスタ４の形成領域にはＰ型Ｓｉ基
板１０に達するＰ型ウェル層１４Ｂが形成される。Ｎ型
コレクタ層１３Ａの拡散層の深さは０．７〜１．５μｍ
で、表面の不純物濃度は５×１０16ｃｍ-3程度である。
Ｎ型ウェル層１３Ｂの拡散層の深さは０．７〜１．５μ
ｍで、表面の不純物濃度は５×１０16ｃｍ-3程度であ
る。また、素子分離層１４Ａの拡散層の深さは１．２〜
２．０μｍで、表面の不純物濃度は７×１０16ｃｍ-3程
度である。Ｐ型ウェル層１４Ｂの拡散層の深さは１．２
〜２．０μｍで、表面の不純物濃度は７×１０16ｃｍ-3
程度である。
タ２の形成領域にはＮ型埋め込みコレクタ層１２Ａに達
するＮ型コレクタ層１３Ａが形成され、ＰチャネルＭＯ
Ｓトランジスタ３の形成領域にはＮ型埋め込みウェル層
１２Ｂに達するＮ型ウェル層１３Ｂとが形成され、ＮＰ
Ｎバイポーラトランジスタ２の素子分離領域にはＰ型Ｓ
ｉ基板１０に達する素子分離層１４Ａが形成され、Ｎチ
ャネルＭＯＳトランジスタ４の形成領域にはＰ型Ｓｉ基
板１０に達するＰ型ウェル層１４Ｂが形成される。Ｎ型
コレクタ層１３Ａの拡散層の深さは０．７〜１．５μｍ
で、表面の不純物濃度は５×１０16ｃｍ-3程度である。
Ｎ型ウェル層１３Ｂの拡散層の深さは０．７〜１．５μ
ｍで、表面の不純物濃度は５×１０16ｃｍ-3程度であ
る。また、素子分離層１４Ａの拡散層の深さは１．２〜
２．０μｍで、表面の不純物濃度は７×１０16ｃｍ-3程
度である。Ｐ型ウェル層１４Ｂの拡散層の深さは１．２
〜２．０μｍで、表面の不純物濃度は７×１０16ｃｍ-3
程度である。
【００３５】次に、Ｎ型エピタキシャル層１１の上にＬ
ＯＣＯＳ膜形成時の選択的マスクとして用いるシリコン
窒化膜（図示せず）を形成する。シリコン窒化膜は、ジ
クロールシランとアンモニアとの混合ガスを用いて減圧
ＣＶＤ法により１２０ｎｍ程度の厚さだけ堆積し、フォ
トリソグラフィー及びエッチングにより素子分離形成領
域を開口させておく。このシリコン窒化膜をマスクとし
て、温度１０５０℃程度でパイロジェニック酸化を６０
分程度行い、素子分離用のＬＯＣＯＳ膜１５を形成す
る。このＬＯＣＯＳ膜の膜厚は４００〜８００ｎｍであ
る。
ＯＣＯＳ膜形成時の選択的マスクとして用いるシリコン
窒化膜（図示せず）を形成する。シリコン窒化膜は、ジ
クロールシランとアンモニアとの混合ガスを用いて減圧
ＣＶＤ法により１２０ｎｍ程度の厚さだけ堆積し、フォ
トリソグラフィー及びエッチングにより素子分離形成領
域を開口させておく。このシリコン窒化膜をマスクとし
て、温度１０５０℃程度でパイロジェニック酸化を６０
分程度行い、素子分離用のＬＯＣＯＳ膜１５を形成す
る。このＬＯＣＯＳ膜の膜厚は４００〜８００ｎｍであ
る。
【００３６】次に、リン酸液を用いてシリコン窒化膜を
除いた後、ＰチャネルＭＯＳトランジスタ３を開口した
レジスト膜を形成し、このレジスト膜をマスクとしてド
ーズ量が４×１０12ｃｍ-2程度で加速エネルギーが２０
ｋｅＶ程度のホウ素イオンを注入する。これにより、Ｐ
チャネルＭＯＳトランジスタ３のしきい値電圧は−０．
５〜−０．８Ｖに制御される。レジスト膜を除去した
後、同様の処理を行なって、ＮチャネルＭＯＳトランジ
スタ４を形成する所定領域に、ドーズ量が３×１０12ｃ
ｍ-2程度で加速エネルギーが４０ｋｅＶ程度のホウ素イ
オンを注入する。これにより、ＮチャネルＭＯＳトラン
ジスタ４のしきい値電圧は０．５〜０．８Ｖに制御され
る。
除いた後、ＰチャネルＭＯＳトランジスタ３を開口した
レジスト膜を形成し、このレジスト膜をマスクとしてド
ーズ量が４×１０12ｃｍ-2程度で加速エネルギーが２０
ｋｅＶ程度のホウ素イオンを注入する。これにより、Ｐ
チャネルＭＯＳトランジスタ３のしきい値電圧は−０．
５〜−０．８Ｖに制御される。レジスト膜を除去した
後、同様の処理を行なって、ＮチャネルＭＯＳトランジ
スタ４を形成する所定領域に、ドーズ量が３×１０12ｃ
ｍ-2程度で加速エネルギーが４０ｋｅＶ程度のホウ素イ
オンを注入する。これにより、ＮチャネルＭＯＳトラン
ジスタ４のしきい値電圧は０．５〜０．８Ｖに制御され
る。
【００３７】次に、Ｎ型エピタキシャル層１１上の全面
に、温度９００℃程度で３０分程度のパイロジェニック
酸化を施して、厚さ１０ｎｍ程度の絶縁膜１６Ａ、第１
のゲート絶縁膜１６Ｃ並びに第２のゲート絶縁膜１６Ｄ
を形成する。
に、温度９００℃程度で３０分程度のパイロジェニック
酸化を施して、厚さ１０ｎｍ程度の絶縁膜１６Ａ、第１
のゲート絶縁膜１６Ｃ並びに第２のゲート絶縁膜１６Ｄ
を形成する。
【００３８】次に、図３に示す工程で、基板上にＮＰＮ
バイポーラトランジスタ２の形成領域のエミッタ・ベー
ス領域１７を開口したレジスト膜（図示せず）を形成
し、このレジスト膜をマスクとして、フッ化アンモニウ
ムとフッ酸との混合液を用いてＮＰＮバイポーラトラン
ジスタ２の領域の図２に示す絶縁膜１６Ａを選択的にエ
ッチングして除去する。
バイポーラトランジスタ２の形成領域のエミッタ・ベー
ス領域１７を開口したレジスト膜（図示せず）を形成
し、このレジスト膜をマスクとして、フッ化アンモニウ
ムとフッ酸との混合液を用いてＮＰＮバイポーラトラン
ジスタ２の領域の図２に示す絶縁膜１６Ａを選択的にエ
ッチングして除去する。
【００３９】次に、レジスト膜を除去した後、Ｎ型エピ
タキシャル層１１上の全面にシランガスを用いた減圧Ｃ
ＶＤ法により厚さ３００〜４００ｎｍの電極形成用の第
１の多結晶シリコン膜を堆積する。そして、ＮＰＮバイ
ポーラトランジスタ２の形成領域を開口したレジスト膜
をマスクとして、ドーズ量が５×１０15ｃｍ-2〜１×１
０16ｃｍ-2，加速エネルギーが４０ｋｅＶ程度の条件
で、ホウ素イオンを注入する。レジスト膜を除去した
後、各ＭＯＳトランジスタ３，４の形成領域を開口した
レジスト膜をマスクとして、ドーズ量が１．５×１０16
ｃｍ-2〜３×１０16ｃｍ-2，加速エネルギーが４０ｋｅ
Ｖ程度の条件で、リンイオンを注入する。
タキシャル層１１上の全面にシランガスを用いた減圧Ｃ
ＶＤ法により厚さ３００〜４００ｎｍの電極形成用の第
１の多結晶シリコン膜を堆積する。そして、ＮＰＮバイ
ポーラトランジスタ２の形成領域を開口したレジスト膜
をマスクとして、ドーズ量が５×１０15ｃｍ-2〜１×１
０16ｃｍ-2，加速エネルギーが４０ｋｅＶ程度の条件
で、ホウ素イオンを注入する。レジスト膜を除去した
後、各ＭＯＳトランジスタ３，４の形成領域を開口した
レジスト膜をマスクとして、ドーズ量が１．５×１０16
ｃｍ-2〜３×１０16ｃｍ-2，加速エネルギーが４０ｋｅ
Ｖ程度の条件で、リンイオンを注入する。
【００４０】次に、レジスト膜を除去した後、ＴＥＯＳ
と酸素の混合ガスを用いて温度７００℃程度の減圧ＣＶ
Ｄ法により、第１の多結晶シリコン膜の上に厚さ１２０
〜２５０ｎｍの酸化膜を堆積する。次に、酸化膜及び第
１の多結晶シリコン膜をパターニングして、ＮＰＮバイ
ポーラトランジスタ２のベース引き出し電極１８Ａと、
各ＭＯＳトランジスタ３，４の各ゲート電極１８Ｃ，１
８Ｄと、電極上絶縁膜１９Ａ，１９Ｃ及び１９Ｄとを形
成する。このとき、酸化膜のエッチングは、ＣＨＦ3、
アンモニア及び酸素の混合ガスを用いて行ない、第１の
多結晶シリコン膜の異方性エッチングは、ＳＦ6とＣ2Ｃ
ｌＦ5との混合ガスを用いて行なう。そして、ベース引
き出し電極１８Ａのシート抵抗は１００〜２００Ω／□
であり、各ＭＯＳトランジスタ４のゲート電極１８Ｃ，
１８Ｄのシート抵抗は２０〜４０Ω／□である。また、
このパターニング時に、ＮＰＮバイポーラトランジスタ
２のエミッタ・ベース形成領域１７が開口される。
と酸素の混合ガスを用いて温度７００℃程度の減圧ＣＶ
Ｄ法により、第１の多結晶シリコン膜の上に厚さ１２０
〜２５０ｎｍの酸化膜を堆積する。次に、酸化膜及び第
１の多結晶シリコン膜をパターニングして、ＮＰＮバイ
ポーラトランジスタ２のベース引き出し電極１８Ａと、
各ＭＯＳトランジスタ３，４の各ゲート電極１８Ｃ，１
８Ｄと、電極上絶縁膜１９Ａ，１９Ｃ及び１９Ｄとを形
成する。このとき、酸化膜のエッチングは、ＣＨＦ3、
アンモニア及び酸素の混合ガスを用いて行ない、第１の
多結晶シリコン膜の異方性エッチングは、ＳＦ6とＣ2Ｃ
ｌＦ5との混合ガスを用いて行なう。そして、ベース引
き出し電極１８Ａのシート抵抗は１００〜２００Ω／□
であり、各ＭＯＳトランジスタ４のゲート電極１８Ｃ，
１８Ｄのシート抵抗は２０〜４０Ω／□である。また、
このパターニング時に、ＮＰＮバイポーラトランジスタ
２のエミッタ・ベース形成領域１７が開口される。
【００４１】次に、レジスト膜を除去した後、酸素雰囲
気中の温度９００℃程度で３０分程度の熱処理により、
各電極１８Ａ，１８Ｃ，１８Ｄの側面に、厚さ１５〜３
０ｎｍの酸化膜２０Ａ，２０Ｃ，２０Ｄをそれぞれ形成
する。
気中の温度９００℃程度で３０分程度の熱処理により、
各電極１８Ａ，１８Ｃ，１８Ｄの側面に、厚さ１５〜３
０ｎｍの酸化膜２０Ａ，２０Ｃ，２０Ｄをそれぞれ形成
する。
【００４２】次に、窒素雰囲気中の温度９５０℃程度で
３０分程度の熱処理により、ＮＰＮバイポーラトランジ
スタ２のベース引き出し電極１８Ａ中のホウ素の不純物
をＮ型コレクタ層１３Ａに導入し、接合深さが０．２〜
０．４μｍで表面の不純物濃度が１×１０20ｃｍ-3〜３
×１０20ｃｍ-3の外部ベース層２１を形成する。
３０分程度の熱処理により、ＮＰＮバイポーラトランジ
スタ２のベース引き出し電極１８Ａ中のホウ素の不純物
をＮ型コレクタ層１３Ａに導入し、接合深さが０．２〜
０．４μｍで表面の不純物濃度が１×１０20ｃｍ-3〜３
×１０20ｃｍ-3の外部ベース層２１を形成する。
【００４３】次に、レジスト膜（図示せず）とＮＰＮバ
イポーラトランジスタ２のベース引き出し電極１８Ａと
をマスクとして、ドーズ量が１×１０13ｃｍ-2程度で加
速エネルギーが１０ｋｅＶ程度の条件で、ホウ素イオン
をエミッタ・ベース形成領域１７に注入し、接合深さが
１５０〜２５０ｎｍで表面の不純物濃度が１×１０19ｃ
ｍ-3〜３×１０19ｃｍ-3の活性ベース層２２を形成す
る。その後、レジスト膜を除去する。
イポーラトランジスタ２のベース引き出し電極１８Ａと
をマスクとして、ドーズ量が１×１０13ｃｍ-2程度で加
速エネルギーが１０ｋｅＶ程度の条件で、ホウ素イオン
をエミッタ・ベース形成領域１７に注入し、接合深さが
１５０〜２５０ｎｍで表面の不純物濃度が１×１０19ｃ
ｍ-3〜３×１０19ｃｍ-3の活性ベース層２２を形成す
る。その後、レジスト膜を除去する。
【００４４】次に、図４に示す工程で、基板の全面上
に、ジクロールシランとアンモニアとの混合ガスを用い
て減圧ＣＶＤ法により４０〜８０ｎｍの各電極の側面の
絶縁膜形成するためのシリコン窒化膜２３を堆積する。
さらに、ＳＦ6とＣＣｌ4との混合ガスを用いて、シリコ
ン窒化膜２３の上に、第２の多結晶シリコン膜２４を堆
積する。
に、ジクロールシランとアンモニアとの混合ガスを用い
て減圧ＣＶＤ法により４０〜８０ｎｍの各電極の側面の
絶縁膜形成するためのシリコン窒化膜２３を堆積する。
さらに、ＳＦ6とＣＣｌ4との混合ガスを用いて、シリコ
ン窒化膜２３の上に、第２の多結晶シリコン膜２４を堆
積する。
【００４５】次に、図５に示す工程で、第２の多結晶シ
リコン膜の異方性エッチングを行って、ベース引き出し
電極１８Ａの側面に導体側壁２４Ａ，２４Ｂを、ゲート
電極１８Ｃの側面に導体側壁２４Ｃを、第２のゲート電
極１８Ｄの側面に導体側壁２４Ｄをそれぞれ形成する。
リコン膜の異方性エッチングを行って、ベース引き出し
電極１８Ａの側面に導体側壁２４Ａ，２４Ｂを、ゲート
電極１８Ｃの側面に導体側壁２４Ｃを、第２のゲート電
極１８Ｄの側面に導体側壁２４Ｄをそれぞれ形成する。
【００４６】次に、ＮＰＮバイポーラトランジスタ２の
エミッタ引き出し開口部２５及びコレクタ引き出し開口
部２６を開口したレジスト膜Ｒe2を形成し、このレジス
ト膜Ｒe2及び導体側壁２４Ａをマスクとするエッチング
により、フロンガスと臭素系ガスとの混合ガスを用いて
シリコン窒化膜２３を選択的に除去し、ベース引き出し
電極１８Ａの側面にシリコン窒化膜２３Ａを残す。
エミッタ引き出し開口部２５及びコレクタ引き出し開口
部２６を開口したレジスト膜Ｒe2を形成し、このレジス
ト膜Ｒe2及び導体側壁２４Ａをマスクとするエッチング
により、フロンガスと臭素系ガスとの混合ガスを用いて
シリコン窒化膜２３を選択的に除去し、ベース引き出し
電極１８Ａの側面にシリコン窒化膜２３Ａを残す。
【００４７】次に、フッ化アンモニウムとフッ酸との混
合液を用いて、ＮＰＮバイポーラトランジスタ２のエミ
ッタ引き出し開口部２５及びコレクタ引き出し開口部２
６をエッチングして酸化膜を除く。これにより、ＮＰＮ
バイポーラトランジスタ２において、ベース引き出し電
極１８Ａの側面酸化膜２０Ａ、シリコン窒化膜２３Ａ及
び導体側壁２４Ａよりなる厚さ２００〜３００ｎｍの３
層膜側壁が形成され、同時にエミッタ引き出し開口部２
５が自己整合的に形成される。
合液を用いて、ＮＰＮバイポーラトランジスタ２のエミ
ッタ引き出し開口部２５及びコレクタ引き出し開口部２
６をエッチングして酸化膜を除く。これにより、ＮＰＮ
バイポーラトランジスタ２において、ベース引き出し電
極１８Ａの側面酸化膜２０Ａ、シリコン窒化膜２３Ａ及
び導体側壁２４Ａよりなる厚さ２００〜３００ｎｍの３
層膜側壁が形成され、同時にエミッタ引き出し開口部２
５が自己整合的に形成される。
【００４８】次に、図６に示す工程において、レジスト
膜Ｒe2を除去した後、基板の全面上に、シランガスを用
いた減圧ＣＶＤ法により膜厚１５０〜３００ｎｍの、エ
ミッタ引き出し電極２９、コレクタ引き出し電極３０及
び抵抗体３１を形成するための第３の多結晶シリコン膜
を堆積した後、この第３の多結晶シリコン膜にドーズ量
が１×１０16ｃｍ-2程度で加速エネルギーが６０ｋｅＶ
程度の条件で、ヒ素イオンを注入する。
膜Ｒe2を除去した後、基板の全面上に、シランガスを用
いた減圧ＣＶＤ法により膜厚１５０〜３００ｎｍの、エ
ミッタ引き出し電極２９、コレクタ引き出し電極３０及
び抵抗体３１を形成するための第３の多結晶シリコン膜
を堆積した後、この第３の多結晶シリコン膜にドーズ量
が１×１０16ｃｍ-2程度で加速エネルギーが６０ｋｅＶ
程度の条件で、ヒ素イオンを注入する。
【００４９】次に、温度８５０℃で１０〜３０分の熱処
理により、第３の多結晶シリコン膜の表面を酸化して膜
厚５〜１５ｎｍの酸化膜を形成する。次に、窒素雰囲気
中において温度９００℃で３０〜６０分の熱処理を行
い、第３の多結晶シリコン膜中のヒ素の不純物をＮ型コ
レクタ層１３Ａ，活性ベース層２７に拡散させて、コレ
クタコンタクト層２８及びエミッタ層２７をそれぞれ形
成する。コレクタコンタクト層２８及びエミッタ層２７
の接合深さは５０〜１００ｎｍで、表面の不純物濃度は
１×１０20ｃｍ-3〜３×１０20ｃｍ-3である。ここで、
上記第３の多結晶シリコン膜の上に形成された酸化膜に
よって、第３の多結晶シリコン膜中のヒ素不純物の大気
中への拡散が防止される。
理により、第３の多結晶シリコン膜の表面を酸化して膜
厚５〜１５ｎｍの酸化膜を形成する。次に、窒素雰囲気
中において温度９００℃で３０〜６０分の熱処理を行
い、第３の多結晶シリコン膜中のヒ素の不純物をＮ型コ
レクタ層１３Ａ，活性ベース層２７に拡散させて、コレ
クタコンタクト層２８及びエミッタ層２７をそれぞれ形
成する。コレクタコンタクト層２８及びエミッタ層２７
の接合深さは５０〜１００ｎｍで、表面の不純物濃度は
１×１０20ｃｍ-3〜３×１０20ｃｍ-3である。ここで、
上記第３の多結晶シリコン膜の上に形成された酸化膜に
よって、第３の多結晶シリコン膜中のヒ素不純物の大気
中への拡散が防止される。
【００５０】次に、フッ化アンモニウムとフッ素との混
合液を用いて第３の多結晶シリコン膜上の酸化膜を除去
した後、第３の多結晶シリコン膜をＲＦエッチングによ
りパターニングして、シート抵抗が１５０〜３００Ω／
□のＮＰＮバイポーラトランジスタ２のエミッタ引き出
し電極２９及びコレクタ引き出し電極３０と、抵抗素子
１の多結晶シリコン抵抗体３１とを形成する。エミッタ
引き出し電極２９，コレクタ引き出し電極３０及び多結
晶シリコン抵抗体３１のシート抵抗は１５０〜３００Ω
／□である。また、このエッチングは、例えば、ＨＣ
ｌ、ＨＢｒ及び酸素の混合ガスを用いて圧力１００×１
３３．３２２ｍＰａ〜２００×１３３．３２２ｍＰａに
て行なわれる。
合液を用いて第３の多結晶シリコン膜上の酸化膜を除去
した後、第３の多結晶シリコン膜をＲＦエッチングによ
りパターニングして、シート抵抗が１５０〜３００Ω／
□のＮＰＮバイポーラトランジスタ２のエミッタ引き出
し電極２９及びコレクタ引き出し電極３０と、抵抗素子
１の多結晶シリコン抵抗体３１とを形成する。エミッタ
引き出し電極２９，コレクタ引き出し電極３０及び多結
晶シリコン抵抗体３１のシート抵抗は１５０〜３００Ω
／□である。また、このエッチングは、例えば、ＨＣ
ｌ、ＨＢｒ及び酸素の混合ガスを用いて圧力１００×１
３３．３２２ｍＰａ〜２００×１３３．３２２ｍＰａに
て行なわれる。
【００５１】次に、上記エッチングと同条件のＲＦエッ
チングを連続して行い、エミッタ・ベース形成領域１７
内に埋め込まれている導体側壁２４Ａ以外の導体側壁２
４Ｂ，２４Ｃ，２４Ｄを除去する。さらに、このエッチ
ングにより、導体側壁２４Ｂ，２４Ｃ，２４Ｄで覆われ
ていなかった領域のシリコン窒化膜もエッチングされる
ので、ベース引き出し電極１８Ａ，各ゲート電極１８
Ｃ，１８Ｄの側面には、それぞれＬ字型シリコン窒化膜
３２Ａ，３２Ｃ，３２Ｄが残される。その後、レジスト
膜を除去する。
チングを連続して行い、エミッタ・ベース形成領域１７
内に埋め込まれている導体側壁２４Ａ以外の導体側壁２
４Ｂ，２４Ｃ，２４Ｄを除去する。さらに、このエッチ
ングにより、導体側壁２４Ｂ，２４Ｃ，２４Ｄで覆われ
ていなかった領域のシリコン窒化膜もエッチングされる
ので、ベース引き出し電極１８Ａ，各ゲート電極１８
Ｃ，１８Ｄの側面には、それぞれＬ字型シリコン窒化膜
３２Ａ，３２Ｃ，３２Ｄが残される。その後、レジスト
膜を除去する。
【００５２】次に、温度８５０℃で１０〜３０分のパイ
ロジェニック酸化によって、エミッタ引き出し電極２
９，コレクタ引き出し電極３０，多結晶シリコン３１の
表面に、それぞれ厚みが５〜１５ｎｍの酸化膜３３Ａ，
３３Ｂ，３３Ｅを形成する。また、Ｎ型エピタキシャル
層１１のうち各ＭＯＳトランジスタ３，４の活性領域の
表面領域を酸化して、厚みが５〜１５ｎｍの酸化膜３４
Ｃ，３４Ｄをそれぞれ形成する。
ロジェニック酸化によって、エミッタ引き出し電極２
９，コレクタ引き出し電極３０，多結晶シリコン３１の
表面に、それぞれ厚みが５〜１５ｎｍの酸化膜３３Ａ，
３３Ｂ，３３Ｅを形成する。また、Ｎ型エピタキシャル
層１１のうち各ＭＯＳトランジスタ３，４の活性領域の
表面領域を酸化して、厚みが５〜１５ｎｍの酸化膜３４
Ｃ，３４Ｄをそれぞれ形成する。
【００５３】次に、図７に示す工程で、フッ化アンモニ
ウムとフッ素との混合液を用いて、基板全体の表面上の
酸化膜を２〜３ｎｍ除去する。このエッチングによっ
て、ベース引き出し電極１８Ａや各ゲート電極１８Ｃ，
１８Ｄの側面のＬ字型シリコン窒化膜表面に形成された
上述のパイロジェニック酸化膜で極薄に形成された酸化
膜が除去される。一方、エミッタ引き出し電極２９表面
の酸化膜３３Ａ、コレクタ引き出し電極３０表面の酸化
膜３３Ｂ、多結晶シリコン３１表面の酸化膜３３Ｅ、各
ＭＯＳトランジスタ３，４の活性領域上の酸化膜３４
Ｃ，３４Ｄは、厚み２〜１３ｎｍにの膜厚で残される。
ウムとフッ素との混合液を用いて、基板全体の表面上の
酸化膜を２〜３ｎｍ除去する。このエッチングによっ
て、ベース引き出し電極１８Ａや各ゲート電極１８Ｃ，
１８Ｄの側面のＬ字型シリコン窒化膜表面に形成された
上述のパイロジェニック酸化膜で極薄に形成された酸化
膜が除去される。一方、エミッタ引き出し電極２９表面
の酸化膜３３Ａ、コレクタ引き出し電極３０表面の酸化
膜３３Ｂ、多結晶シリコン３１表面の酸化膜３３Ｅ、各
ＭＯＳトランジスタ３，４の活性領域上の酸化膜３４
Ｃ，３４Ｄは、厚み２〜１３ｎｍにの膜厚で残される。
【００５４】次に、リン酸液を用いたエッチングによ
り、残されていたＬ字型シリコン窒化膜３２Ａ，３２
Ｃ，３２Ｄをいずれも除去する。このとき、リン酸液の
酸化膜に対するエッチング速度は、シリコン窒化膜に対
するエッチングする速度の１００分の１以下であるた
め、エミッタ引き出し電極２９、コレクタ引き出し電極
３０、多結晶シリコン抵抗体３１、各ＭＯＳトランジス
タ３，４の活性領域の各表面は、それぞれ酸化膜３３
Ａ，３３Ｂ，３３Ｅ，３４Ｃ，３４Ｄによって保護され
ており、表面荒れ等に伴う各素子の動作特性のばらつき
を抑制している。これは特に高精度が要求される抵抗素
子に効果的である。
り、残されていたＬ字型シリコン窒化膜３２Ａ，３２
Ｃ，３２Ｄをいずれも除去する。このとき、リン酸液の
酸化膜に対するエッチング速度は、シリコン窒化膜に対
するエッチングする速度の１００分の１以下であるた
め、エミッタ引き出し電極２９、コレクタ引き出し電極
３０、多結晶シリコン抵抗体３１、各ＭＯＳトランジス
タ３，４の活性領域の各表面は、それぞれ酸化膜３３
Ａ，３３Ｂ，３３Ｅ，３４Ｃ，３４Ｄによって保護され
ており、表面荒れ等に伴う各素子の動作特性のばらつき
を抑制している。これは特に高精度が要求される抵抗素
子に効果的である。
【００５５】次に、ＰチャネルＭＯＳトランジスタ３の
形成領域を開口したレジスト膜（図示せず）を形成した
後、このレジスト膜とゲート電極１８Ｃ及び側面酸化膜
２０Ｃとをマスクとして、ドーズ量が３×１０12ｃｍ-2
程度で加速エネルギーが４０ｋｅＶの条件で、斜め方向
からＢＦ2のイオンを注入して、ＰチャネルＭＯＳトラ
ンジスタ３のＬＤＤ層３５を側面酸化膜２０Ｃに対して
自己整合的に形成する。ＬＤＤ層３５の接合深さは０．
２μｍ程度で、表面の不純物濃度は１×１０18ｃｍ-3程
度である。
形成領域を開口したレジスト膜（図示せず）を形成した
後、このレジスト膜とゲート電極１８Ｃ及び側面酸化膜
２０Ｃとをマスクとして、ドーズ量が３×１０12ｃｍ-2
程度で加速エネルギーが４０ｋｅＶの条件で、斜め方向
からＢＦ2のイオンを注入して、ＰチャネルＭＯＳトラ
ンジスタ３のＬＤＤ層３５を側面酸化膜２０Ｃに対して
自己整合的に形成する。ＬＤＤ層３５の接合深さは０．
２μｍ程度で、表面の不純物濃度は１×１０18ｃｍ-3程
度である。
【００５６】次に、上記レジスト膜を除去して、新たに
ＮチャネルＭＯＳトランジスタ４の形成領域を開口した
レジスト膜を形成した後、このレジスト膜とゲート電極
１８Ｄ及び側面酸化膜２０Ｄとをマスクとして、ドーズ
量が１×１０13ｃｍ-2程度で加速エネルギーが８０ｋｅ
Ｖの条件で、ヒ素のイオンを斜め方向から注入して、側
面酸化膜２０Ｄに対して自己整合的にＮチャネルＭＯＳ
トランジスタ４のＬＤＤ層３６を形成する。ＬＤＤ層３
６の接合深さは０．２μｍ程度で、表面の不純物濃度は
１×１０18ｃｍ-3程度である。その後、レジスト膜を除
去する。
ＮチャネルＭＯＳトランジスタ４の形成領域を開口した
レジスト膜を形成した後、このレジスト膜とゲート電極
１８Ｄ及び側面酸化膜２０Ｄとをマスクとして、ドーズ
量が１×１０13ｃｍ-2程度で加速エネルギーが８０ｋｅ
Ｖの条件で、ヒ素のイオンを斜め方向から注入して、側
面酸化膜２０Ｄに対して自己整合的にＮチャネルＭＯＳ
トランジスタ４のＬＤＤ層３６を形成する。ＬＤＤ層３
６の接合深さは０．２μｍ程度で、表面の不純物濃度は
１×１０18ｃｍ-3程度である。その後、レジスト膜を除
去する。
【００５７】本実施形態に係る製造工程の最大の特徴
は、この図７に示す工程における処理方法にある。図１
０に示すような従来のＬＤＤ層形成のためのイオン注入
は、各ゲート電極の側面にＬ字型シリコン窒化膜６６
Ｂ，６６Ｃを通したイオン注により行なわれていた。そ
れに対し、本実施形態では、ＬＤＤ層形成のためのイオ
ン注入をＬ字型シリコン窒化膜３２Ｃ，３２Ｄを除去し
た後に行なうので、一般のＣＭＯＳプロセスで用いられ
ているイオン注入条件をそのまま適用でき、また、イオ
ン飛程のばらつきを低減できる。
は、この図７に示す工程における処理方法にある。図１
０に示すような従来のＬＤＤ層形成のためのイオン注入
は、各ゲート電極の側面にＬ字型シリコン窒化膜６６
Ｂ，６６Ｃを通したイオン注により行なわれていた。そ
れに対し、本実施形態では、ＬＤＤ層形成のためのイオ
ン注入をＬ字型シリコン窒化膜３２Ｃ，３２Ｄを除去し
た後に行なうので、一般のＣＭＯＳプロセスで用いられ
ているイオン注入条件をそのまま適用でき、また、イオ
ン飛程のばらつきを低減できる。
【００５８】次に、図８に示す工程で、基板の全面上
に、ＴＥＯＳと酸素との混合ガスを用いて、温度７００
℃程度の減圧ＣＶＤ法により、厚さ１７０ｎｍ程度の側
壁形成用酸化膜を堆積し、この側壁形成用酸化膜の異方
性エッチングを行なうことにより、ベース引き出し電極
１８Ａ，エミッタ引き出し電極１８Ｂ，第１ゲート電極
１８Ｃ，第２ゲート電極１８Ｄの各側面上に、絶縁体側
壁３７Ａ，３７Ｂ，３７Ｃ，３７Ｄをそれぞれ形成す
る。
に、ＴＥＯＳと酸素との混合ガスを用いて、温度７００
℃程度の減圧ＣＶＤ法により、厚さ１７０ｎｍ程度の側
壁形成用酸化膜を堆積し、この側壁形成用酸化膜の異方
性エッチングを行なうことにより、ベース引き出し電極
１８Ａ，エミッタ引き出し電極１８Ｂ，第１ゲート電極
１８Ｃ，第２ゲート電極１８Ｄの各側面上に、絶縁体側
壁３７Ａ，３７Ｂ，３７Ｃ，３７Ｄをそれぞれ形成す
る。
【００５９】これにより、ＰチャネルＭＯＳトランジス
タ３のゲート電極１８Ｃには、側面酸化膜２０Ｃ及び絶
縁体側壁３７Ｃよりなる２層膜側壁が形成される。ま
た、ＮチャネルＭＯＳトランジスタ４のゲート電極１８
Ｄには、側面酸化膜２０Ｄ及び絶縁体側壁３７Ｄよりな
る２層側膜壁が形成される。
タ３のゲート電極１８Ｃには、側面酸化膜２０Ｃ及び絶
縁体側壁３７Ｃよりなる２層膜側壁が形成される。ま
た、ＮチャネルＭＯＳトランジスタ４のゲート電極１８
Ｄには、側面酸化膜２０Ｄ及び絶縁体側壁３７Ｄよりな
る２層側膜壁が形成される。
【００６０】次に、ＰチャネルＭＯＳトランジスタ３の
形成領域を開口したレジスト膜を形成し、このレジスト
膜とゲート電極１８Ｃ及び絶縁体側壁３７Ｃとをマスク
として、ドーズ量が５×１０15ｃｍ-2程度で加速エネル
ギーが３０ｋｅＶ程度の条件でＢＦ2イオンを注入し、
ＰチャネルＭＯＳトランジスタ３のソース・ドレイン層
３８をゲート電極１８Ｃの絶縁体側壁３７Ｃに対して自
己整合的に形成する。ソース・ドレイン層３８の接合深
さは０．２μｍ程度で、表面の不純物濃度は１×１０20
ｃｍ-3程度である。
形成領域を開口したレジスト膜を形成し、このレジスト
膜とゲート電極１８Ｃ及び絶縁体側壁３７Ｃとをマスク
として、ドーズ量が５×１０15ｃｍ-2程度で加速エネル
ギーが３０ｋｅＶ程度の条件でＢＦ2イオンを注入し、
ＰチャネルＭＯＳトランジスタ３のソース・ドレイン層
３８をゲート電極１８Ｃの絶縁体側壁３７Ｃに対して自
己整合的に形成する。ソース・ドレイン層３８の接合深
さは０．２μｍ程度で、表面の不純物濃度は１×１０20
ｃｍ-3程度である。
【００６１】次に、上記レジスト膜を除去した後、Ｎチ
ャネルＭＯＳトランジスタ４の形成領域を開口したレジ
スト膜を形成し、このレジスト膜とゲート電極１８Ｄ及
び絶縁体側壁３７Ｄとをマスクとして、ドーズ量が５×
１０15ｃｍ-2程度で加速エネルギーが３０ｋｅＶ程度の
条件でヒ素イオンを注入し、ＮチャネルＭＯＳトランジ
スタ４のソース・ドレイン層３９をゲート電極１８Ｄの
絶縁体側壁３７Ｄに対し自己整合的に形成する。ソース
・ドレイン層３９の接合深さは０．２μｍ程度で、表面
の不純物濃度は１×１０20ｃｍ-3程度である。その後、
レジスト膜を除去する。
ャネルＭＯＳトランジスタ４の形成領域を開口したレジ
スト膜を形成し、このレジスト膜とゲート電極１８Ｄ及
び絶縁体側壁３７Ｄとをマスクとして、ドーズ量が５×
１０15ｃｍ-2程度で加速エネルギーが３０ｋｅＶ程度の
条件でヒ素イオンを注入し、ＮチャネルＭＯＳトランジ
スタ４のソース・ドレイン層３９をゲート電極１８Ｄの
絶縁体側壁３７Ｄに対し自己整合的に形成する。ソース
・ドレイン層３９の接合深さは０．２μｍ程度で、表面
の不純物濃度は１×１０20ｃｍ-3程度である。その後、
レジスト膜を除去する。
【００６２】その後の工程の図示は省略するが、基板上
に厚い層間絶縁膜を形成した後、配線層を形成する。
に厚い層間絶縁膜を形成した後、配線層を形成する。
【００６３】本実施形態のＢｉ−ＣＭＯＳデバイスの製
造方法によると、図７に示す工程で、Ｌ字型シリコン窒
化膜３２Ａ〜３２Ｄを除去してからＬＤＤ層形成のため
のイオン注入を行なっているので、従来のようなＬＤＤ
層の不純物プロファイルのばらつきによると思われるＭ
ＯＳトランジスタの特性のばらつきが抑制され、単独の
ＣＭＯＳデバイスの一般的なプロセスと同様に、安定し
た特性を有するＭＯＳトランジスタ３，４をＮＰＮバイ
ポーラトランジスタ２や抵抗素子１と共に共通のＳｉ基
板１０の上に形成することができる。
造方法によると、図７に示す工程で、Ｌ字型シリコン窒
化膜３２Ａ〜３２Ｄを除去してからＬＤＤ層形成のため
のイオン注入を行なっているので、従来のようなＬＤＤ
層の不純物プロファイルのばらつきによると思われるＭ
ＯＳトランジスタの特性のばらつきが抑制され、単独の
ＣＭＯＳデバイスの一般的なプロセスと同様に、安定し
た特性を有するＭＯＳトランジスタ３，４をＮＰＮバイ
ポーラトランジスタ２や抵抗素子１と共に共通のＳｉ基
板１０の上に形成することができる。
【００６４】しかも、Ｌ字型シリコン窒化膜３２Ａ〜３
２Ｄを除去する前に、エミッタ引き出し電極２９、コレ
クタ引き出し電極３０、多結晶シリコン抵抗体３１、及
び各ＭＯＳトランジスタ３，４の活性領域の表面に、そ
れぞれ酸化膜３３Ａ，３３Ｂ，３３Ｅ，３４Ｃ，３４Ｄ
を形成している。これにより、酸化膜と窒化膜のエッチ
ング選択比を利用して、酸化膜３３Ａ，３３Ｂ，３３
Ｅ，３４Ｃ，３４Ｄが完全に除去されないようにＬ字型
シリコン窒化膜３２Ａ〜３２Ｄを除去することができ、
各電極や活性領域の表面の荒れ等に伴う各素子の動作特
性のばらつきを抑制することができる。特に、高精度が
要求される抵抗素子をＢｉ−ＣＭＯＳデバイス内に設け
る場合には、抵抗素子の抵抗値の精度を所望の範囲内に
保持することができるという著効を発揮することができ
る。
２Ｄを除去する前に、エミッタ引き出し電極２９、コレ
クタ引き出し電極３０、多結晶シリコン抵抗体３１、及
び各ＭＯＳトランジスタ３，４の活性領域の表面に、そ
れぞれ酸化膜３３Ａ，３３Ｂ，３３Ｅ，３４Ｃ，３４Ｄ
を形成している。これにより、酸化膜と窒化膜のエッチ
ング選択比を利用して、酸化膜３３Ａ，３３Ｂ，３３
Ｅ，３４Ｃ，３４Ｄが完全に除去されないようにＬ字型
シリコン窒化膜３２Ａ〜３２Ｄを除去することができ、
各電極や活性領域の表面の荒れ等に伴う各素子の動作特
性のばらつきを抑制することができる。特に、高精度が
要求される抵抗素子をＢｉ−ＣＭＯＳデバイス内に設け
る場合には、抵抗素子の抵抗値の精度を所望の範囲内に
保持することができるという著効を発揮することができ
る。
【００６５】
【発明の効果】本発明によれば、バイポーラトランジス
タとＭＩＳトランジスタとを共通の基板上に設けた半導
体装置の製造方法として、２層多結晶シリコン自己整合
プロセスにより、ベース引き出し電極の側面に絶縁膜を
介して形成した導体側壁を用い、エミッタ引き出し電極
をベース引き出し電極に対して自己整合的に形成した
後、エミッタ層と外部ベース層とを互いに自己整合的に
形成し、その後、上記絶縁膜と同時に形成されたゲート
電極側面に残る絶縁膜を除去してから、ＭＩＳトランジ
スタのソース・ドレイン層形成のための不純物イオンの
注入を行なうようにしたので、イオン注入の飛程ばらつ
きに起因するＭＩＳトランジスタの特性のばらつきを抑
制することができ、高性能の動作特性を持つＭＯＳトラ
ンジスタを超高速バイポーラトランジスタとともに共通
の半導体基板上に形成することができる。
タとＭＩＳトランジスタとを共通の基板上に設けた半導
体装置の製造方法として、２層多結晶シリコン自己整合
プロセスにより、ベース引き出し電極の側面に絶縁膜を
介して形成した導体側壁を用い、エミッタ引き出し電極
をベース引き出し電極に対して自己整合的に形成した
後、エミッタ層と外部ベース層とを互いに自己整合的に
形成し、その後、上記絶縁膜と同時に形成されたゲート
電極側面に残る絶縁膜を除去してから、ＭＩＳトランジ
スタのソース・ドレイン層形成のための不純物イオンの
注入を行なうようにしたので、イオン注入の飛程ばらつ
きに起因するＭＩＳトランジスタの特性のばらつきを抑
制することができ、高性能の動作特性を持つＭＯＳトラ
ンジスタを超高速バイポーラトランジスタとともに共通
の半導体基板上に形成することができる。
【図１】本発明の実施形態に係る半導体装置の製造工程
のうち埋め込みコレクタ層及び埋め込みウェル層を形成
する工程を示す断面図である。
のうち埋め込みコレクタ層及び埋め込みウェル層を形成
する工程を示す断面図である。
【図２】本発明の実施形態に係る半導体装置の製造工程
のうちＮ型エピタキシャル層，ＬＯＣＯＳ膜などを形成
する工程を示す断面図である。
のうちＮ型エピタキシャル層，ＬＯＣＯＳ膜などを形成
する工程を示す断面図である。
【図３】本発明の実施形態に係る半導体装置の製造工程
のうちベース引き出し電極，ゲート電極，外部ベース
層，活性ベース層，側面酸化膜などを形成する工程を示
す断面図である。
のうちベース引き出し電極，ゲート電極，外部ベース
層，活性ベース層，側面酸化膜などを形成する工程を示
す断面図である。
【図４】本発明の実施形態に係る半導体装置の製造工程
のうち基板全面上にシリコン窒化膜，第２の多結晶シリ
コン膜などを形成する工程を示す断面図である。
のうち基板全面上にシリコン窒化膜，第２の多結晶シリ
コン膜などを形成する工程を示す断面図である。
【図５】本発明の実施形態に係る半導体装置の製造工程
のうちエミッタ引き出し開口部，コレクタ引き出し開口
部を形成する工程を示す断面図である。
のうちエミッタ引き出し開口部，コレクタ引き出し開口
部を形成する工程を示す断面図である。
【図６】本発明の実施形態に係る半導体装置の製造工程
のうちエミッタ引き出し電極，コレクタ引き出し電極，
多結晶シリコン抵抗体，Ｌ字型シリコン窒化膜などを形
成する工程を示す断面図である。
のうちエミッタ引き出し電極，コレクタ引き出し電極，
多結晶シリコン抵抗体，Ｌ字型シリコン窒化膜などを形
成する工程を示す断面図である。
【図７】本発明の実施形態に係る半導体装置の製造工程
のうちＭＯＳトランジスタのＬＤＤ層形成のためのイオ
ン注入などを行なう工程を示す断面図である。
のうちＭＯＳトランジスタのＬＤＤ層形成のためのイオ
ン注入などを行なう工程を示す断面図である。
【図８】本発明の実施形態に係る半導体装置の製造工程
のうちＭＯＳトランジスタのソース・ドレイン層形成の
ためのイオン注入などを行なう工程を示す断面図であ
る。
のうちＭＯＳトランジスタのソース・ドレイン層形成の
ためのイオン注入などを行なう工程を示す断面図であ
る。
【図９】従来の半導体装置の断面図である。
【図１０】従来の半導体装置の製造工程のうちＬＤＤ沿
う形成のためのイオン注入を行なう工程のみを抜き出し
て示す断面図である。
う形成のためのイオン注入を行なう工程のみを抜き出し
て示す断面図である。
１ 抵抗素子 ２ ＮＰＮバイポーラトランジスタ ３ ＰチャネルＭＯＳトランジスタ ４ ＮチャネルＭＯＳトランジスタ １０ Ｐ型Ｓｉ基板 １１ Ｎ型エピタキシャル層 １２Ａ 埋め込みコレクタ層 １２Ｂ Ｎ型埋め込みウェル層 １３Ａ Ｎ型コレクタ層 １３Ｂ Ｎ型ウェル層 １４Ａ 素子分離層 １４Ｂ Ｐ型ウェル層 １５ ＬＯＣＯＳ膜 １６Ａ 絶縁膜 １６Ｃ 第１のゲート絶縁膜 １６Ｄ 第２のゲート絶縁膜 １７ エミッタ・ベース形成領域 １８Ａ ベース引き出し電極 １８Ｃ ゲート電極 １８Ｄ ゲート電極 １９Ａ，１９Ｃ，１９Ｄ 電極上絶縁膜 ２０Ａ〜２０Ｄ 側面酸化膜 ２１ 外部ベース層 ２２ 活性ベース層 ２３Ａ シリコン窒化膜 ２４ 多結晶シリコン膜 ２４Ａ〜２４Ｄ 側壁 ２５ エミッタ引き出し開口部 ２６ コレクタ引き出し開口部 ２７ エミッタ層 ２８ コレクタコンタクト層 ２９ エミッタ引き出し電極 ３０ コレクタ引き出し電極 ３１ 多結晶シリコン抵抗体 ３２Ａ〜３２Ｅ Ｌ字型シリコン窒化膜 ３３Ａ，３３Ｂ，３３Ｅ 酸化膜 ３４Ｃ，３４Ｄ 酸化膜 ３５ ＬＤＤ層 ３６ ＬＤＤ層 ３７Ａ〜３７Ｄ 絶縁体側壁 ３８ ソース・ドレイン層 ３９ ソース・ドレイン層
Claims (6)
- 【請求項１】 半導体基板上に、バイポーラトランジス
タ形成用の第１の領域とＭＩＳトランジスタ形成用の第
２の領域とを囲む素子分離膜を形成した後、上記第１及
び第２の領域の上にゲート絶縁膜を形成する第１の工程
と、 上記第１の領域の上記ゲート絶縁膜を除去した後、基板
の全面上に第１の導体膜及び第１の絶縁膜を順次堆積す
る第２の工程と、 上記第１の絶縁膜及び第１の導体膜をパターニングし
て、エミッタ形成領域を開口したバイポーラトランジス
タのベース引き出し電極及び電極上絶縁膜と、ＭＩＳト
ランジスタのゲート電極及び電極上絶縁膜とを形成する
第３の工程と、 上記ベース引き出し電極及びゲート電極の各側面と上記
エミッタ形成領域とに第２の絶縁膜を形成した後、基板
の全面上に第３の絶縁膜及び第２の導体膜を順次堆積す
る第４の工程と、 上記第２の導体膜をエッチバックして、上記ベース引き
出し電極及びゲート電極の各側面に上記第２及び第３の
絶縁膜を挟んで残る上記第２の導体膜からなる導体膜側
壁を形成する第５の工程と、 上記導体膜側壁をマスクとして、上記エミッタ形成用開
口内の上記第３の絶縁膜及び上記第２の絶縁膜を除去し
て、エミッタ引き出し用開口部を自己整合的に形成する
第６の工程と、 基板の全面に第３の導体膜を堆積した後、該第３の導体
膜と上記第３の絶縁膜とを選択的に除去して上記エミッ
タ引出し用開口部にエミッタ引き出し電極を形成した
後、上記ゲート電極側面の導体膜側壁を除去する第７の
工程と、 上記ゲート電極側面の導体膜側壁が除去された後に残る
上記第３の絶縁膜をエッチングにより除去する第８の工
程と、 上記ゲート電極の側面に残る上記第２の絶縁膜に自己整
合するように、上記ＭＩＳトランジスタのソース・ドレ
イン層を形成する第９の工程とを備えていることを特徴
とする半導体装置の製造方法。 - 【請求項２】 請求項１記載の半導体装置の製造方法に
おいて、 上記第７の工程と第８の工程との間に、上記エミッタ引
出し電極の表面及び上記第２の領域における半導体基板
の表面の上に第４の絶縁膜を形成する第９の工程をさら
に備えていることを特徴とする半導体装置の製造方法。 - 【請求項３】 請求項１記載の半導体装置の製造方法に
おいて、 上記第７の工程では、上記第３の導体膜を選択的にエッ
チングすることにより、上記素子分離膜の上に抵抗体を
形成することを特徴とする半導体装置の製造方法。 - 【請求項４】 請求項３記載の半導体装置の製造方法に
おいて、 上記第７の工程と第８の工程との間に、上記エミッタ引
出し電極の表面，上記第２の領域における半導体基板の
表面及び上記素子分離膜上の抵抗体の上に第４の絶縁膜
を形成する第９の工程をさらに備えていることを特徴と
する半導体装置の製造方法。 - 【請求項５】 請求項１〜４のうちいずれか１つに記載
の半導体装置の製造方法において、 上記第６の工程の後に、上記第３の導体膜をエッチング
する前に、上記第３の導体膜表面に第５の絶縁膜を形成
した状態で、熱処理によって上記第３の導体膜中の不純
物を活性化する工程をさらに備えていることを特徴とす
る半導体装置の製造方法。 - 【請求項６】 請求項１〜５のうちいずれか１つに記載
の半導体装置の製造方法において、 上記第９の工程では、上記ゲート電極及びその側面の第
２の絶縁膜をマスクとする不純物イオンの注入によりＬ
ＤＤ層を形成した後、上記ゲート電極の側面に絶縁体側
壁を形成し、ゲート電極及び絶縁体側壁をマスクとする
不純物イオンの注入により、上記ＬＤＤ層の外側にソー
ス・ドレイン層を形成することを特徴とする半導体装置
の製造方法。
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|---|---|---|---|
| JP20889898A JP3971513B2 (ja) | 1998-07-24 | 1998-07-24 | 半導体装置の製造方法 |
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Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002334938A (ja) * | 2001-03-09 | 2002-11-22 | Fujitsu Ltd | 半導体装置及びその製造方法 |
| WO2003015163A2 (de) * | 2001-08-07 | 2003-02-20 | Infineon Technologies Ag | Verfahren zum parallelen herstellen eines mos-transistors und eines bipolartransistors |
| US6700144B2 (en) * | 2001-05-30 | 2004-03-02 | Matsushita Electric Industrial Co., Ltd. | Semiconductor device and method for manufacturing the same |
| US7493582B2 (en) * | 2005-10-31 | 2009-02-17 | Fujitsu Limited | Pattern layout and layout data generation method |
-
1998
- 1998-07-24 JP JP20889898A patent/JP3971513B2/ja not_active Expired - Fee Related
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| WO2003015163A3 (de) * | 2001-08-07 | 2003-10-30 | Infineon Technologies Ag | Verfahren zum parallelen herstellen eines mos-transistors und eines bipolartransistors |
| US7005337B2 (en) | 2001-08-07 | 2006-02-28 | Infineon Technologies Ag | Method for a parallel production of an MOS transistor and a bipolar transistor |
| US7018884B2 (en) | 2001-08-07 | 2006-03-28 | Infineon Technologies Ag | Method for a parallel production of an MOS transistor and a bipolar transistor |
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