JPH10200004A - 誘電体分離バイポーラ・トランジスタ - Google Patents
誘電体分離バイポーラ・トランジスタInfo
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
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-
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- H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
- H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
- H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
- H01L21/8248—Combination of bipolar and field-effect technology
- H01L21/8249—Bipolar and MOS technology
-
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- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
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- H01L27/0617—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration integrated circuits having a two-dimensional layout of components without a common active region comprising components of the field-effect type
- H01L27/0623—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration integrated circuits having a two-dimensional layout of components without a common active region comprising components of the field-effect type in combination with bipolar transistors
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- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
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Abstract
(57)【要約】
【課題】 誘電体を充填したトレンチによって一次構成
部分を互いに分離することができるＢＩＭＯＳ製造ライ
ンを提供する。 【解決手段】 本発明は、ＢＩＣＭＯＳ型の集積回路中
にディープ・トレンチを形成する方法に関する。この方
法は、バイポーラ・トランジスタの形成が、ベース・ポ
リシリコン層を付着させる段階と、保護酸化物層を付着
させる段階と、エミッタ−ベース開口を形成する段階
と、バイポーラ・トランジスタの領域の外側の酸化シリ
コン保護層およびベース・ポリシリコン層をエッチング
する段階を含む。トレンチの形成では、エミッタ−ベー
ス開口を開けている間に、保護酸化物層およびベース・
ポリシリコン層の厚い酸化物領域の上の部分に開口を開
ける段階と、保護酸化物層をエッチングしている間に、
厚い酸化物層をエッチングする段階と、ベース・ポリシ
リコンをエッチングしている間に、厚い酸化物の下のシ
リコンをエッチングする段階を含む。
部分を互いに分離することができるＢＩＭＯＳ製造ライ
ンを提供する。 【解決手段】 本発明は、ＢＩＣＭＯＳ型の集積回路中
にディープ・トレンチを形成する方法に関する。この方
法は、バイポーラ・トランジスタの形成が、ベース・ポ
リシリコン層を付着させる段階と、保護酸化物層を付着
させる段階と、エミッタ−ベース開口を形成する段階
と、バイポーラ・トランジスタの領域の外側の酸化シリ
コン保護層およびベース・ポリシリコン層をエッチング
する段階を含む。トレンチの形成では、エミッタ−ベー
ス開口を開けている間に、保護酸化物層およびベース・
ポリシリコン層の厚い酸化物領域の上の部分に開口を開
ける段階と、保護酸化物層をエッチングしている間に、
厚い酸化物層をエッチングする段階と、ベース・ポリシ
リコンをエッチングしている間に、厚い酸化物の下のシ
リコンをエッチングする段階を含む。
Description
【０００１】
【発明の属する技術分野】本発明は、集積回路、具体的
にはバイポーラおよび相補形ＭＯＳ（ＣＭＯＳ）構成部
分を含む集積回路の製造ラインに関する。この種のライ
ンは通常、ＢＩＣＭＯＳラインと呼ばれる。
にはバイポーラおよび相補形ＭＯＳ（ＣＭＯＳ）構成部
分を含む集積回路の製造ラインに関する。この種のライ
ンは通常、ＢＩＣＭＯＳラインと呼ばれる。
【０００２】
【発明が解決しようとする課題】本発明の目的は、マス
ク上にパターニングされた部品の寸法を０．４μｍ未
満、例えば０．２〜０．３５μｍとすることのできる前
記ラインを提供することにある。
ク上にパターニングされた部品の寸法を０．４μｍ未
満、例えば０．２〜０．３５μｍとすることのできる前
記ラインを提供することにある。
【０００３】本発明の他の目的は、誘電体を充填したト
レンチによって一次構成部分を互いに分離することがで
きる前記ラインを提供することにある。
レンチによって一次構成部分を互いに分離することがで
きる前記ラインを提供することにある。
【０００４】
【課題を解決するための手段】前記およびその他の目的
を達成するため、本発明は、ＢＩＣＭＯＳ型の集積回路
中にディープ・トレンチを形成する方法を提供する。こ
の方法は、バイポーラ・トランジスタの形成が、ベース
・ポリシリコン層を付着させる段階と、保護酸化物層を
付着させる段階と、エミッタ・ポリシリコン層を付着さ
せ、この層をエッチングする段階と、バイポーラ・トラ
ンジスタの領域の外側の酸化シリコン保護層およびベー
ス・ポリシリコン層をエッチングする段階を含む。トレ
ンチの形成では、この方法は、エミッタ−ベース開口を
開けている間に、保護酸化物層およびベース・ポリシリ
コン層の厚い酸化物領域の上の部分に共通の開口を開け
る段階と、保護酸化物層をエッチングしている間に、厚
い酸化物層をエッチングする段階と、ベース・ポリシリ
コンをエッチングしている間に、厚い酸化物の下のシリ
コンをエッチングする段階を含む。
を達成するため、本発明は、ＢＩＣＭＯＳ型の集積回路
中にディープ・トレンチを形成する方法を提供する。こ
の方法は、バイポーラ・トランジスタの形成が、ベース
・ポリシリコン層を付着させる段階と、保護酸化物層を
付着させる段階と、エミッタ・ポリシリコン層を付着さ
せ、この層をエッチングする段階と、バイポーラ・トラ
ンジスタの領域の外側の酸化シリコン保護層およびベー
ス・ポリシリコン層をエッチングする段階を含む。トレ
ンチの形成では、この方法は、エミッタ−ベース開口を
開けている間に、保護酸化物層およびベース・ポリシリ
コン層の厚い酸化物領域の上の部分に共通の開口を開け
る段階と、保護酸化物層をエッチングしている間に、厚
い酸化物層をエッチングする段階と、ベース・ポリシリ
コンをエッチングしている間に、厚い酸化物の下のシリ
コンをエッチングする段階を含む。
【０００５】本発明の一実施形態に従って、トレンチを
画定する小さい方のマスクは、保護酸化物層およびベー
ス・ポリシリコン層の共通の開口に対応するマスクであ
る。
画定する小さい方のマスクは、保護酸化物層およびベー
ス・ポリシリコン層の共通の開口に対応するマスクであ
る。
【０００６】本発明の一実施形態に従って、この方法
は、保護酸化物層およびベース・ポリシリコン層の共通
の開口を開ける前に、表面の窒化シリコン層を除去する
段階を含む。
は、保護酸化物層およびベース・ポリシリコン層の共通
の開口を開ける前に、表面の窒化シリコン層を除去する
段階を含む。
【０００７】本発明の一実施形態に従って、トレンチ
は、約１〜１．５μｍの深さを有する。
は、約１〜１．５μｍの深さを有する。
【０００８】本発明の一実施形態に従って、トレンチ
は、約０．２５〜０．５０μｍの幅を有する。
は、約０．２５〜０．５０μｍの幅を有する。
【０００９】本発明の前記の目的、特徴および利点は、
添付の図面に関連した、具体的な実施形態の以下の非限
定的な説明において詳細に論ずる。
添付の図面に関連した、具体的な実施形態の以下の非限
定的な説明において詳細に論ずる。
【００１０】
【発明の実施の形態】半導体構成部分の表示の通例どお
り、いくつかある断面図は縮尺どおりには描かれていな
い。いくつかの層および領域の横方向および断面方向の
寸法は図示を容易にするため任意に拡大または縮小され
ている。
り、いくつかある断面図は縮尺どおりには描かれていな
い。いくつかの層および領域の横方向および断面方向の
寸法は図示を容易にするため任意に拡大または縮小され
ている。
【００１１】以下の説明では一般に、図１ないし図１１
の左側の、ＣＭＯＳ構成部分が形成される部分をＭＯＳ
側と称し、ＮＰＮ型バイポーラ・トランジスタが形成さ
れる図の右側の部分をバイポーラ側と称する。以下に、
ＮチャネルＭＯＳトランジスタ、ＰチャネルＭＯＳトラ
ンジスタ、およびＮＰＮ型バイポーラ・トランジスタの
製造について説明する。当然のことながら実際の実施に
おいては、多くの同一の構成部分を同時に形成する。他
の種類の一次構成部分も同時に形成する場合もある。
の左側の、ＣＭＯＳ構成部分が形成される部分をＭＯＳ
側と称し、ＮＰＮ型バイポーラ・トランジスタが形成さ
れる図の右側の部分をバイポーラ側と称する。以下に、
ＮチャネルＭＯＳトランジスタ、ＰチャネルＭＯＳトラ
ンジスタ、およびＮＰＮ型バイポーラ・トランジスタの
製造について説明する。当然のことながら実際の実施に
おいては、多くの同一の構成部分を同時に形成する。他
の種類の一次構成部分も同時に形成する場合もある。
【００１２】本発明の一態様に基づく初期の段階は、寸
法が非常に小さい（最小寸法、すなわちゲート寸法が
０．３５μｍ未満）ＣＭＯＳ集積回路の周知の製造段階
に相当する。
法が非常に小さい（最小寸法、すなわちゲート寸法が
０．３５μｍ未満）ＣＭＯＳ集積回路の周知の製造段階
に相当する。
【００１３】図１に示すように、Ｐ型基板１を基にし、
この上にＮ型エピタキシャル層２を形成する。このエピ
タキシャル層は比較的薄く、例えば約１〜１．２μｍの
厚さである。
この上にＮ型エピタキシャル層２を形成する。このエピ
タキシャル層は比較的薄く、例えば約１〜１．２μｍの
厚さである。
【００１４】エピタキシャル層を成長させる前に、ＣＭ
ＯＳトランジスタのＮウェルまたはＰウェルを形成する
領域に該当する型の埋込み層を所望であれば形成し、バ
イポーラ側にＮ+ 型埋込み層３を形成する。
ＯＳトランジスタのＮウェルまたはＰウェルを形成する
領域に該当する型の埋込み層を所望であれば形成し、バ
イポーラ側にＮ+ 型埋込み層３を形成する。
【００１５】図２に示すようにＭＯＳ側に、周知の技術
で形成した厚い酸化物層５の開口によってＭＯＳトラン
ジスタ領域を画定する。Ｎ型ウェル８およびＰ型ウェル
９を、厚い酸化物領域または、開口内に形成した薄い酸
化物領域６を通し従来の方法で注入する。これらのウェ
ルは例えば、うち１回が厚い酸化物５を通しマスクをし
ていない領域に達する３回の連続注入によって形成す
る。これらのＮチャネルおよびＰチャネルはそれぞれ、
ＰチャネルＭＯＳトランジスタおよびＮチャネルＭＯＳ
トランジスタに使用される。表面のドーピング濃度（約
１０16原子／ｃｍ3 ）がトランジスタのしきい電圧を決
定する。一般的なケースでは、Ｐウェルは（Ｐ+ 型埋込
み層と結びついて）Ｐ基板と電気的に接触する。しか
し、少なくともＰウェルのいくつかをＮ型埋込み層上に
形成することもできる。ＮウェルはＰ基板中に形成さ
れ、Ｐウェルのように形成されたＰ領域によって横方向
が分離されているため、完全に分離されている。
で形成した厚い酸化物層５の開口によってＭＯＳトラン
ジスタ領域を画定する。Ｎ型ウェル８およびＰ型ウェル
９を、厚い酸化物領域または、開口内に形成した薄い酸
化物領域６を通し従来の方法で注入する。これらのウェ
ルは例えば、うち１回が厚い酸化物５を通しマスクをし
ていない領域に達する３回の連続注入によって形成す
る。これらのＮチャネルおよびＰチャネルはそれぞれ、
ＰチャネルＭＯＳトランジスタおよびＮチャネルＭＯＳ
トランジスタに使用される。表面のドーピング濃度（約
１０16原子／ｃｍ3 ）がトランジスタのしきい電圧を決
定する。一般的なケースでは、Ｐウェルは（Ｐ+ 型埋込
み層と結びついて）Ｐ基板と電気的に接触する。しか
し、少なくともＰウェルのいくつかをＮ型埋込み層上に
形成することもできる。ＮウェルはＰ基板中に形成さ
れ、Ｐウェルのように形成されたＰ領域によって横方向
が分離されているため、完全に分離されている。
【００１６】同時に、コレクタ接触回復ドライブイン、
すなわち埋込み層３に結合したコレクタ・ウェル１０が
形成される領域を、バイポーラ側の厚い酸化物５内に画
定する。このコレクタ・ウェルは、Ｎ型ウェル８を形成
するために実施する注入の少なくともいくつか、または
単独のＮ+ 型注入によって形成する。このコレクタ・ウ
ェルはまた、次に実施する、ＮチャネルＭＯＳトランジ
スタのソースおよびドレインの形成と同時に形成するこ
ともできる。ＮＰＮ型バイポーラ・トランジスタのベー
スおよびエミッタを形成する領域１１もこの厚い酸化物
内に画定する。何回かにわたるＮウェルおよびＰウェル
の注入の際にはこの領域１１をマスクする。
すなわち埋込み層３に結合したコレクタ・ウェル１０が
形成される領域を、バイポーラ側の厚い酸化物５内に画
定する。このコレクタ・ウェルは、Ｎ型ウェル８を形成
するために実施する注入の少なくともいくつか、または
単独のＮ+ 型注入によって形成する。このコレクタ・ウ
ェルはまた、次に実施する、ＮチャネルＭＯＳトランジ
スタのソースおよびドレインの形成と同時に形成するこ
ともできる。ＮＰＮ型バイポーラ・トランジスタのベー
スおよびエミッタを形成する領域１１もこの厚い酸化物
内に画定する。何回かにわたるＮウェルおよびＰウェル
の注入の際にはこの領域１１をマスクする。
【００１７】図３に示すとおり、ＭＯＳ側に、ＭＯＳト
ランジスタの分離ゲート１３および１４を従来の方法で
形成し、第１の注入（ＬＤＤ）を実施し、スペーサ１５
および１６を形成し、ドレインおよびソースの注入を実
施する。これらの注入は、ウェル８ではＰ型であり、ウ
ェル９ではＮ型である。Ｎチャネル・トランジスタのソ
ースおよびドレインのＰウェルへの注入の際に、コレク
タ・ウェル１０の表面に、次の結合を向上させるための
重くドープしたＮ型拡散１８を実施する。
ランジスタの分離ゲート１３および１４を従来の方法で
形成し、第１の注入（ＬＤＤ）を実施し、スペーサ１５
および１６を形成し、ドレインおよびソースの注入を実
施する。これらの注入は、ウェル８ではＰ型であり、ウ
ェル９ではＮ型である。Ｎチャネル・トランジスタのソ
ースおよびドレインのＰウェルへの注入の際に、コレク
タ・ウェル１０の表面に、次の結合を向上させるための
重くドープしたＮ型拡散１８を実施する。
【００１８】次いで、高速熱アニール（１０２５℃）を
実施する。
実施する。
【００１９】この段階の終わりには、（結合シリサイド
化（linkup silicidation ）の可能性と金属被覆を除い
て）ＭＯＳトランジスタはほとんど完成している。この
段階の後、ＮＰＮ型バイポーラ・トランジスタの実施を
開始する。
化（linkup silicidation ）の可能性と金属被覆を除い
て）ＭＯＳトランジスタはほとんど完成している。この
段階の後、ＮＰＮ型バイポーラ・トランジスタの実施を
開始する。
【００２０】図４に示す段階では、厚さが例えば約２０
ｎｍの酸化シリコン層２１、およびこれに続く厚さが例
えば約３０ｎｍの窒化シリコン層２２を含む二重保護層
をＣＶＤによって構造全体の上に付着させる。この層２
１−２２の、バイポーラ・トランジスタのエミッタ−ベ
ース領域を形成しようとする所望の領域１１のところに
開口を開ける。この開口は、厚い酸化物領域上で止まっ
ているため、決定的なものではないことに留意された
い。
ｎｍの酸化シリコン層２１、およびこれに続く厚さが例
えば約３０ｎｍの窒化シリコン層２２を含む二重保護層
をＣＶＤによって構造全体の上に付着させる。この層２
１−２２の、バイポーラ・トランジスタのエミッタ−ベ
ース領域を形成しようとする所望の領域１１のところに
開口を開ける。この開口は、厚い酸化物領域上で止まっ
ているため、決定的なものではないことに留意された
い。
【００２１】図５に示す段階では、厚さが例えば約２０
０ｎｍのシリコン層２３、続いて厚さが例えば、約３０
０ｎｍの封入酸化物層２４を構造全体の上に付着させ
る。
０ｎｍのシリコン層２３、続いて厚さが例えば、約３０
０ｎｍの封入酸化物層２４を構造全体の上に付着させ
る。
【００２２】シリコン層２３は後述するように、ＮＰＮ
トランジスタの外来性ベースのドーピング源として使用
され、ベース・ポリシリコンと呼ばれるものであるた
め、Ｐ型にドープされていなければならない。ポリシリ
コンとは呼ばれるが、アモルファス・シリコンなどの付
着させたシリコン層であればどんな種類でもよい。本発
明の態様にしたがい、ポリシリコンまたはドープされて
いないアモルファス・シリコンの層２３をまず付着さ
せ、その後この層にＰ型ドーピングを注入により実施す
ることが好ましい。ホウ素は、ＢＦ2 の形態で、非常に
高いドーズ量（１０15〜１０16原子／ｃｍ2 ）、低いエ
ネルギーで注入し、注入されたホウ素がこの層の上部に
集中し、領域１１の下のシリコン基板にホウ素が注入さ
れないようにするのが好ましい。
トランジスタの外来性ベースのドーピング源として使用
され、ベース・ポリシリコンと呼ばれるものであるた
め、Ｐ型にドープされていなければならない。ポリシリ
コンとは呼ばれるが、アモルファス・シリコンなどの付
着させたシリコン層であればどんな種類でもよい。本発
明の態様にしたがい、ポリシリコンまたはドープされて
いないアモルファス・シリコンの層２３をまず付着さ
せ、その後この層にＰ型ドーピングを注入により実施す
ることが好ましい。ホウ素は、ＢＦ2 の形態で、非常に
高いドーズ量（１０15〜１０16原子／ｃｍ2 ）、低いエ
ネルギーで注入し、注入されたホウ素がこの層の上部に
集中し、領域１１の下のシリコン基板にホウ素が注入さ
れないようにするのが好ましい。
【００２３】図６に示す段階では、領域１１の中央部分
の層２４および２３に開口を開ける。この開口は、幅が
０．４μｍと０．８μｍの間で、単結晶シリコン中に５
０ｎｍ未満の深さに達するものとする。次いで、Ｎ型ド
ーパントを注入し、ＮＰＮトランジスタのコレクタ３０
を画定する。したがってこのコレクタは開口に対して自
己整合している。このＮ型注入は、中程度のドーズ量、
高いエネルギー（例えば、１０12〜１０14原子／ｃｍ
2 、５００ｋｅＶ）で実施する。こうして、横方向の広
がりの制限が後に形成する真性ベースと実質的に等しい
コレクタ有効領域が得られる。これは、コレクタと外来
性ベースの間の漂遊容量が小さいＮＰＮトランジスタを
得るのに役立つ。コレクタのプロファイルが、一つに
は、コレクタの抵抗とコレクタの通過時間の、他方で
は、エミッタ−コレクタ間の降伏電圧およびベース−コ
レクタ間の降伏電圧（一般に４ボルト）を十分高くする
ことと、ベース−コレクタ間の容量を小さくすることと
の最も良い可能な妥協点を与えるように、この注入を最
適化する（例えば連続注入などによる）。このコレクタ
の注入が、ＣＭＯＳトランジスタを最適化し、次いでこ
れとは別にＮＰＮトランジスタの特性を最適化するのに
適したドーピング濃度および厚さを有するエピタキシャ
ル層２をあらかじめ選択することを可能とすることに留
意されたい。特に、このエピタキシャル層を、ＮＰＮト
ランジスタのコレクタ層として直接使用しなければなら
ない場合に比べて、この層の厚さを厚くすることができ
る。
の層２４および２３に開口を開ける。この開口は、幅が
０．４μｍと０．８μｍの間で、単結晶シリコン中に５
０ｎｍ未満の深さに達するものとする。次いで、Ｎ型ド
ーパントを注入し、ＮＰＮトランジスタのコレクタ３０
を画定する。したがってこのコレクタは開口に対して自
己整合している。このＮ型注入は、中程度のドーズ量、
高いエネルギー（例えば、１０12〜１０14原子／ｃｍ
2 、５００ｋｅＶ）で実施する。こうして、横方向の広
がりの制限が後に形成する真性ベースと実質的に等しい
コレクタ有効領域が得られる。これは、コレクタと外来
性ベースの間の漂遊容量が小さいＮＰＮトランジスタを
得るのに役立つ。コレクタのプロファイルが、一つに
は、コレクタの抵抗とコレクタの通過時間の、他方で
は、エミッタ−コレクタ間の降伏電圧およびベース−コ
レクタ間の降伏電圧（一般に４ボルト）を十分高くする
ことと、ベース−コレクタ間の容量を小さくすることと
の最も良い可能な妥協点を与えるように、この注入を最
適化する（例えば連続注入などによる）。このコレクタ
の注入が、ＣＭＯＳトランジスタを最適化し、次いでこ
れとは別にＮＰＮトランジスタの特性を最適化するのに
適したドーピング濃度および厚さを有するエピタキシャ
ル層２をあらかじめ選択することを可能とすることに留
意されたい。特に、このエピタキシャル層を、ＮＰＮト
ランジスタのコレクタ層として直接使用しなければなら
ない場合に比べて、この層の厚さを厚くすることができ
る。
【００２４】図７に示すように、レジスト・マスク除去
後、熱酸化が実施され、この間に厚さが５〜１０ｎｍの
桁の熱酸化物層３１が形成され、ポリシリコン層２３に
含まれるホウ素が下のエピタキシャル層に拡散し始め、
接合深さが約１００ｎｍのエキストリンシック・ベース
領域３２を形成する。この拡散は次いで、バイポーラ構
造の最後のアニールで完了する。次いで、酸化物３１を
通してＰ型注入を実施し、層２３および２４の開口の中
央に真性ベース領域３３を形成させる。この真性ベース
は、低エネルギーのホウ素（例えば、１０13原子／ｃｍ
2 、５ｋｅＶ）で注入を実施することが好ましい。ポリ
シリコン２３との接触は、このポリシリコンのホウ素を
横方向に拡散させることによって実施する。
後、熱酸化が実施され、この間に厚さが５〜１０ｎｍの
桁の熱酸化物層３１が形成され、ポリシリコン層２３に
含まれるホウ素が下のエピタキシャル層に拡散し始め、
接合深さが約１００ｎｍのエキストリンシック・ベース
領域３２を形成する。この拡散は次いで、バイポーラ構
造の最後のアニールで完了する。次いで、酸化物３１を
通してＰ型注入を実施し、層２３および２４の開口の中
央に真性ベース領域３３を形成させる。この真性ベース
は、低エネルギーのホウ素（例えば、１０13原子／ｃｍ
2 、５ｋｅＶ）で注入を実施することが好ましい。ポリ
シリコン２３との接触は、このポリシリコンのホウ素を
横方向に拡散させることによって実施する。
【００２５】次いで、薄い窒化シリコン層（３０ｎｍ）
を均一に付着させ、ポリシリコン層（１００ｎｍ）でお
おう。次いで、ポリシリコン層を異方的にエッチング
し、層２３および２４に掘られた開口の側面にスペーサ
４３のみを残すようにする。次に、窒化シリコンを均一
にエッチングし、ポリシリコン・スペーサ４３によって
エッチング（化学的エッチングまたはプラズマ・エッチ
ング）から保護されている領域４４の所定の場所だけ残
す。こうして、真性ベースを画定するために層２３およ
び２４に当初形成された開口よりも小さな開口が窒化物
４４およびスペーサ４３によって画定される。このさら
に小さな開口はエミッタの開口である。スペーサがそれ
ぞれ１５０ｎｍの幅を有すると、この小開口の幅は約
０．５μｍになる。
を均一に付着させ、ポリシリコン層（１００ｎｍ）でお
おう。次いで、ポリシリコン層を異方的にエッチング
し、層２３および２４に掘られた開口の側面にスペーサ
４３のみを残すようにする。次に、窒化シリコンを均一
にエッチングし、ポリシリコン・スペーサ４３によって
エッチング（化学的エッチングまたはプラズマ・エッチ
ング）から保護されている領域４４の所定の場所だけ残
す。こうして、真性ベースを画定するために層２３およ
び２４に当初形成された開口よりも小さな開口が窒化物
４４およびスペーサ４３によって画定される。このさら
に小さな開口はエミッタの開口である。スペーサがそれ
ぞれ１５０ｎｍの幅を有すると、この小開口の幅は約
０．５μｍになる。
【００２６】図８に示す段階では、エミッタ注入（ホウ
素）の間の保護層および窒化シリコン層のエッチング止
めとして使用した開口の底の、薄い酸化物層３１を、例
えば希フッ化水素酸浴中で徹底的に清浄化する。重くド
ープしたＮ型ポリシリコン層を付着させ、次いでエッチ
ングして、領域４６を所定の位置に残す。ドープされた
ポリシリコン層領域４６を選択した場所に維持して、例
えば、このポリシリコン領域４６とベース・ポリシリコ
ン領域２３の間にキャパシタを形成することができる。
素）の間の保護層および窒化シリコン層のエッチング止
めとして使用した開口の底の、薄い酸化物層３１を、例
えば希フッ化水素酸浴中で徹底的に清浄化する。重くド
ープしたＮ型ポリシリコン層を付着させ、次いでエッチ
ングして、領域４６を所定の位置に残す。ドープされた
ポリシリコン層領域４６を選択した場所に維持して、例
えば、このポリシリコン領域４６とベース・ポリシリコ
ン領域２３の間にキャパシタを形成することができる。
【００２７】図９に示す段階では、バイポーラ・トラン
ジスタのエミッタ−ベース領域、およびベース・ポリシ
リコン層２３の部分を使用するデバイス（レジスタ、キ
ャパシタ等）を含む領域が他にあれば、その領域を除く
部分から酸化物層２４およびベース・ポリシリコン層２
３を除去する。次いで、封入酸化シリコン層４７を付着
させる。
ジスタのエミッタ−ベース領域、およびベース・ポリシ
リコン層２３の部分を使用するデバイス（レジスタ、キ
ャパシタ等）を含む領域が他にあれば、その領域を除く
部分から酸化物層２４およびベース・ポリシリコン層２
３を除去する。次いで、封入酸化シリコン層４７を付着
させる。
【００２８】次いで、トランジスタのベース領域の中央
のポリシリコン層４６に含まれたドーパントの浸透アニ
ールを実施して、Ｎ型エミッタ４９を形成する。バイポ
ーラ・トランジスタに関連したアニールは、ドーピング
の電気的再活性化を確実にし、接合深さを約６０ｎｍに
する。このアニールは、高速熱アニール型および／また
は炉アニールである。熱処理条件（３０秒、１０００
℃）は、ＭＯＳトランジスタに対するものより軽いの
で、ＭＯＳトランジスタに影響を与えることはない。
のポリシリコン層４６に含まれたドーパントの浸透アニ
ールを実施して、Ｎ型エミッタ４９を形成する。バイポ
ーラ・トランジスタに関連したアニールは、ドーピング
の電気的再活性化を確実にし、接合深さを約６０ｎｍに
する。このアニールは、高速熱アニール型および／また
は炉アニールである。熱処理条件（３０秒、１０００
℃）は、ＭＯＳトランジスタに対するものより軽いの
で、ＭＯＳトランジスタに影響を与えることはない。
【００２９】図１０に示す段階では、例えば、Ｐチャネ
ルＭＯＳトランジスタやバイポーラ・トランジスタのコ
レクタ・ウェルなどのケイ化しようとする活性領域およ
び／またはポリシリコン領域の上の封入酸化シリコン層
４７、窒化シリコン層２２、保護酸化シリコン層２１を
除去する。金属ケイ化物５０を、露出したポリシリコン
および単結晶シリコン領域上に選択的に形成する。
ルＭＯＳトランジスタやバイポーラ・トランジスタのコ
レクタ・ウェルなどのケイ化しようとする活性領域およ
び／またはポリシリコン領域の上の封入酸化シリコン層
４７、窒化シリコン層２２、保護酸化シリコン層２１を
除去する。金属ケイ化物５０を、露出したポリシリコン
および単結晶シリコン領域上に選択的に形成する。
【００３０】図１１に示す段階では、平坦化分離層５１
を、周知の方法、例えばホウ素およびリンをドープした
ガラス（ＢＰＳＧ）を付着させるなどの方法で付着さ
せ、アニールする。続いて、この層およびこの下に層が
あればその層の、接点を形成しようとする場所に開口を
開ける。いくつかの接点しか図示しなかったのは、周知
のとおり、接点は有効領域の直上にとる必要は必ずしも
なく、これらの有効領域から延びる導電性領域の横方向
の延長部分に実施することもできるからである。よって
図１１では、ＰチャネルＭＯＳトランジスタのドレイン
接点５３、バイポーラ・トランジスタのコレクタ接点５
４、エミッタ接点５５、ベース接点５６のみを示した。
を、周知の方法、例えばホウ素およびリンをドープした
ガラス（ＢＰＳＧ）を付着させるなどの方法で付着さ
せ、アニールする。続いて、この層およびこの下に層が
あればその層の、接点を形成しようとする場所に開口を
開ける。いくつかの接点しか図示しなかったのは、周知
のとおり、接点は有効領域の直上にとる必要は必ずしも
なく、これらの有効領域から延びる導電性領域の横方向
の延長部分に実施することもできるからである。よって
図１１では、ＰチャネルＭＯＳトランジスタのドレイン
接点５３、バイポーラ・トランジスタのコレクタ接点５
４、エミッタ接点５５、ベース接点５６のみを示した。
【００３１】図１２は、図１１のバイポーラ側に対応
し、バイポーラ・トランジスタのエミッタ−ベース領域
を拡大して示したものである。
し、バイポーラ・トランジスタのエミッタ−ベース領域
を拡大して示したものである。
【００３２】桁の大きさの例を与えるため示すが、具体
的な実施形態では、以下の数値データを有する構造の実
施態様を選択することができる（ｅは厚さ、Ｃｓは表面
濃度または均質な層の平均濃度を表す。） 基板１：Ｃｓ＝１０15原子／ｃｍ3 エピ層２：Ｃｓ＝１０16原子／ｃｍ3 、ｅ＝０．８〜
１．４μｍ 埋込み層３：Ｃｓ＝１０20原子／ｃｍ3 酸化物５：ｅ＝０．５μｍ Ｎ型またはＰ型ソースおよびドレイン：Ｃｓ＝１０20原
子／ｃｍ3 、ｅ＝０．１５μｍ
的な実施形態では、以下の数値データを有する構造の実
施態様を選択することができる（ｅは厚さ、Ｃｓは表面
濃度または均質な層の平均濃度を表す。） 基板１：Ｃｓ＝１０15原子／ｃｍ3 エピ層２：Ｃｓ＝１０16原子／ｃｍ3 、ｅ＝０．８〜
１．４μｍ 埋込み層３：Ｃｓ＝１０20原子／ｃｍ3 酸化物５：ｅ＝０．５μｍ Ｎ型またはＰ型ソースおよびドレイン：Ｃｓ＝１０20原
子／ｃｍ3 、ｅ＝０．１５μｍ
【００３３】前述の製造方法は、高精細ＣＭＯＳトラン
ジスタの既存の製造ラインと完全な互換性があり、同時
に、コレクタ領域、真性ベース領域、エミッタ領域が自
己整合性であるバイポーラ・トランジスタの実施を可能
とする。
ジスタの既存の製造ラインと完全な互換性があり、同時
に、コレクタ領域、真性ベース領域、エミッタ領域が自
己整合性であるバイポーラ・トランジスタの実施を可能
とする。
【００３４】このバイポーラ・トランジスタは多くの利
点を有する。その性能は、ＣＭＯＳトランジスタの存在
に影響されない。具体的には、これを無線周波数で使用
することができる（遮断周波数４０ＧＨｚ超）。このバ
イポーラ・トランジスタは、相互コンダクタンスが非常
に高く、低雑音であるため、アナログ用途に向く。具体
的には、ベース接点（Ｐ+ ポリシリコン中にある）が、
ベースの抵抗を有利に大幅に低減し、ＲＦ雑音指数を有
利に向上させる。よって、このバイポーラ・トランジス
タをある種のガリウムヒ素トランジスタの代わりに使用
して、低コスト化することができ、高性能ＣＭＯＳ回路
と同じチップ上に結合できる可能性がある。
点を有する。その性能は、ＣＭＯＳトランジスタの存在
に影響されない。具体的には、これを無線周波数で使用
することができる（遮断周波数４０ＧＨｚ超）。このバ
イポーラ・トランジスタは、相互コンダクタンスが非常
に高く、低雑音であるため、アナログ用途に向く。具体
的には、ベース接点（Ｐ+ ポリシリコン中にある）が、
ベースの抵抗を有利に大幅に低減し、ＲＦ雑音指数を有
利に向上させる。よって、このバイポーラ・トランジス
タをある種のガリウムヒ素トランジスタの代わりに使用
して、低コスト化することができ、高性能ＣＭＯＳ回路
と同じチップ上に結合できる可能性がある。
【００３５】集積回路のいくつかの一次構成部分の分離
を最適にするためには、集積回路のエピタキシャル層全
体を貫通し、誘電体を充填したトレンチによってこれら
の構成部分を分離するのが望ましいことが一般に知られ
ている。これは、一方で、非常に高い周波数で動作する
トランジスタ、他方で、高周波トランジスタが放出する
寄生キャリヤの影響を受けやすいアナログ回路を含むＢ
ＩＣＭＯＳ型の回路に特に有効である。例えば、移動電
話システムなど、異なった機能が入り混じったものには
このような回路がよく見られる。しかし実際には、この
トレンチ分離は実施が極めて難しいため、普通は断念さ
れ、寄生が生じやすい構成部分は別々のチップに実施さ
れる。
を最適にするためには、集積回路のエピタキシャル層全
体を貫通し、誘電体を充填したトレンチによってこれら
の構成部分を分離するのが望ましいことが一般に知られ
ている。これは、一方で、非常に高い周波数で動作する
トランジスタ、他方で、高周波トランジスタが放出する
寄生キャリヤの影響を受けやすいアナログ回路を含むＢ
ＩＣＭＯＳ型の回路に特に有効である。例えば、移動電
話システムなど、異なった機能が入り混じったものには
このような回路がよく見られる。しかし実際には、この
トレンチ分離は実施が極めて難しいため、普通は断念さ
れ、寄生が生じやすい構成部分は別々のチップに実施さ
れる。
【００３６】本発明は、以前に説明したＢＩＣＭＯＳ集
積回路の製造方法と互換性のあるトレンチ分離の実施形
態を提供する。具体的には、以前に説明した段階に一切
段階を追加しないこの方法によってトレンチを作ること
ができることを示す。さらに、この方法は、以前に説明
したマスクとの自己整合によって、トレンチの位置を極
めて正確に定めることができる。
積回路の製造方法と互換性のあるトレンチ分離の実施形
態を提供する。具体的には、以前に説明した段階に一切
段階を追加しないこの方法によってトレンチを作ること
ができることを示す。さらに、この方法は、以前に説明
したマスクとの自己整合によって、トレンチの位置を極
めて正確に定めることができる。
【００３７】この方法の最初の段階は、図１ないし図３
に関して以前に説明した段階、すなわち、ＭＯＳトラン
ジスタが事実上完成した製造段階からスタートする。
に関して以前に説明した段階、すなわち、ＭＯＳトラン
ジスタが事実上完成した製造段階からスタートする。
【００３８】図１３は、以前に説明した図４に対応す
る。酸化シリコンおよび窒化シリコンの二重層２１、２
２の、バイポーラ・トランジスタのエミッタ−ベース位
置に開口を開けるのに加えて、この二重層の、厚い酸化
物領域５の上の位置１０１に開口を開ける。
る。酸化シリコンおよび窒化シリコンの二重層２１、２
２の、バイポーラ・トランジスタのエミッタ−ベース位
置に開口を開けるのに加えて、この二重層の、厚い酸化
物領域５の上の位置１０１に開口を開ける。
【００３９】図１４の段階は、図５の段階、すなわち厚
さが例えば２００ｎｍのベース・ポリシリコン層２３、
および厚さが例えば３００ｎｍの酸化シリコン層２４を
連続して付着させる段階に対応する。
さが例えば２００ｎｍのベース・ポリシリコン層２３、
および厚さが例えば３００ｎｍの酸化シリコン層２４を
連続して付着させる段階に対応する。
【００４０】図６に対応する図１５に示す段階では、層
２３、２４のエミッタ−ベース領域の上の部分に開口を
開けるだけでなく、開口１０１の上にも、図１３の段階
で形成した開口１０１よりも図１５の段階で形成する開
口１０３が小さくなるように開口を開ける。本発明の少
なくとも一実施形態では、この開口１０３が、形成すべ
きトレンチの位置と幅を決定することがわかるであろ
う。したがってこの位置は、集積回路の他の構成部分の
位置に対して高い精度で画定される。層２３および２４
のエッチングは、以前に説明した方法の真に重要な段階
であり、対応するマスクは高い精度で画定され、配置さ
れる。
２３、２４のエミッタ−ベース領域の上の部分に開口を
開けるだけでなく、開口１０１の上にも、図１３の段階
で形成した開口１０１よりも図１５の段階で形成する開
口１０３が小さくなるように開口を開ける。本発明の少
なくとも一実施形態では、この開口１０３が、形成すべ
きトレンチの位置と幅を決定することがわかるであろ
う。したがってこの位置は、集積回路の他の構成部分の
位置に対して高い精度で画定される。層２３および２４
のエッチングは、以前に説明した方法の真に重要な段階
であり、対応するマスクは高い精度で画定され、配置さ
れる。
【００４１】図１６に示す段階は、以前に図７に示した
段階に対応する。この段階では、ポリシリコン層２３の
側面上の熱酸化物層１３１、および窒化物層１４４の一
部を囲むポリシリコン・スペーサ１４３を開口１０１内
に形成する。
段階に対応する。この段階では、ポリシリコン層２３の
側面上の熱酸化物層１３１、および窒化物層１４４の一
部を囲むポリシリコン・スペーサ１４３を開口１０１内
に形成する。
【００４２】図８の段階で連続して実施する、エミッタ
の開口の底の熱酸化物３１をエッチングする段階、エミ
ッタ・ポリシリコン層４６を付着させる段階、有効領域
以外のエミッタ・ポリシリコンをマスキングおよびエッ
チングによって除去する段階については既に説明した。
の開口の底の熱酸化物３１をエッチングする段階、エミ
ッタ・ポリシリコン層４６を付着させる段階、有効領域
以外のエミッタ・ポリシリコンをマスキングおよびエッ
チングによって除去する段階については既に説明した。
【００４３】同じ操作を、図１７に示すように領域１０
３で繰り返す。だだし領域１０３では、シリコン４６、
および同時にポリシリコン・スペーサ１４３を完全にエ
ッチングすることが好ましい。
３で繰り返す。だだし領域１０３では、シリコン４６、
および同時にポリシリコン・スペーサ１４３を完全にエ
ッチングすることが好ましい。
【００４４】図９に関連して説明した段階では、保護酸
化物層２４およびベース・ポリシリコン層２３のエッチ
ングは、有効領域の外側について実施した。本発明にし
たがって図１８に示すように、この操作のマスクとして
使用するレジスト層中に開口１０３に対応する開口１０
５を開ける。
化物層２４およびベース・ポリシリコン層２３のエッチ
ングは、有効領域の外側について実施した。本発明にし
たがって図１８に示すように、この操作のマスクとして
使用するレジスト層中に開口１０３に対応する開口１０
５を開ける。
【００４５】開口１０５を、形成すべきトレンチの寸法
を画定する開口１０３よりわずかに小さくすることがで
きる。
を画定する開口１０３よりわずかに小さくすることがで
きる。
【００４６】しかし、本発明の好ましい実施例にしたが
って、図１８に示すように、形成すべきトレンチの寸法
を画定する開口１０３より開口１０５を大きくする。
って、図１８に示すように、形成すべきトレンチの寸法
を画定する開口１０３より開口１０５を大きくする。
【００４７】図１９に結果を示す段階では、窒化シリコ
ンの等方性プラズマ・エッチングを実施して、窒化物１
４４を除去する。次いで、保護層２４を異方性エッチン
グしている間に、開口１０３の下の厚い酸化物層５をエ
ッチングする。
ンの等方性プラズマ・エッチングを実施して、窒化物１
４４を除去する。次いで、保護層２４を異方性エッチン
グしている間に、開口１０３の下の厚い酸化物層５をエ
ッチングする。
【００４８】図２０に結果を示す段階では、ポリシリコ
ン層２３をエッチングしている間に、シリコン基板上に
形成されたエピタキシャル層２を、シリコン基板１とエ
ピタキシャル層２の界面に達するまでエッチングする。
このようにして、深さ約１〜１．５μｍ、幅０．２５〜
０．５μｍまたはそれ以上の分離ディープ・トレンチ１
５０を実施する。寸法は、所望の結果に基づいて選択す
る。例えばトレンチを、埋込み層３の底面より深く延ば
してもよい。
ン層２３をエッチングしている間に、シリコン基板上に
形成されたエピタキシャル層２を、シリコン基板１とエ
ピタキシャル層２の界面に達するまでエッチングする。
このようにして、深さ約１〜１．５μｍ、幅０．２５〜
０．５μｍまたはそれ以上の分離ディープ・トレンチ１
５０を実施する。寸法は、所望の結果に基づいて選択す
る。例えばトレンチを、埋込み層３の底面より深く延ば
してもよい。
【００４９】保護酸化物層２４のおよびポリシリコン層
２３の前述の異方性エッチングは、特別な障害もなく実
施することができることに留意されたい。酸化シリコン
とシリコンまたはポリシリコンのエッチング選択性を確
実に良好とするプラズマ・エッチング法は当業者に周知
である。したがって、酸化物層２３のエッチングを延長
して、厚い酸化物層５の層厚全体をエッチングするのは
容易である。この厚い酸化物層の厚さは約０．５μｍで
あり、一方、酸化物層２３の厚さは約０．３μｍである
ことを思い起こされたい。トレンチを形成する領域の外
側には窒化シリコン層上に、ポリシリコン層２３のエッ
チングに対する明確なエッチング止めがあるので、同様
に、厚さが約０．２μｍのポリシリコン層２３をエッチ
ングするのと同時に、約１μｍ（またはそれ以上）の厚
さのエピタキシャル層を簡単にエッチングすることがで
きる。
２３の前述の異方性エッチングは、特別な障害もなく実
施することができることに留意されたい。酸化シリコン
とシリコンまたはポリシリコンのエッチング選択性を確
実に良好とするプラズマ・エッチング法は当業者に周知
である。したがって、酸化物層２３のエッチングを延長
して、厚い酸化物層５の層厚全体をエッチングするのは
容易である。この厚い酸化物層の厚さは約０．５μｍで
あり、一方、酸化物層２３の厚さは約０．３μｍである
ことを思い起こされたい。トレンチを形成する領域の外
側には窒化シリコン層上に、ポリシリコン層２３のエッ
チングに対する明確なエッチング止めがあるので、同様
に、厚さが約０．２μｍのポリシリコン層２３をエッチ
ングするのと同時に、約１μｍ（またはそれ以上）の厚
さのエピタキシャル層を簡単にエッチングすることがで
きる。
【００５０】保護酸化シリコン層４７を従来の方法で付
着させる際に、図２１に示すように、形成したディープ
・トレンチ１５０に酸化物を充填することができる。
着させる際に、図２１に示すように、形成したディープ
・トレンチ１５０に酸化物を充填することができる。
【００５１】図２１に示す段階の後は、図１０ないし図
１２に関連して以前に説明した段階を一切の変更なしで
実施し、方法を継続する。
１２に関連して以前に説明した段階を一切の変更なしで
実施し、方法を継続する。
【００５２】このようにして、以前に説明した集積回路
の形成に必要な段階に関して、製造段階を一切追加する
ことなく、集積回路のエピタキシャル層中にディープ・
トレンチを形成した。数少ない修正には、マスクの形状
の変更および、窒化シリコンの等方性エッチング段階の
修正の可能性が含まれる。
の形成に必要な段階に関して、製造段階を一切追加する
ことなく、集積回路のエピタキシャル層中にディープ・
トレンチを形成した。数少ない修正には、マスクの形状
の変更および、窒化シリコンの等方性エッチング段階の
修正の可能性が含まれる。
【００５３】本発明に基づくラインを使用することによ
って、他の構成部分を得ることができ、このラインが多
くの変更、修正、改良を有することができることに当業
者は気が付くであろう。具体的には、指摘したいくつか
の数値は例示としてのみ上げたものであり、指摘した各
材料は例示のためであり、同じ機能（例えば、他の材料
に対するエッチング選択性）を実行する他の材料で置き
換えることができるものである。さらに、各種一次構成
部分は、正または負の導電性を有する埋込み層の有無に
関わらず実施できるものである。
って、他の構成部分を得ることができ、このラインが多
くの変更、修正、改良を有することができることに当業
者は気が付くであろう。具体的には、指摘したいくつか
の数値は例示としてのみ上げたものであり、指摘した各
材料は例示のためであり、同じ機能（例えば、他の材料
に対するエッチング選択性）を実行する他の材料で置き
換えることができるものである。さらに、各種一次構成
部分は、正または負の導電性を有する埋込み層の有無に
関わらず実施できるものである。
【００５４】このような変更、修正、改良は、この開示
の一部をなすものであり、本発明の趣旨および範囲に含
まれるものである。よって以上の説明は単に例示的なも
のであり、限定的なものではない。本発明は、特許請求
の範囲およびその等価物に定義されたもののみに限定さ
れるものである。
の一部をなすものであり、本発明の趣旨および範囲に含
まれるものである。よって以上の説明は単に例示的なも
のであり、限定的なものではない。本発明は、特許請求
の範囲およびその等価物に定義されたもののみに限定さ
れるものである。
【図１】ＮチャネルＭＯＳトランジスタ、ＰチャネルＭ
ＯＳトランジスタ、ＮＰＮ型バイポーラ・トランジスタ
の実施形態の製造段階を連続的に示す簡略断面図であ
る。
ＯＳトランジスタ、ＮＰＮ型バイポーラ・トランジスタ
の実施形態の製造段階を連続的に示す簡略断面図であ
る。
【図２】ＮチャネルＭＯＳトランジスタ、ＰチャネルＭ
ＯＳトランジスタ、ＮＰＮ型バイポーラ・トランジスタ
の実施形態の製造段階を連続的に示す簡略断面図であ
る。
ＯＳトランジスタ、ＮＰＮ型バイポーラ・トランジスタ
の実施形態の製造段階を連続的に示す簡略断面図であ
る。
【図３】ＮチャネルＭＯＳトランジスタ、ＰチャネルＭ
ＯＳトランジスタ、ＮＰＮ型バイポーラ・トランジスタ
の実施形態の製造段階を連続的に示す簡略断面図であ
る。
ＯＳトランジスタ、ＮＰＮ型バイポーラ・トランジスタ
の実施形態の製造段階を連続的に示す簡略断面図であ
る。
【図４】ＮチャネルＭＯＳトランジスタ、ＰチャネルＭ
ＯＳトランジスタ、ＮＰＮ型バイポーラ・トランジスタ
の実施形態の製造段階を連続的に示す簡略断面図であ
る。
ＯＳトランジスタ、ＮＰＮ型バイポーラ・トランジスタ
の実施形態の製造段階を連続的に示す簡略断面図であ
る。
【図５】ＮチャネルＭＯＳトランジスタ、ＰチャネルＭ
ＯＳトランジスタ、ＮＰＮ型バイポーラ・トランジスタ
の実施形態の製造段階を連続的に示す簡略断面図であ
る。
ＯＳトランジスタ、ＮＰＮ型バイポーラ・トランジスタ
の実施形態の製造段階を連続的に示す簡略断面図であ
る。
【図６】ＮチャネルＭＯＳトランジスタ、ＰチャネルＭ
ＯＳトランジスタ、ＮＰＮ型バイポーラ・トランジスタ
の実施形態の製造段階を連続的に示す簡略断面図であ
る。
ＯＳトランジスタ、ＮＰＮ型バイポーラ・トランジスタ
の実施形態の製造段階を連続的に示す簡略断面図であ
る。
【図７】ＮチャネルＭＯＳトランジスタ、ＰチャネルＭ
ＯＳトランジスタ、ＮＰＮ型バイポーラ・トランジスタ
の実施形態の製造段階を連続的に示す簡略断面図であ
る。
ＯＳトランジスタ、ＮＰＮ型バイポーラ・トランジスタ
の実施形態の製造段階を連続的に示す簡略断面図であ
る。
【図８】ＮチャネルＭＯＳトランジスタ、ＰチャネルＭ
ＯＳトランジスタ、ＮＰＮ型バイポーラ・トランジスタ
の実施形態の製造段階を連続的に示す簡略断面図であ
る。
ＯＳトランジスタ、ＮＰＮ型バイポーラ・トランジスタ
の実施形態の製造段階を連続的に示す簡略断面図であ
る。
【図９】ＮチャネルＭＯＳトランジスタ、ＰチャネルＭ
ＯＳトランジスタ、ＮＰＮ型バイポーラ・トランジスタ
の実施形態の製造段階を連続的に示す簡略断面図であ
る。
ＯＳトランジスタ、ＮＰＮ型バイポーラ・トランジスタ
の実施形態の製造段階を連続的に示す簡略断面図であ
る。
【図１０】ＮチャネルＭＯＳトランジスタ、Ｐチャネル
ＭＯＳトランジスタ、ＮＰＮ型バイポーラ・トランジス
タの実施形態の製造段階を連続的に示す簡略断面図であ
る。
ＭＯＳトランジスタ、ＮＰＮ型バイポーラ・トランジス
タの実施形態の製造段階を連続的に示す簡略断面図であ
る。
【図１１】ＮチャネルＭＯＳトランジスタ、Ｐチャネル
ＭＯＳトランジスタ、ＮＰＮ型バイポーラ・トランジス
タの実施形態の製造段階を連続的に示す簡略断面図であ
る。
ＭＯＳトランジスタ、ＮＰＮ型バイポーラ・トランジス
タの実施形態の製造段階を連続的に示す簡略断面図であ
る。
【図１２】図１ないし図１１に示す方法で得られるＮＰ
Ｎ型バイポーラ・トランジスタの拡大図である。
Ｎ型バイポーラ・トランジスタの拡大図である。
【図１３】本発明に基づくキャパシタの製造段階を示す
図である。
図である。
【図１４】本発明に基づくキャパシタの製造段階を示す
図である。
図である。
【図１５】本発明に基づくキャパシタの製造段階を示す
図である。
図である。
【図１６】本発明に基づくキャパシタの製造段階を示す
図である。
図である。
【図１７】本発明に基づくキャパシタの製造段階を示す
図である。
図である。
【図１８】本発明に基づくキャパシタの製造段階を示す
図である。
図である。
【図１９】本発明に基づくキャパシタの製造段階を示す
図である。
図である。
【図２０】本発明に基づくキャパシタの製造段階を示す
図である。
図である。
【図２１】本発明に基づくキャパシタの製造段階を示す
図である。
図である。
１ Ｐ型基板 ２ Ｎ型エピタキシャル層 ３ Ｎ+ 型埋込み層 ５ 厚い酸化物層 ８ Ｎ型ウェル ９ Ｐ型ウェル ６ 薄い酸化物領域 １０ コレクタ・ウェル １１ ＮＰＮ型トランジスタのベースおよびエミッタを
形成する領域 １３ ＭＯＳトランジスタのゲート １４ ＭＯＳトランジスタのゲート １５ スペーサ １６ スペーサ １８ 重くドープしたＮ型拡散 ２１ 酸化シリコン層 ２２ 窒化シリコン層 ２３ シリコン層 ２４ 封入酸化物層 ３０ コレクタ ３１ 熱酸化物層 ３２ 外来性ベース領域 ３３ 真性ベース領域 ４３ スペーサ ４４ 窒化シリコン層 ４６ 重くドープしたポリシリコン層 ４７ 封入酸化シリコン層 ５０ 金属ケイ化物 ５１ 平坦化分離層 ５３ ドレイン接点 ５４ コレクタ接点 ５５ エミッタ接点 ５６ ベース接点 １０１ 開口 １４３ ポリシリコン・スペーサ １３１ 熱酸化物層 １４４ 窒化シリコン層
形成する領域 １３ ＭＯＳトランジスタのゲート １４ ＭＯＳトランジスタのゲート １５ スペーサ １６ スペーサ １８ 重くドープしたＮ型拡散 ２１ 酸化シリコン層 ２２ 窒化シリコン層 ２３ シリコン層 ２４ 封入酸化物層 ３０ コレクタ ３１ 熱酸化物層 ３２ 外来性ベース領域 ３３ 真性ベース領域 ４３ スペーサ ４４ 窒化シリコン層 ４６ 重くドープしたポリシリコン層 ４７ 封入酸化シリコン層 ５０ 金属ケイ化物 ５１ 平坦化分離層 ５３ ドレイン接点 ５４ コレクタ接点 ５５ エミッタ接点 ５６ ベース接点 １０１ 開口 １４３ ポリシリコン・スペーサ １３１ 熱酸化物層 １４４ 窒化シリコン層
フロントページの続き (72)発明者 ジョスリーヌ ムーリエ フランス国， 38120 サン エグレーブ, リュ デュ ドラック， 36ビス番地 (72)発明者 ジェルメーヌ トルワラール フランス国， 38100 グルノーブル， ガルリー ドゥ ラルルカン， 64番地
Claims (5)
- 【請求項１】 ＢＩＣＭＯＳ型の集積回路中にディープ
・トレンチを形成する方法において、バイポーラ・トラ
ンジスタの形成が具体的には、 ベース・ポリシリコン層（２３）を付着させる段階と、 保護酸化物層（２４）を付着させる段階と、 エミッタ・ベース開口を形成する段階と、 エミッタ・ポリシリコン層（４６）を付着させ、この層
をエッチングする段階と、 バイポーラ・トランジスタの領域の外側の酸化シリコン
保護層（２４）およびベース・ポリシリコン層（２３）
をエッチングする段階を含み、 トレンチの形成が、 エミッタ−ベース開口を開けている間に、保護酸化物層
およびベース・ポリシリコン層の厚い酸化物領域（５）
の上の部分に共通の開口を開ける段階と、保護酸化物層
をエッチングしている間に、厚い酸化物層（５）をエッ
チングする段階と、 ベース・ポリシリコンをエッチングしている間に、厚い
酸化物の下のシリコン（２）をエッチングする段階を含
むことを特徴とする方法。 - 【請求項２】 トレンチを画定する小さい方のマスク
が、保護酸化物層およびベース・ポリシリコン層の共通
の開口に対応するマスクであることを特徴とする、請求
項１に記載の方法。 - 【請求項３】 保護酸化物層およびベース・ポリシリコ
ン層の共通の開口を開ける前に、表面の窒化シリコン層
（１４４）を除去する段階を含むことを特徴とする、請
求項１に記載の方法。 - 【請求項４】 トレンチ（１５０）を約１〜１．５μｍ
の深さまでエッチングすることを特徴とする、請求項１
に記載の方法。 - 【請求項５】 トレンチ（１５０）が約０．２５〜０．
５０μｍの幅を有することを特徴とする、請求項４に記
載の方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| FR9616337 | 1996-12-27 | ||
| FR9616337A FR2758004B1 (fr) | 1996-12-27 | 1996-12-27 | Transistor bipolaire a isolement dielectrique |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH10200004A true JPH10200004A (ja) | 1998-07-31 |
| JP2970637B2 JP2970637B2 (ja) | 1999-11-02 |
Family
ID=9499405
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9366609A Expired - Fee Related JP2970637B2 (ja) | 1996-12-27 | 1997-12-26 | 誘電体分離バイポーラ・トランジスタ |
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| Country | Link |
|---|---|
| US (1) | US5970333A (ja) |
| EP (1) | EP0851488B1 (ja) |
| JP (1) | JP2970637B2 (ja) |
| KR (1) | KR19980064721A (ja) |
| DE (1) | DE69719711D1 (ja) |
| FR (1) | FR2758004B1 (ja) |
| TW (1) | TW405208B (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US9305947B2 (en) | 2014-02-27 | 2016-04-05 | Samsung Electronics Co., Ltd. | Image sensors having deep trenches including negative charge material |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| FR2756100B1 (fr) | 1996-11-19 | 1999-02-12 | Sgs Thomson Microelectronics | Transistor bipolaire a emetteur inhomogene dans un circuit integre bicmos |
| FR2756103B1 (fr) * | 1996-11-19 | 1999-05-14 | Sgs Thomson Microelectronics | Fabrication de circuits integres bipolaires/cmos et d'un condensateur |
| JP3003632B2 (ja) * | 1997-06-27 | 2000-01-31 | 日本電気株式会社 | 半導体集積回路およびその製造方法 |
| JP3070674B2 (ja) * | 1997-11-06 | 2000-07-31 | 日本電気株式会社 | 半導体装置の製造方法 |
| US6080612A (en) * | 1998-05-20 | 2000-06-27 | Sharp Laboratories Of America, Inc. | Method of forming an ultra-thin SOI electrostatic discharge protection device |
| JP3532770B2 (ja) * | 1998-07-08 | 2004-05-31 | 松下電器産業株式会社 | 半導体装置及びその製造方法 |
| KR20000023299A (ko) * | 1998-09-22 | 2000-04-25 | 다니엘 이. 박서 | 게이트 산화물 및 비정질 실리콘 전극을 원 위치에데포지트하는 방법 및 그에 해당하는 구조 |
| FR2790867B1 (fr) * | 1999-03-12 | 2001-11-16 | St Microelectronics Sa | Procede de fabrication de transistor bipolaire |
| US6261932B1 (en) * | 1999-07-29 | 2001-07-17 | Fairchild Semiconductor Corp. | Method of fabricating Schottky diode and related structure |
| US6600199B2 (en) | 2000-12-29 | 2003-07-29 | International Business Machines Corporation | Deep trench-buried layer array and integrated device structures for noise isolation and latch up immunity |
| SE0103036D0 (sv) * | 2001-05-04 | 2001-09-13 | Ericsson Telefon Ab L M | Semiconductor process and integrated circuit |
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| KR100741682B1 (ko) | 2004-12-03 | 2007-07-23 | 한국전자통신연구원 | 실리콘 게르마늄 바이시모스 소자의 제조 방법 |
| JP2008539578A (ja) * | 2005-04-28 | 2008-11-13 | エヌエックスピー ビー ヴィ | バイポーラートランジスターの作製方法 |
| CN103137564B (zh) * | 2011-11-22 | 2015-02-04 | 上海华虹宏力半导体制造有限公司 | 一种实现BiCMOS器件中扩展基区结构的方法 |
| KR102366416B1 (ko) | 2014-08-11 | 2022-02-23 | 삼성전자주식회사 | Cmos 이미지 센서 |
| KR102466904B1 (ko) | 2016-01-12 | 2022-11-15 | 삼성전자주식회사 | 씨모스 이미지 센서 |
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| JPH022156A (ja) * | 1987-12-07 | 1990-01-08 | Texas Instr Inc <Ti> | 集積回路の製法 |
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| US5047357A (en) * | 1989-02-03 | 1991-09-10 | Texas Instruments Incorporated | Method for forming emitters in a BiCMOS process |
| US5089429A (en) * | 1989-06-22 | 1992-02-18 | David Sarnoff Research Center, Inc. | Self-aligned emitter bicmos process |
| US5171702A (en) * | 1989-07-21 | 1992-12-15 | Texas Instruments Incorporated | Method for forming a thick base oxide in a BiCMOS process |
| JP2625602B2 (ja) * | 1991-01-18 | 1997-07-02 | インターナショナル・ビジネス・マシーンズ・コーポレイション | 集積回路デバイスの製造プロセス |
| JP3273681B2 (ja) * | 1993-12-16 | 2002-04-08 | 三菱電機株式会社 | 半導体装置の製造方法 |
| KR0158065B1 (ko) * | 1995-05-29 | 1998-12-01 | 스기야마 가즈히코 | 반도체 집적회로장치 및 그 제조방법 |
| US5547893A (en) * | 1995-12-27 | 1996-08-20 | Vanguard International Semiconductor Corp. | method for fabricating an embedded vertical bipolar transistor and a memory cell |
-
1996
- 1996-12-27 FR FR9616337A patent/FR2758004B1/fr not_active Expired - Fee Related
-
1997
- 1997-12-19 TW TW086119387A patent/TW405208B/zh not_active IP Right Cessation
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- 1997-12-24 EP EP97410150A patent/EP0851488B1/fr not_active Expired - Lifetime
- 1997-12-24 DE DE69719711T patent/DE69719711D1/de not_active Expired - Lifetime
- 1997-12-26 KR KR1019970074808A patent/KR19980064721A/ko not_active Application Discontinuation
- 1997-12-26 JP JP9366609A patent/JP2970637B2/ja not_active Expired - Fee Related
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| US9305947B2 (en) | 2014-02-27 | 2016-04-05 | Samsung Electronics Co., Ltd. | Image sensors having deep trenches including negative charge material |
| US9564463B2 (en) | 2014-02-27 | 2017-02-07 | Samsung Electronics Co., Ltd. | Methods of fabricating image sensors having deep trenches including negative charge material |
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| Publication number | Publication date |
|---|---|
| FR2758004B1 (fr) | 1999-03-05 |
| EP0851488A1 (fr) | 1998-07-01 |
| US5970333A (en) | 1999-10-19 |
| KR19980064721A (ko) | 1998-10-07 |
| JP2970637B2 (ja) | 1999-11-02 |
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| TW405208B (en) | 2000-09-11 |
| DE69719711D1 (de) | 2003-04-17 |
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