JPH01144669A - バイポーラ及びｍｏｓトランジスタの混成集積回路の製造方法 - Google Patents

バイポーラ及びｍｏｓトランジスタの混成集積回路の製造方法

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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分野］ 本発明は集積回路（ＩＣ）、特にバイポーラ型トランジ
スタとＭＯＳＦＥＴ（絶縁ゲート電界効果トランジスタ
）とを含む回路を共通のＩＣチップ上に製造するバイポ
ーラ及びＭＯＳトランジスタの混成集積回路及びその製
造方法に関する。
［従来の技術及び発明が解決しようとする課題］半導体
チップのメーカーは、一般にＢｉＶＯ４及びＢｉＣＭＯ
３と呼ばれているバイポーラと０ＭＯ３との混合回路の
方がいずれか一方のみの回路よりも高速且つ高密度に製
造可能であることを知っている。しかし、これら混成Ｉ
Ｃが必要とする複雑な製造技術を会得するのに長時間を
要した。
ＢｉＶＯ４の利点は１９７０年代の初期から知られてい
る（例えば・、特公昭５５−１０９８０号公報参照）。
しかし、当時はバイポーラとＭＯＳとは製造に全く異な
る技術とツールとを必要とした。
従って、ＢｉＶＯ４を設計することは極めて高価になる
事を意味した。
いくつかのＩＣメーカーが同じチップにバイポーラとＭ
ＯＳ）ランジスクを併合又は混合する方法を研究してＢ
ｉＶＯ４又はＢｉＣＭＯ３として販売している。この技
術分野の進歩を要約してＢ。
Ｃ，コールが雑誌エレクトロニクスの１９８６年３月３
日号の第２７〜３１ページの「混合製法チップが主流に
なりつつある」の記事中で説明している。この記事はエ
ンジニアが満足の行くハイブリッドＢｉＣＭＯ３製法を
試みた広範囲の製造方法を開示している。このうち大部
分のものは実質的にＭＯＳ製法から始め、全体の製造工
程中にでバイポーラ用の別の工程を含めている。しかし
、中にはこの逆工程のものもある。
また、上記と同じ雑誌の１９８５年１２月２３日号の第
４５〜４７ページのｒｃＭＯ３を追放するバイポーラ製
法」にはＢｉＶＯ４の製造工程が解説されると共に、バ
イポーラ製造工程が図示されている。ＢｉＣＭＯ３回路
の１例が１９８４Ｉ　ＥＥＥナショナル半導体回路会議
技術論文ダイジェスト第２２４−２２５．３４４ページ
（１９８４年）の「バイポーラセンス増幅器を有する２
８ｎＳ　　０ＭＯ３ＳＲＡＭＪにＪ、ミャモト等により
開示されている。また、Ｐｒｏｃ、ＩＥＥＥ　　Ｖｏｌ
、７４　　Ｎｏ、１２第１６７８〜１７０２及び１６９
４ページ（１９８６年１２月）のプラウ、ンＤ、Ｍ、等
の「最新製造技術の傾向−１ミクロン以下のＣＭＯＳデ
バイスの設計及び製造要件」には、ＢｉＭＯ３製造工程
が簡単に説明され、更に参照文献が記載されている。
しかし、これら技法の主要欠点は、ＢｉＭＯ３製造工程
では超高速のバイポーラトランジスタを製造することが
出来ないことである。上述したコールの記事にあったＢ
ｉ’ＭＯ３製造工程ではバイポーラトランジスタの動作
速度は一般に２〜３ＧＨｚである。ヒユーズエアークラ
フト社の製法のみが５ＧＨｚを超す遮断周波数のＮＰＮ
　）ランジスクと２．５ＧＨｚ以上のＰＮＰ　トランジ
スタの製造を報告しているに過ぎない。しかし、この製
法は２０に及ぶマスキング工程を必要としており、他の
製法に比較して複雑であり且つ高価である。
他のＢｉＭＯ３製法がＩＥＥＥ半導体回路ジャーナルＶ
ｏ　］、　５Ｃ−２１Ｎｏ、　　５第６８１〜６８５ペ
ージ（１９８６年１０月）のｒＨＩ−ＢＩ　ＣＭＯＳ技
法を用いる１　３ｎｓ、５００ｍＷ。
５４ＭＷ、６４にビットＥＣＬ　　ＲＡＭｊ　にＫ。
オギネ等により開示されている。この論文によると、遮
断周波数は４ＧＨｚである。
このバイポーラトランジスタの動作速度はバイポーラト
ランジスタのみを製造する最新技法から判断すると遅い
。最近市販する大半のバイポーラデバイスの動作速度は
５〜７ＧＨｚであり、最近報告された新世代のデバイス
では９〜１７ＧＨｚの速度のものがある。これらデバイ
スは総て５〜７ＧＨｚ帯のＢ１ＭＯＳデバイス又はバイ
ポーラのみのデバイスに比較して遥かに複雑且つ微妙で
ある。
最新のバイポーラ技法は一般に自己整合製造工程を用い
、極めて高速度を達成している。この例を列挙すると、
ホ等の発明による米国特許第４３８１９５３号、アイザ
ック等による米国特許第４４８３７２６号、Ｐｒｏｃ、
ＩＥＥＥ　　Ｖｏｌ。
１２第１６６９〜１６７７ページ（１９８６年１２月）
のＴ、ニン等による「バイポーラの傾向」及び第１６回
半導体デバイス及び材料拡張要約第２０９〜２１２ペー
ジ（１９８４年）のＳ、コナカによる「超自己整合技法
を用いる３０ｐｓシリコンバイポーラＩＣｊ等に開示さ
れている。ＩＥＥＥエレクトロン　デバイス　レター　
ＶＯ２゜ＥＤＬ−６Ｎｏ、４　第１８１〜１８３ページ
（１９８５年４月）には、コナカ等の「Ｓ１バイポ一ラ
超自己整合製造技術を用いる９ＧＨｚ周波数分周器」に
基づき製造された回路を開示している。
従来のＭＯ３型電界効果トランジスタ（ＭＯＳＦＥＴ）
の構成を第３図に示す。従来のｐチャンネル型ＭＯ３Ｆ
ＥＴ（２０＞はｐ十型シリコン基板（２２）と、この基
板の上面（２，８）直下に形成されたｎ＋のソース領域
（２４）及びドレイン領域（２６）より構成される。こ
のソース及びドレイン領域はフィールド酸化物層（２９
）で囲まれ且つｐ十の基板材料が上面（２８）に達する
チャンネル領域（３０）で分離している。ｐ＋シリコン
と各ｎ十領域間にはＰＮ接合が形成される。
ソース及びドレイン領域間の間隔がチャンネル領域（３
０）の幅を決める。加熱形成するか気相成長法（ｃＶＤ
）の二酸化シリコンにより形成した絶縁薄層（３２）が
ソース及びドレイン領域（２４）−（２６）間のチャン
ネル領域（３０）上に形成され、ポリシリコンのゲート
　（３４）が絶縁層（３２）上に形成される。ＣＶＤ二
酸化シリコン層（３６）をソース及びドレイン領域上及
びゲー）（３４）上に形成する。この層（３６）に開口
（３８）及び（４０）を形成して夫々ソース及びドレイ
ン領域（２４）及び（２６）を露出する。
第３の開口（図示せず）を形成してゲー）（３４）を露
出させる。例えばアルミニウムの如き金属を層（３６）
上及びその開口内に被着させる。次に、この金属層を選
択的に除去してソース接触電極（４２）、ドレイン接触
電極（４４）及びゲート接触電極（図示せず）を形成す
る。電極（４２）、（４４）を夫々接地と正電圧源に接
続し、ゲートを（接地レベルの上又は下であり得るスレ
ッシュホールド電圧Ｖｔに応じて）略接地電位又は負電
位に接続する。ソースとドレイン間はドレイン領域（２
６）とチャンネル領域（３０）間のＰＮ接合により電気
的に隔離されている。ゲー）（３４）のゲート電圧を増
加すると、その直下のチャンネル領域内に反転層が形成
される。この反転層を介して電子がソース領域（２４）
からドレイン領域（２６）に流れる。
第３図に示す従来のＭＯＳＦＥＴでは、開口（３８）及
び（４０）はゲート（３４）に対してマスクを整合し、
電極（４２）及び（４４）が夫々ソース及びドレイン領
域に直接接触するようにする光処理により形成していた
。マスクの配置及び整合に多少の誤差を許容するために
、ソース及びドレイン領域は充分に大きくして電極（４
２）及び（４４）がソース及びドレイン領域と確実に接
触するようにしなければならない。バルク半導体材料と
夫々ソース及びドレイン間のＰＮ接合のキャパシタンス
は、このバルク材料とソース及びドレイン間のずり合わ
せ面積に依存する。更に、この面積はゲート酸化物（３
２）の両側に露出している表面（２８）の面積に依存す
る。高速動作を得るには、ＰＮ接合のキャパシタンスを
最小にする必要がある。従って、表面（２８）の露出面
積を少なくする必要がある。チャンネル幅が一定とする
と、ゲート酸化物とフィールド酸化物間の間隔を最小に
する必要がある。
Ｉ　ＥＥＥ電子デバイスレターズＶｏｌ、ＥＤＬ−５，
１９８４年第４００〜４０２ページのＣ１Ｓ、オー及び
Ｃ，に、キム著「自己整合ポリシリコンソース及びドレ
イン電極を有する新しいＭ○５ＦＥＴ構造」には、ソー
ス及びドレインコンタクトがソース及びドレイン領域と
自己整合するＭＯＳＦＥＴの製造工程を開示している。
ソース及びドレイン電極をフィールド酸化物上に配置し
ている。従って、ゲート酸化物とフィールド酸化物間の
間隔は第１図のデバイスの場合よりも充分に小さくなり
、その結果、高速動作が実現できる。
同様の目的の別のＭＯ３製造工程がＩ　ＥＥＥ電子デバ
イスレターズＶｏ１．ＥＤＬ−７，Ｎｏ、５．１９８６
年５月第３１４〜３１６ページのＴ。
Ｙ、ファン等著の「自己整合ポリシリコンソース・ドレ
インを有するＭＯＳ）ランジスク」に開示されている。
この製造工程はオー及びキムの製造工程を多くの点で逆
にしている。ポジシリコンとそれを覆う絶縁層を最初に
形成する。次に、逆のゲートマスク及びエツチング工程
により能動チャンネル領域を作る。ゲート酸化物層を加
熱成長させ、第２のポリシリコン層を被着してゲートコ
ンタクトを形成する。
チャンネル長を最短にする（即ち、動作速度を最大にす
る）ために、チャンネル領域に隣接するＰＮ接合領域の
ドーピング（不純物濃度）は低くなければならない。ま
た、ＭＯＳＦＥＴのソース／ドレイン間の破壊電圧を最
大にするために、チャンネル領域に隣接するドレイン領
域のドーピングも低くするのが好ましい。ソース領域と
ドレイン領域の主要部は高ドーピングによりＭＯＳＦＥ
Ｔが導通状態のときソース／ドレイン間抵抗を最小にす
るべきである。よって、ドレイン領域は少なくとも一部
がゲート下方に延びる低ドーピング部と、この低ドーピ
ング部をドレイン電極に接続する高ドーピング部の２つ
の部分に分けるのが好ましい。
ＭＯＳＦＥＴのドレイン領域に異なるレベルのドーピン
グを行う既知の方法を第４図に示す。同図（ａ）に示す
如く、ゲート構体（３２／３４）を半導体基板（２２）
上に形成する。次に、第１イオン打ち込み操作を行いゲ
ート構体の両側の領域（４０）に比較的低電荷キャリア
濃度部を形成する。均一な厚さの二酸化シリコン層（４
４）をゲート構体上及びその近傍の基板上面に形成する
（同図（ｂ）参照）。この二酸化シリコン層（４４）を
反応性イオンエツチングにより層（４４）の厚さと同じ
深さに選択的に除去して、ゲート構体の両側に延びる側
壁部（４６）を残して基板表面（２８）を露出する（同
図（ｃ）参照）。次に、第２イオン打ち込みを行い、側
壁部（４６）をマスクとして電荷キャリアの高濃度部を
形成する。
従って、ソース及びドレイン領域が共に高及び低濃度の
２つの部分（４８）及び（５０）を有する。
処理を簡単にするため、ゲートの両側に同じ処理をする
。
オー及びキムが説明する上述の方法は、ドレイン領域内
に異なるレベルのドーピングを行うことはできない。フ
ァン等の製造工程についても同様である。上述したブラ
ウン等の記事中第１６８２ページ第７図及び第１６９０
ページ第２２図に示す工程は、この異なるレベルのドー
ピングが可能であるが、シリコン基板に金属のソース及
びドレインコンタクトを使用するので製造工程が増加す
ると言う欠点がある。
ＩＥＤＭテクニカルダイジェスト１９８４年の第６３４
〜６３７ページのＳ、Ｓ、　ウォン等による「ソース／
ドレイン持ち上げＭＯ３ＦＥＴＪには、シリコンのエピ
タキシャル層をゲート構体上を除くソース及びドレイン
上に形成し且つエピタキシャル層とゲート構体にイオン
打ち込みして、ＭＯＳＦＥＴのソース及びドレイン上に
高導電度層を形成する方法を開示している。しかし、こ
の方法の欠点は、エピタキシャル層の形成を高温で実施
し且つ低ドーピングのドレインを有するＭＯＳＦＥＴの
製造に高温は好ましくないと考えられている事である。
Ｓ、Ｓ、　　ウォンは、半導体構造に関するコーネルプ
ログラム（１９８５年）の「サブミグ０２０ＭＯ３用コ
ンタクト技術」でソース及びドレイン領域上に金属ケイ
化物のコンタクト層を使用してソース／ドレイン抵抗を
最小にする事を説明している。このケイ化物層は、ソー
ス及びドレイン領域上にポリシリコン層を被着して、次
にポリシリコン上に耐熱性金属層を被着して形成する。
次に、このデバイスをアニールして金属ケイ化物層を形
成する。
バイポーラトランジスタのポリシリコ、ンエミッタとベ
ースコンタクト間の間隔を決めるために酸化物の側壁構
造を使用することは周知である。これはＶＬＳ　Ｉ科学
及び技術／１９８２年プロシーディングＶｏ１，８２−
７第３０６〜３１４ページの「自己整合バイポーラトラ
ンジスタ」に、８゜Ｆ　チュウなどによ開示されている
。ここに示す工程は一連のイオン打ち込み及び拡散工程
により、エミッタコンタクトを作るポリシリコン層から
真性ベース及びエミッタを形成する。この工程の詳細は
同じ雑誌の第２８２〜２８７ページの別の論文にＦ、ハ
ーソン等の「打ち込みポリシリコンから拡散形成する浅
いバイポーラトランジスタ」に開示されている。これは
極めて高速で遮断周波数が１５ＧＨｚに達するバイポー
ラトランジスタが得られる事を示すが、この高速バイポ
ーラトランジスタを高密度且つ低消費電力のＣＭＯＳと
いかにして集積するかについては一切説明がない。
従って、前述したＣＭＯＳとバイポーラトランジスタ製
造工程の欠点を克服する必要性がある。
更に、バイポーラとＭＯ３回路との混成回路を容易に製
造する工程の開発が望まれている。
本発明は共通ＩＣ基板にＢｉＭＯ３を製造する簡単且つ
比較的安価な、しかもバイポーラとＭＯＳの双方の特長
を有する製造技術に関する。
［課題を解決するための手段及び作用］本発明によると
、バイポーラトランジスタとＭＯＳＦＥＴとが第１極性
の電荷キャリアとなる不純物イオンを含む主面を有する
共通の半導体基板に製造される。この基板はバルク結晶
シリコン材料でも良いが、均一にドーピングしたエピタ
キシャル層であるのが好ましく、そこにバイポーラ、Ｐ
ＭＯ３及びＮＭＯＳデバイスを形成する。ここで、基板
と言う用語は、好適実施例において特に限定しない限り
これら両方を意味するものとする。
能動デバイス領域の極性又は不純物のタイプはデバイス
のタイプに依存する。ＮＰＮ型のバイポーラトランジス
タとＰＭＯＳデバイスでは、エピタキシャル層はＮ型で
あるのが好ましく、Ｎ　Ｍ　ＯＳデバイスではＰ型の井
戸が形成される。ＭＯＳとバイポーラデバイスは同時並
列的な工程で製造される。しかし、より明瞭にするため
、ＭＯＳデバイスの工程を先に要約する。
細長い絶縁ゲート構体を各ＭＯＳ領域の基板主面上に形
成する。主面の第１及び第２エリアをゲＤ −ト構体の互いに逆の第１及び第２側に夫々形成する。
第１極性と反対の第２極性の電荷キャリアとなる不純物
原子を主面の少なくとも第１エリアを介して基板内に注
入して主面の第１エリアに近接する基板のドレイン領域
内に所定濃度の第２極性の電荷キャリアを得る。これは
好ましくはイオン打ち込みにより行い、低レベルでドー
ピングしたドレイン及びソース領域を形成する。好まし
くはポリシリコンであるゲート構体は不純物原子に対し
て不透明であるので、ドレイン領域が完全にゲート構体
の下まで延びることはない。それにも拘らず、ゲートの
第１側では、ゲートの下に入り込むチャンネル側の部分
がある。二酸化シリコン等の選択した材料の側壁を構体
の第１側に沿って、形成して、主面の第１エリアのスト
リップを側壁で覆い、第１エリアの他の部分を側壁に近
接して露出したままにする。ゲート構体と側壁が不透明
である選択した不純物原子を、側壁に近接して露出する
第１エリアの部分を介して基板内に注入する。この選択
した不純物原子は第２極性の電荷キヤリアとなる。ドレ
イン領域内に一部延び且つ側壁下部まで完全には延びな
いゾーンを形成する。
このゾーンでは導電度は第２極性の電荷キャリアにより
決まり、ドレイン領域のチャンネル側ゾーンの導電度よ
りも高い。次に、自己整合型のソース及びドレインコン
タクトを好ましくは次の方法で形成する。好ましくはポ
リシリコンである導電材料層を側壁近傍に露出した主面
の第１エリア部分の上に形成する。この層は側壁上及び
ゲート構体上に延びる。平坦化合成ポリマの如き選択し
た材料の層を導電材料層上に主面上略均一な高さに形成
する。選択した材料の層の自由面の高さは少なくともゲ
ート構体上の導電材料層の最大高さと同じである。この
選択した材料を均一に薄くしてゲート上の導電材料層を
露出させる。これはその領域の最大高さと一致する。こ
れにより、少なくともゲート構体と同じ高さの導電材料
は除去される。導電材料を更に少し除去してこの構体の
最適化に使用しても良い。そこで個別のドレインコンタ
クトが形成される。第２エリアの第２側と隣接ストリッ
プを同様に覆い且つドーピングして個別のソースコンタ
クトを上述の方法で形成する。ソース及びドレインコン
タクトは好ましくはポリシリコン層であり、ＭＯＳデバ
イアスのタイプにより適切な不純物原子を注入し且つド
ライブイン処理を行いコンタクトの下方に高ドーピング
濃度部を形成する。
バイポーラデバイスはＭＯＳデバイスと平行して実質的
に同じ製造工程で製造されるが、バイポーラ構造に最適
なパクーニングを採用する。ベースコンタクトはゲート
構体を製造する際に形成され、画部分は好ましくは直線
で囲まれた環状の基板表面の第３露出部の周りに離間し
ている。基板のこの第３部分は、好ましくはＭＯＳデバ
イスの同じドーパント型のドレインをドーピングすると
き（即ち、ＮＰＮトランジスタの場合にはＰＭＯ８のソ
ース／ドレインがドーピングされるとき）第２不純物原
子のイオンを低レベルでドーピングする。製造を容易に
するには両デバイスに同じドーピング濃度と断面を使用
するのが好ましいが、両デバイスの特性を最適化するに
は別のイオン打ち込みを使用してもよい。次に、ＭＯＳ
ゲート構体を形成する際にベースコンタクトの側部に側
壁を形成して第３部分の影響を軽減し且つそのストリッ
プ境界部をシールドする。これに続いて第２ドーピング
工程に入る。これはＭＯＳデバイスの第１及び第２エリ
アの第２ドーピングに対応する。
エミッタ及びエミッタコンタクトが形成される。
これらの工程はソース／ドレインコンタクトの形成に使
用されるものと同じ第２ポリシリコン被着工程と合体し
、その後にイオン打ち込み及びドライブイン工程を行う
。ポリシリコンの打ち込みは好ましくは次の２つの工程
で行う。先ず、第１工程はベースへの第２極性の不純物
のドーピングであり、高濃度で、幅が狭く、しかもイオ
ン打ち込、み工程で形成した低ドーピングのベース領域
よりも深くない。次に、第２工程は第１極性であって、
ベースよりも狭く且つ浅くエミッタを形成する。
この工程により、上述した低ドーピングのドレインと同
様であるがバイポーラトランジスタでは異なる効果を有
する基板内での低ドーピングのベース接続を行う。この
低ドーピングのベース接続ハ比較的低い破壊電圧であり
、各バイポーラデバイス間；ご殆ど差異はない。
［実施例］ Ｐ型で４０〜１００Ω−ｃｍの抵抗を有する［１００］
方向のシリコンのウェハ（１２２）を第５図の説明図に
示す工程により処理して第１図（ａ）に示す基板を得る
。これら工程は同図のバイポーラＣＭＯ３混成構造中間
体の製造に使用するマスキング工程と共に説明する。第
１図（ａ）〜（ｊ）に示す如＜、ＮＰＮトランジスタが
領域（１１４）に、抵抗が領域（１’１６）に、ＰＭ○
５ＦＥＴが領域（１１８）に、またＮＭＯＳ　Ｆ　ＥＴ
が領域（１２０）に形成される。
酸化物層（図示せず）がウェハ上に加熱成長されパター
ン化及びエツチングされて埋め込み層のイオン打ち込み
のマスクとなる。この工程により、希望するバイポーラ
及びＰＭ○７ＳＭＯＳデバイス領 域０ 下部にＮ十（ａ度１０１６）の埋込層（１２４）及び（
１２５）を得る。次に、アニーリング工程を実施する。
次に、ステップ７で酸化物層を除去して１．３〜１．６
μｍ（ｉ常１．５μｍ）の厚さのエピタキシャル層（１
２３）をウェハ表面に被着する。
この層は−様なＮ型であり、その濃度は厚さ１．３μｍ
で０．２〜０．３Ω−ｃｍである。次に、加熱酸化及び
プラズマ酸化物被着工程を実施して別の酸化物マスク層
（図示せず）を形成する。
この層はＰ型井戸打ち込みマスクとして作用し、ステッ
プ１０でパターン化及びエツチングしてＮＭＯ３領域（
１２０）内にエビクキシャルシリコンの表面を露出させ
る。ステップ１１及び１２で、Ｐ型イオンを注入及び加
熱拡散してエピタキシャル層から基板（１２２）のバル
ク内に延びるＰ型領域（１３１）を形成する。これは後
工程で領域（１２０）に形成するＮＭＯＳデバイス用の
Ｐ型井戸となる。ＰＭＯ３ＦＥＴ　（領域（１１８）に
形成）は、後工程で基板表面の埋込層（１２４）９つ 上に形成される。領域（１１４）のＮＰＮバイポーラト
ランジスタは後続の工程で埋込層（１２５＞上に形成す
る。
Ｐ井戸の形成に続き、ステップ１３−１４で、第２マス
キングを行い、シリコンを島状にパターン化及びエツチ
ングを行う。この上に能動デバイスを形成し、これは基
板の凹状部で囲まれている。
この凹部はエピタキシャル層（１２３）を介してバルク
基板材料（１２２）まで又はその中まで延びる。ステッ
プ１７と１８で凹部に二酸化シリコンを満たし、能動シ
リコンの島を電気的に隔離する。しかし、初めにＰ型の
フィールド打ち込みステップを実施して能動デバイス領
域間のバルク基板材料内にチャンネルストップ（１２’
６）を定める（ステップ１５）。マスク酸化物を除去し
た後（ステップ１６）、露出しているシリコン表面全体
を約１０００オングストロームの深さに加熱酸化する。
その後、低温ＣＶＤステップを実施して基板全表面に二
酸化シリコン層を被着する。加熱酸化ステップは凹部領
域に酸化物層（１２７ａ）を形成する。この被着ステッ
プはこれら凹部の残りの空間を二酸化シリコン（１２７
ｂ）で満たす。
反応性イオンエツチング（ＲＩＥ）により、酸化物を平
坦化して・俺動領域のエビクキシャルシリコンが露出し
ている表面高さ（１２８）まで下げる（ステップ１９）
。二の工程により平坦で、凹部状で且つバードビークの
ないフィールド酸化物領域（１２９）が形成される。
次の工程は加熱酸化、マスキング、Ｐ型打ち込み及びド
ライブインであり　（ステップ２Ｏ−２３）能動Ｐ型領
域（１３１）の打ち込みを行う。領域（１２０＞のＮＭ
Ｏ３ＦＥＴはこの領域上の基板に後続の工程により形成
される。酸化ステップにより、ＰＭＯ３及びＮＭＯ３領
域（１１８’）及び（１２０）の表面で２００〜３００
オングストロームのゲート酸化物層（１３２）を形成す
る（ステップ２４）。別のスレッショールド電圧マスキ
ング及び打ち込みステップを領域（１１８）及び（１２
０）において行い、各タイプのＭＯＳデバイスのゲート
スッレショールド電圧を決定する（ステップ２５）。次
に、深いコレクタマスキング及び打ち込みステップを実
行して、高濃度Ｎ十のコレクタコンタクト領域（１３０
）を形成する（ステップ２６−２７）。次は、酸化物フ
ォトリングラフィ及びエツチングステップ（ステップ２
８）であっ−Ｃ１領域（１１４）の酸化物層（１３２）
の一部を除きバイポーラデバイス領域（１１４）内のシ
リコン表面（１３３）を選択的に露出し、後続のステッ
プを実行する。
次に、第１ポリシリコン層（１３４）をＣＶＤにより厚
さ４０００〜５０００オングストロームに形成する（ス
テップ２９）。その後この層をマスクして、ＰＭＯ３及
びＮＭＯ３能動デバイス領域とコレクタコンタクト領域
（１３０）上のポリ、シリコン層にＮ＋のイオン打ち込
みを行う（ステップ３０及び３１）。このＮ＋イオン打
ち込みマスクを取り除き、基板に再度マスクをして、Ｎ
ＰＮバイポーラ能動領域のポリシリコン層にＰ十のイオ
ン打ち込みを行う（ステップ３２−３３）、。
次に、このフォトレジストを除去する。
希望すれば、適当な金属材料の層をポリシリコン上に被
着させ、反応させ且つ除去してポリシリコン層（１３６
）を形成する。この為に、ポリシリコン層上にチタンな
どの耐熱性の金属層を被着させ、次にこの耐熱性の金属
層をアニーリングして半導体構造に関するコーネルプロ
グラムのＳ。
Ｓ、ウォン著「サブミクロンＣＭＯ３用コンタクト技術
」に開示する如き低抵抗のケイ化物（ＴｉＳ１２〉を形
成する。イオン打ち込みと組み合わせることにより、ポ
リシリコンのケイ化物の抵抗は２桁程度低減することが
できる。
次に、ステップ３４で、二酸化シリコン層（１３８）を
約５０００オングストロームの厚さにＣＶＤで形成する
。
次に、第１図（ｂ）を参照して説明すると、ゲート／ベ
ース／コレクタのマスキング及びエツチングステップ３
５−３６を実施してベースコンタクト　（１４０）　、
コレクタコンタクト　（１４２）、抵抗（１４４）及び
ＭＯＳ　Ｆ　ＥＴゲート電極（１４６）及び（１４８）
を定める。マスキングとホウ素打ち込みステップ３７−
３８により、領域（１１４）にバイポーラトランジスタ
のＰ型ベース領域（１５’０）と領域（１１８）に低濃
度Ｐ型のｐＭｏＳＦＥＴのソース及びドレイン領域（１
５２）、（１５４）を形成する。これらのステップの詳
細については第２図（ａ）〜（ｅ）を参照して、後述す
る。同様に、マスキング及びイオン打ち込みステップ３
９−４０は、領域（１２０）にＮＭＯ３ＦＥＴ用のＮ型
ソース及びドレイン領域（１５６）、（１５８）を形成
する。
第１図（ｃ）（ｄ）は製造ステップ４１−４４を示す。
二酸化シリコンの０．５〜１．０μｍの層（１６０）を
被着し且つアニーリングする。次に、この層を反応・性
イオンエツチングして、シリコン表面に平行の水平部分
を除去し、垂直部分即ち側壁（１６２）を残す。これに
より酸化物層（１３８）と側壁（１６２）により酸化物
のボ・ソクス構造が得られる。このボックス構造は下方
のシリコン電極、特にベースコンタクト部分（１４０）
とゲート電極（１４６）−（１４８）を覆う。またこの
ステップは、ゲート電極の両側のシリコン表面（１６４
）とベースコンタクト部（１４０）間の表面（１３３）
を露出する。
次に、第１図（ｅ）を参照してステップ４５−５１を説
明する。ポリシリコンの第２層を基板、酸化物ボックス
構造又はカバー（１３８）、（１６２）及びフィールド
酸化領域（１２９）上に形成する。この層はケイ化して
順次マスク及びイオン打ち込みにより選択的にドーピン
グし、更にパターン化しエツチングしてＮ十エミッタコ
ンタクト　（１６６）、Ｐ＋ソース／ドレインコンタク
ト構体（１６８）及びＮ＋ソース／ドレイン構体（１７
０）を形成する。これらの工程についての詳細は第２図
（ａ）〜（ｅ）を参照して後述する。第１図（ｆ）〜（
ｈ）は製造工程５２−５４を示す。これ等の工程により
ソース／ドレインコンタクト構体が分離され、別個の自
己整合ソース及びドレインコンタクトが形成される。合
成ポリマー材料の層（１７２）が第１図（ｅ）の構体上
に被着される。このポリマー層はポリマー平坦化法によ
り形成される。この方法はジャーナル・エレクトロケム
・ソサエティＶｏｌ、１２８　　（２）１９８１年第４
２３ページのＡ、Ｃ，アダム及びＣ，Ｄ、キャピオ著「
燐をドーピングした二酸化シリコンの平坦化」、真空科
学技術ジャーナルＶｏｗ、Ｂｌ　　（４＞、１９８３年
第１２３５ページのり、に、　　ホワイト著「多層レジ
スト処理における平坦化現象」及びジャーナル・エレク
トロケム・ソサエティＶ○１．１３０　（７）、１９８
３年第１５４３ページのり、に、ホワイト著「レジスト
及びポリイミド被膜の平坦化特性」に開示するもので良
い。これにより得られた層（１７２）の自由端、即ち上
面は平坦でありウェハの上面と平行である。層（１７４
）の初期最大深さ（１７４）はポリシリコンのコンタク
ト構体（１６６）、（１６８）及び（１７０）が完全に
覆われるようにする。
次に、ポリマー材料をエツチング剤に露出してポリマー
を異方性エツチングする。即ぢ、主に基板表面（１３３
）に垂直方向にエツチングする。
このエツチングはコンタクト構体（１６８）及び（１７
０）が表面（１７４）から酸化物ボックス（１３８）、
（１６２）上に露出するまで継続する。または、ポリマ
ーとポリシリコンの双方を略同じ速度でエツチングする
エツチング剤を選択しても良い。好ましくはこの工程の
後にマスキング工程を行い、第１図（ｇ）に示す如くエ
ミッタコンタクトをフォトレジスト層（１７６）で保護
する。次に、第１図（ｈ）に示す如く制御可能な異方性
を生じる第２エツチング操作を実施する。この工程には
ポリシリコンはエツチングするがポリマー材料及び二酸
化シリコンはエツチングしないエツチング剤を使用する
。この第２エツチング操作は基板の上面（１３３）に垂
直方向に、・ポリシリコンの自由面がゲート構体（１４
６）、（１４８）を取り囲む酸化物のボックス（１３８
）、（１６２）の上面の下になるまで行う。これにより
、ポリシリコンのソース／ドレインコンタクト構体（１
６８）（１７０）は２つの部分に分けられる。この工程
により、夫々ソース及びドレイン領域（１５２）、（１
５４）の上に別個のソース及びドレインコンタクト　（
１６８Ａ）及び（１６８Ｂ）が、また領域（１５６）、
（１５８）上に夫々ソース及びドレインコンタクト　（
１７０Ａ）及び（１７０Ｂ）が形成される。その後、ポ
リマー材料（１７２）を取り除く。
次に、第１図（ｉ）を参照するに、二酸化シリコン層（
１７９）をコンタクト　（１６８Ａ／Ｂ）及び（１７０
Ａ／Ｂ）上及び酸化物ボックス構体（１３８）、（１６
２）上を含む基板上に被着する（ステップ５５）。更に
、ステップ５６で基板のアニーリングを行い、ドーパン
トイオンをポリシリコン層からその下のシリコン基板中
に拡散する。このステップにより、（領域（１１４）に
）バイポーラトランジスタのＮ十エミッタ（１７８）及
びＰ子ベースコンタクト領域（１８０）、（領域（１１
８）に＞ＰＭＯ３ＦＥＴのＰ＋ソース及びドレインコン
タクト領域（１８２）、（１８４）、（領域（１２０）
に）ＮＭＯ３ＦＥＴのＮ＋ソース及びドレインコンタク
ト領域（１８６）、（１８８）を形成する。ベース及び
ゲートコンタノド拡散により、バイポーラ及びＭＯＳト
ランジスタの抵抗を低下する。この方法により形成され
た拡散エミッタ接合は、極めて浅く典型的にはひ素の場
合０，１μｍ未満ホウ素の場合には０．　２μｍ未満で
あり、これにより極めて高速のバイポーラ動作が得られ
る。ソー・ス及びドレインコンタクト領域の拡散は同様
に制限してドーパント濃度の徐々の変化を生じさせ、夫
々領域（１８２）、（１８４）から領域（１５２）、（
１５４）へまた領域（１８６）、（１８８）から領域（
１５６）、（１５８）へ徐々に下方及び横方向に減少す
る濃度分布を生じさせる。このドーピングにより、ゲー
ト幅が狭く高速のＦＥＴが得られ、破壊電圧は高くソー
ス及びドレイン抵抗は低くなる。
第１図（ｊ）において、従来・方法にて層（１７９）に
穴をあけバイポーラトランジスタのベース（Ｂ）エミッ
タ　（Ｅ）及びコレクタ　（ｃ）、抵抗コンタクト（Ｒ
）及びＦＥＴデバイスのソース（Ｓ）及びドレイン（Ｄ
）コンタクトを露出する。図示せずも、第３の穴をあけ
て各ＦＥＴデバイスのゲートを露出する。従来技法によ
り層（１７９）上及び酸化物層の大向に金属（図示せず
）を被着する。
この金属を選択的に除去して個別のベース、エミッタ及
びコレクク電極、抵抗（１１６）への接続、ソース、ド
レイン及びゲート電極及び設計者が必要とする金属相互
接続を形成する。
［変更変形例］ 本発明はここに説明した特定の実施例の構造や方法に限
定するものではないことが理解できよう。
Ｎ型の埋め込み層を有するエピタキシャル基板の代わり
に、デバイス速度を多少犠牲にすれば、ＮＭＯＳデバイ
スとバイポーラトランジスタにはＮ井戸を有するＰ子基
板を用いても良い。一方又は両方のケイ化工程を省略す
るか、適当なマスキングにより選択的に形成して抵抗を
変化しても良い。
その他の変形として、コレクタコンタクト（Ｌｉ２）と
抵抗（１４４）とを、第１ではなく第２ポリシリコン層
の一部として形成しても良い。
更に他の変形例として、バイポーラトランジスタのベー
ス領域（１５０）はステップ３７及び３８で直接イオン
打ち込みで形成しないでも良い。
それは動作可能なバイポーラトランジスタを生じるが、
最終的なベース深さ及び幅を制御するのは困難である。
好ましくは、領域（１５０）をステップ４６で形成する
（第２図（ｂ）参照）ともに高レベルドーピングの真性
ベース（１７７）とベースコンタクト拡散（１８０）間
の低レベルドーピングの接続として形成される。簡単の
ために、領域（１５０）−（１５４）は総て約１０の１
３乗の濃度で、深さは真性ベース（１７７）の最大希望
深さ未満の略２０００オングストロームで同時にイオン
打ち込みしても良い。バイポーラとＰＭＯＳデバイス間
でイオン打ち込み濃度を変えたい場合には、それほどク
リチカルな位置合わせを必要とすることなく、２つのマ
スキングとＰ型イオン打ち込みを用いて実現できる。ス
テップ４６と４７は中間のベースドライブイン工程を有
し、ステップ４８と４９の後に行う。この手順はベース
（１７７）と（１７８）の双方をホウ素とひ素のイオン
打ち込みを順次エミッタコンタクト（１６６）内に拡散
するように設計されている。
これは本発明による混成バ・１′ポーラ及びＣＭＯＳ製
造工程の複雑さを大幅に増加する事なく実行できる。
この技法にあっては、第２図（ａ）、（ｂ）に示す如く
、ドーピングを行っていないポリシリコンにホウ素イオ
ンを打ち込み且つ拡散して浅い真性ベース（１７７）を
形成する。次に、第２図（ｃ）、（ｄ）に示す如く、ひ
素イオンを同じエミッタポリシリコンに打ち込み、拡散
して浅いエミッタ（１７８）を形成する。低レベルドー
ピング領域（１５０）の打ち込み後に、前述した一連の
イオン打ち込み操作を第２図（ｅ）に示す。
本発明の要旨を逸脱する事なく更に他の変形変更が可能
であること当業者は容易に理解出来よう。
［発明の効果］ 本発明によるバイポーラ及びＭＯＳトランジスタ混成集
積回路及びその製造方法によると、バイポーラトランジ
スタとＭＯＳデバイスの主要素子、即ちベースとゲート
及びエミッタとソース／ドレインコンタクトが同時並行
して形成出来るので、製造工程が少なく、従って安価に
製造出来る。また、ベース及びソースをボックス状又は
低イオン透過性材料のカバーをマスクとして使用するの
で自己整合となり、バイポーラトランジスタ及びＭ○Ｓ
デバイス共に独立して製造した場合と同様に高速且つ低
抵抗等の電気的特性の最適化が可能である。
本発明の好適実施例によるバイポーラ／ＭＯＳ混成ＩＣ
の電気的諸特性の測定結果は次の通りである。自己整合
型のＴｉＳｉ２層をエミッタポリシリコン上に形成して
いるので、このエミッタポリサイドはエミッタポリシリ
コン（Ａｓ＋イオンを打ち込んだ厚さ２５００オングス
トローム）のシート抵抗をひ素打ち込み濃度３Ｅ１５〜
５Ｅ１５イオン／平方ｃｍで３００Ω／平方がら３〜１
０Ω／平方に低減する。その結果、このパイポ−ラトラ
ンジスタをベース及びエミッタ双方を直接打ち込み、及
びエミッタは拡散しベースはイオン打ち込みした゛同時
製造の２つのトランジスタと比較する１表−１は各トラ
ンジスタの接合の深さを比較し、表−２はこれらデバイ
スのパラメータを比較する。
表−１ 各種処理法によるエミッタ・ベース接合の深さ拡散　　
　　打ち込み　　拡散Ｅ及び Ｆ、Ｂ　　　　Ｅ−Ｂ　　　　打ち込みＢＸｊｅ　　　
５００Ａ　　１４００Ａ　　　　５００ＡＸｊｂ　　１
５００Ａ　　３２００Ａ　　　３３００ＡＷ（ｂ）１０
０ＯＡ　　１８００Ａ　　　２８０ＯＡ注：表中Ａはオ
ングストロームを表す。
表−２ デバイスのパラメータ 拡散　　　　打ち込み　　拡散Ｅ及び Ｅ−Ｂ　　　　Ｆ、−Ｂ　　　　打ち込みＢＥ（μｍ２
）　　０．５ｘ４　０．５ｘ４　０．５ｘ４ｈｆｅ、　
　　　６０　　　　　　１００　　　　３８ＬＶｃａｏ
（Ｖ）　　　６．　８　　　　７．　５　　　　８ＢＶ
ｃｂｏ（Ｖ）　　　１９　　　　　２１　　　　　１６
ＢＶｅｂａ（Ｖ）　　　８．　５　　　　３　　　　　
　　３．　５ＶＡ（Ｖ）　　　　２０　　　　　２８　
　　　　６８Ｒｂ（Ω）４００− Ｒｅ（Ω）　　６０　　　　　７０　　　　　−Ｒｃ（
Ω）２２０　　　　３００　　　　−ｆｔ（ＧＨｚ）　
　　５．　６　　　　８．　９　　　　５．　２Ｆｍ（
ＧＨｚ）　　１　５．　９　　　−Ｎｂ（ｃｍ−３）１
．６Ｅ１８　７Ｅ１７　　　４Ｅ１８ポリシリコンのエ
ミッタコンタクトから拡散したベース（１７７）及びエ
ミッタ（１７８）を有するＮＰＮトランジスタにおいて
、打ち込み領域（１５０）を有するデバイスの破壊電圧
特性ＢＶｃｅｏは、この領域を有しない同じデバイス構
造のものより優れている。Ｉｒｅｖ＝　Ｉ　Ｅ　−０６
では、前者は平均Ｂ　Ｖｃｅｏが６．０１６標準偏差が
０．５２５で比較的一定しているのに対し、後者３只 の場合は０．４から４　７：ｉｌでの広い範囲に分布し
ている。ｈＦＥ特性についても同様に広い範囲に分散し
ており、Ｉｃ＝ＩＥ−０４及びＶｃｂ−２では、前者の
場合８５から１２５の範囲であって、平均値は１０５．
３で標準偏差値は１２．０６であるのに対し、後者の場
合は約５０〜１３０の範囲であり、大部分は６０〜９０
の間である。
【図面の簡単な説明】
第１図（ａ）〜（ｊ）は本発明によるバイポーラ／ＣＭ
Ｏ３混成ＩＣの製造工程を示す断面図、第２図（ａ）〜
（ｅ）は第２図（ｅ）の中間工程におけるバイポーラト
ランジスタのベース及びエミッタ拡散工程図、第３図は
従来のＭＯ３ＦＥＴ断面図、第４図（−ａ）〜（ｄ）は
ＭＯＳＦＥＴのゲートの周囲に酸化物のカバーを形成す
る従来の工程図、第５Ａ図乃至第５Ｃ図は本発明の好適
主要処理工程の説明のための流れ図である。 （１２２）　　・・・・・・・・半導体基板（１３２）
　　・・・・・・・・ゲート絶縁膜（１４６）、（１４
８）　　・・ゲート構体（１４０）　　・・・・・・・
・ベース構体（１６８Ａ）（１７０Ａ）　　・ソースコ
ンタクト（１６８Ｂ）　　（１７０Ｂ）　　・ドレイン
コンタクト（１８０）　　・・・・・・・・ベースコン
タクト（１３８）　　（１６２）　　・・・カバー化　
　理　　人　　　　　伊　　藤　　　　　頁間　　　　
　　　　松　　隈　　秀　　盛の 匡 ｑ　　　　　　　　　０ｘｉｄｅ　Ｄｅｐｐｌａｓｍａ
　ｏｘｉｄｅ　３０００＾１０　　　　２　　　　Ｐ−
ｗｅｌｌ　　ｐｈｏｔ。 １１　　　　　　　　　Ｐ−ｗｅｌｌ　　１ｆｆ１ｐｌ
ａｎｔ１２　　　　　　　　　　　Ｐ−ｗｅｌｌ　　ｃ
ｌｒｉｖｅ−ｉｎ１３３Ｓｉ　　１ｓｌａｎｄ　ｐｈｏ
ｔ。 １４　　　　　　　　　　　Ｓｉ　　１ｓｌａｎｄ　　
ｅｔｃｈ１５　　　　　　　　　　Ｆｉｅｌｄ　　ｉｍ
ｐｌａｎｔ１６　　　　　　　　５ｔｒｉｐ　ｍａｓｋ
　ｏｙＡｄｅ１７　　　　　　　　　　０＋：１ｄａｔ
ｉｏｎ１８　　　　　　　　　　　Ｒ２ｆｉｌｌ　　ｏ
ｘｉｄｅ１９　　　　　　　　　Ｆｉｅｌｄ　ｐｌａｎ
ａ。 ２０　　　　　　　　　　０ｘｉｄａｔｉｏｎ２１　　
　　　　４　　　　　　Ｄｅｅｐ　　ｃａｌｌ　　ｐｈ
ｏｔ。 ２２　　　　　　　　　ＤｅＩ！ｐ　ｃｏｌｌ　　ｉｍ
ｐｌａｎｔ２３　　　　　　　　　　［１ｒｉｖｅ−４
ｎｐｈｏｔｏ　　＋　　ｏ）！Ｉｄｅ　　ｅｔｃｈ１／
Ｉ　　　　　Ｐ、　　１７０に、　７Ｅ１２−２Ｅ１３
Ｓｔｒｉｐ　ρ、「。 １１００Ｃ６０−６０−１８Ｏ。 ５Ｉｉｓｌａｎｄ　ｐｈｏｔｏ　十ｄｕｖＲＩＥ　　　
　　Ｓｉ　　１ｓｌａｎｄ　　ｅｔｃｈ１／Ｉ　　　　
　１１＋４”、　４０に、　３−ＩＱＥＩ２　　　　　
！１ｉｔｒｉｐ　ｐ、ｒ。 ５ｔｒｉｐ　ｏｘｉｄｅ　３００ＯＡ ｔｈｅｒｍａｌ　　ｏｘｉｄｅ　１００ＱＡＣＶＤ　　
　　　　　ＬＴＯ２，２ｕ　　ｄｅｐｏｓｉ七１ｏｎＲ
ＩＥ　　　　　ＳＡＷ　ｆ４２１ｄ　ｐｌａｎａ、　　
　　　　５ｔｒｉｐ　ｐ、ｒ。 ｔｈｅｒｍａｌ　　５ｉ０２　３００Ａｃｏａｌ　　ｉ
ｍｐｌａｎｔ　ｐｈｏｔ。 １／１　　　　３１Ｐ＋、　　１７０に、　５Ｅｉ４−
ＩＥＩ５　　５ｉｔｒｉｐ　ｐ、ｒ。 ２５　　　５　　　νｔ　ｐｈｏｔ。 ２６　　　　　　　　　　　　　Ｄｅｅｐ　　１１Ｂ＋
　　ｉｍｐｌａｎｔ　　　　　Ｉ／Ｉ２７　　　　　　
　　　Ｓｈａｌｌｏｗ　ｌＩＢ＋　１ＩＩｌｐｌａｎｔ
　　Ｉ／１２Ｅｌ　　　　６　　　Ｃ１ｅａｒ　ｇａｔ
ｅ　ｐｈｏｔ。 ２９　　　　　　　　１ｄ　ｐｏｌｙ　ｄｅｐｏｓｉｔ
　　　　ＣＶＤ３０　　　　７　　　　Ｎ＋　ｐｏｌｙ
　ｐｈｏｔ。 ！Ｉ　　　　　　　　　　　　　Ｎ＋　　ｐｏｉｙ　　
ｉｍｐｌａｎｔ　　　　　　　Ｉ／１３２　　　　　８
　　　　　Ｐ＋　ｐｏｉｙ　　ｐｈＤ七〇３３　　　　
　　　　　　　　Ｐ＋　ｐｏｉｙ　　ｉｍｐｌａｎｔ　
　　　　　　＋／１３４ＤｅρｏＳｉＬａｘｒｄ２Ｃ−
ノＤνｔ　ｐｈｏｔ。 １１Ｂ＋１　１５０＋て、　　２−５Ｅ１２　　　　　
　５ｔｒｉｐ　　ｐ、ｒ、１１Ｂ＋、　３０１て、　　
１−２Ｅ１２ｐｏｌｙ　ｄｅｐｏｓｉｔ　４θ０Ｏ−５
０００ＡＮ＋　ｐｏｌｙ　ｉｍｐｌａｎｔ　ｐｈｏｔ。 ３１Ｐ＋、　　ム０−ＢＯ１：、　　５Ｅ１５　　　　
　　５ｔｒｉｐ　　ｐ、ｒ。 Ｐ＋　ｐｏｌｙ　ｉｍｐｉａｎｔ　ｐｈｏｔａ！ＩＢ＋
、　　３０に、　５Ｅｉ５　　　　　　５ｔｒｉｐ　ｐ
、ｒ。 ＬＴＯ（ｏｒ　　ｐｌａｓｌｌａ　　ｏ＋＋＋　　５０
００八：５　　　　　　　９　　　　　　　Ｇａｔｅ／
ｂａｓｅ）ｃｏｌｌ　　ｐｈｏｔ。 ３１！ｌ　　　　　　　　　０ｘｉｄｅ／ｐｏｌｙ　ｅ
ｔｃｈ　　　　　ＲｒＥ３７　　１０　　　＾ｃｔ　ｂ
ａｓｅ／Ｐ−ＬＤＤ　ｐｈｏｔ。 ：！８　　　　　　　　　　Ａｃｔ　　ｂａＳｅ／Ｐ−
ＬＤＤ　　　　　　Ｉ／Ｉｉｍｐｌａｎｔ ３９　　　１１　　　　Ｎ１４ＤＳＬＤＤ　ｐｈｏｔ。 ４０　　　　　　　　　ＮＭＯ！；　ＬＤＤ　ｉｍｐｌ
ａｎｔ　　　　Ｉ／１４１Ｄｅｐｏｓｉｔｏ＋：１ｄ２
ＣＶＤ４２Ａｎｎｅａｌｏ：＋１ｄｅ ４３　　　　　　　　０ｘｉｄ＋ｉ　　５ｔｃｈ　　　
　　　　　　　ＲＩＥ４４　　　　　　　　０ｘｙ　ｐ
ｌａｓｙａ　ｃｌｅａｎ４５　　　　　　　　２ｎｄ　
ｐｏｌｙ　ｄｅｐｏｓｉｔ　　　　Ｃ〜ＩＤ４６　　　
１２　　　　Ｎ＋　ｐｏｌｙ’ｐｈｏｔ。 ｐｏｌｙ　ｐｈｏｔｏ　＋　ｄｕｖ ＲＩεｏｘｉｄｅ１０２　ｐｌａ／ｐｏｌｙ　　　５ｔ
ｒｉｐ’ｐ、ｒ。 ａｃｔ　ｂａｓｅ／ＰＭＤ！ｉ　ＬＤＤ　ｐｈｏｔ。 １１１０、２５−３θに、　５−１０Ｅ１３Ｓｔｒｉｐ
　ｐ、ｒ。 ＮＭＯ５ＬＤＤ　Ｉ／Ｉ　ｐｈｏｔ。 ７５八ｓ４．　　Ｌｏｏｋ、　　１Ｅ１４　　　　　　
　５ｔｒｉｐ　　ｐ、ｒ。 ＬＴ［ｌ　　（ｏｒ　ｐｌａｓｎｌａ　ｏｘｌ　　、５
−１ｕｏｘｉｄｅ　　ａｎｎｅａｌ　　８５０−９００
Ｃ〕θ　ｍｉｎ Ｓｉｄｅｗａｌｌ　　ｏｘｉｄｅ　ｅｔＣｈ　　　　５
ｔｒｉｐ　ｐ、ｒ。 ＰＩＣ４００１１１ｔｏｒｒ　　Ｉ（ｌ　ｍｉｎ　　　
）ｔＦ　ｄｉｐｐｏｌｙ　２５００−：（ＯＯＯＡ Ｎ本　ｐｏｉｙ　　ｉｍ’ｐｌａｎｔ　　ｐｈｏｔ。 ＦＩＧ、５Ｃ ４７Ｎ＋　ｐｏｌｙ　ｉｆｆ□ｐｌａｎｔ４８　　　１
３　　　　Ｐ＋　ｐｏｌｙ　ｐｈｏｔ。 ４９　　　　　Ｐ＋　ｐＯＩＹ　１ｗ１ｐｌａｎｔ５０
　　　１４　　　　Ｅｑｉｔｔｅｒ／！Ｅ−Ｄ　ｐｈｏ
ｔ。 ５１　　　　　　　　Ｐｏ１ｙ　ｅｔｃｈ５２　　　　
　　　　Ｐ、Ｒ，ｐｌａｎａ。 ５：５　　　１５　　　　Ｅｍｉｔｔｅｒ　ｐｒｏｔ　
ｐｈｏｔ。 ５４　　　　　　　　ＰＯＬＹ　ｅｔｃｈ５５　　　　
　　　　Ｄｅｐｏｓｉｔ　ｏｘｉｄｅ５６　　　　　　
　　　Ｆｉｎａｌ　　ｄｒｌｖｅ−ｉｈ’５７　　　　
　１６　　　　　　Ｃｏｎｔａｃｔ　　ｐｈｏｔ。 ５８Ｃｏｎｔａｃｔ　ｏｘｉｄｅ　２ｔｃｈ５９　　　
　　　　　Ｐｌａｔｅ−ｕｐ　ｂａｓｅｍｅｔａ１６０
　　　　＋７　　　　Ｍｅｔａｌ　ｐｈｏｔ。 ６１　　　　　　　　Ａｕ　ｐｌａｔｅ−ｕｐｂ２　　
　　　　　　Ｐｌａｔｅ−ｕｐ　ｂａｓｅ　ｅｔｃｈ６
３　　　　　　　　　　　　　Ｐｏ５ｔ　　ｍｅｔａｌ
　　ａｎｎｅａｌＴＥＣ処珪条４牛　　　　　　　副工
を１／＋　　　　　　　７５Ａｓ十、　　＋２０１１．
　５Ｅ１５　　　　　　　５ｔｒｉｐ　　ｐ、ｒ。 Ｐ＋　ｐｏｌｙ　ｉｍｐｌａｎｔ　ｐｈｏｔ。 １／ＩＩＩＢ＋、３０に、ｌ−５ＥＩ５Ｓｔｒｉｐｐ、
ｒ。 ｅｒｈｉｔｔｅｒ／Ｓ−Ｄ　ｐｈｏｔｏ　＋　ｄｕｖＲ
ＩＥ　　　　ｉｓｏ　ｄｒｙ　ｐｏｌｙ　ｅｔｃｈ　　
　　５ｔｒｉｐ　ｐ、ｒ。 ｅｍｉｔｔｅｒ　ｐｒｏｔｅｃｔｉｏｎ　ｐｈｏｔ。 ＲＩＥ　　　　　　　ＳＡＭ　　ｐｏｎｙ　　ｅｔｃｈ
　　　　　　　　　　　　　５ｔｒｉｐ　　ｐ、ｒ。 ＣＶＤ　　　　　　　ＬＴロ　ｏｒ　　ｐｌａｓｍａ　
　ＯＸ　　３−５０００＾ｃｌｒｉｖｅ−４ｎ　９３０
−９５０Ｃ３０ｍ１ｎｃｏｎｔａｃｔ　　ｐｈｏｔ。 ＲＩＥ　　　　ｏｘｌｄｅｅｔｃｈ　　　　　　　　５
ｔｒｉｐ　ｐ、ｒ。 Ａｕ　　ｐｌａｔｅ−ｕｐ　　ｐｈｏｔ。 ＾ｕ　ｐｌａｔｅ−ｕｐ　１−１．５ｕ　　　　５ｔｒ
ｉｐ　ｐ、ｒ。

Claims (1)

  1. 【特許請求の範囲】 １、第１極性の不純物を含む半導体基板の主面にこれと
    絶縁して形成したゲート構体と、上記基板主面の上記ゲ
    ート構体の一側に形成したベースコンタクト構体と、上
    記基板主面に形成した第２極性の不純物を含む第１、第
    ２及び第３領域と、上記ベース及びゲートコンタクト構
    体の表面及び両側面を覆う誘電体のカバーと、上記第１
    及び第２領域に形成したソース及びドレインコンタクト
    と、上記第３領域内の上記基板に形成したエミッタとを
    具える共通半導体基板に形成されたバイポーラ及びＭＯ
    Ｓトランジスタの混成集積回路。 ２、下記（ａ）〜（ｇ）の工程を含み、第１極性の不純
    物を含む共通半導体基板にバイポーラ及びＭＯＳトラン
    ジスタの混成集積回路を製造する方法。 （ａ）基板の主面に絶縁層を介して互いに反対側の第１
    及び第２エリアを有するゲート構体を形成すること、 （ｂ）基板主面の第３エリアにベースコンタクトを形成
    すること、 （ｃ）第２極性の不純物イオンを上記基板の第１及び第
    ２エリアに上記ゲート構体をマスクとして注入すること
    、 （ｄ）上記ゲート及びベースコンタクト構体の上面及び
    側面に特定イオンに対して低透過性のカバーを形成する
    こと、 （ｅ）上記カバーを有する基板の露出部に第２極性の不
    純物イオンを注入すること、 （ｆ）上記第１、第２及び第３エリア及び上記ゲート構
    体上に導電層を形成すること、 （ｇ）上記ゲート構体上の導電層を除去してソース及び
    ドレインコンタクトを形成すること。
JP63206219A 1987-08-19 1988-08-19 バイポーラ及びｍｏｓトランジスタの混成集積回路の製造方法 Expired - Lifetime JPH07114242B2 (ja)

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