CN102768857B

CN102768857B - 半导体存储器

Info

Publication number: CN102768857B
Application number: CN201210258429.1A
Authority: CN
Inventors: 胡剑; 杨光军; 张春栋
Original assignee: Shanghai Huahong Grace Semiconductor Manufacturing Corp
Current assignee: Shanghai Huahong Grace Semiconductor Manufacturing Corp
Priority date: 2012-07-24
Filing date: 2012-07-24
Publication date: 2017-08-08
Anticipated expiration: 2032-07-24
Also published as: CN102768857A

Abstract

一种半导体存储器，包括：至少两个存储单元阵列以及多个字线连接装置；每个存储单元阵列中，位于同一列的存储单元的源极和漏极通过第一金属层依次连接；位于同一行的存储单元的字线以及同一行的存储单元的控制栅极分别通过第二金属层连接在一起；通过填充了导电材料的接触孔将存储单元的有源区连接至第一金属层；所述填充了导电材料的接触孔在存储单元阵列的行方向和列方向均交叉布置；各存储单元阵列具有相同数量的字线，且所述至少两个存储单元阵列中位于同一行的字线通过所述字线连接装置实现电连接。本发明技术方案的半导体存储器可有效地减小器件的尺寸，更加耐用；另外，其字线连接装置结构简单且与存储单元结构相适应。

Description

半导体存储器

技术领域

本发明涉及半导体技术领域，特别涉及一种半导体存储器。

背景技术

非易失性半导体存储器包括只读存储器（ROM）、可编程只读存储器（PROM）、可擦除可编程只读存储器（EPROM）以及电可擦除可编程只读存储器（EEPROM）等等。

电可擦可编程只读存储器EEPROM的擦除不需要借助于其它设备，它是以电子信号来修改其内容的，而且是以字节（Byte）为最小修改单位，不必将资料全部洗掉才能写入，彻底摆脱了EPROM擦除装置和编程器的束缚。因此半导体EEPROM存储器受到越来越多的应用。

随着电可擦可编程只读存储器EEPROM应用的广泛以及电子设备的进一步小型化以及对电子设备性能的高要求，越来越希望提供更加小型化的更加耐用的电可擦可编程只读存储器结构。另外，在对EEPROM存储器进行编程、擦除或者读出操作时，需要通过外围电路在其字线上施加不同的操作电压。而外围电路与字线的连接方式也会由于EEPROM存储单元结构的不同而有所不同。因此，现有的连接方式已不能满足新型EEPROM存储器的应用。

发明内容

本发明解决的问题是提供一种更加小型化、更加耐用半导体存储器，以克服现有的缺陷。

为解决上述问题，本发明提供一种半导体存储器，包括：至少两个存储单元阵列以及多个字线连接装置；每个存储单元阵列中，位于同一列的存储单元的源极和漏极通过第一金属层依次连接；位于同一行的存储单元的字线以及同一行的存储单元的控制栅极分别通过第二金属层连接在一起；通过填充了导电材料的接触孔将存储单元的有源区连接至第一金属层；所述填充了导电材料的接触孔在存储单元阵列的行方向和列方向均交叉布置；

各存储单元阵列具有相同数量的字线，且所述至少两个存储单元阵列中位于同一行的字线通过所述字线连接装置实现电连接。

可选地，所述字线连接装置包括：第一连接线、第二连接线、第三连接线、第一选通晶体管和第二选通晶体管；所述第一选通晶体管的漏极连接所述第一连接线，栅极接收第一控制信号，源极连接第二连接线的一端；所述第二连接线的另一端连接一存储单元阵列的字线；所述第二选通晶体管的漏极连接所述第一连接线，栅极接收第二控制信号，源极连接第三连接线的一端；所述第三连接线的另一端连接另一存储单元阵列的字线；所述第一连接线与外围电路相连，所述外围电路至少用于向存储单元阵列提供工作电压或工作电流。

可选地，所述第二连接线和第三连接线位于第一金属层；第一连接线位于第二金属层。

可选地，所述第一连接线、第二连接线和第三连接线均在行方向平行排列。

可选地，相邻两条第一连接线之间的间距与第一连接线的宽度相同；第二连接线与第三连接线的宽度相同；并且相邻两条第二连接线之间的间距、相邻两条第三连接线之间的间距以及相邻第二连接线与第三连接线之间的间距均与第二连接线的宽度相同。

可选地，所述第一连接线、第二连接线和第三连接线的宽度均在0.18微米~0.22微米的范围内。

可选地，所述第一控制信号和第二控制信号均由外围电路产生，且所述外围电路通过第四连接线与所述选通晶体管的栅极相连。

可选地，所述第四连接线位于第一金属层；且第四连接线均在列方向上平行排列。

可选地，所述第四连接线的宽度相同。

与现有技术相比，本发明技术方案至少具有以下优点：

本发明技术方案的半导体存储器中，各存储单元阵列中的各存储单元分别包括两个子存储单元，位于同一列的存储单元的源极和漏极通过第一金属层依次连接。采用上述布置及连接，可以有效地减小存储器器件的尺寸；另外通过测试也可以发现，本发明技术方案的半导体存储器更加耐用。

本发明技术方案的半导体存储器中的字线通过字线连接装置实现电连接。所述字线连接装置与存储单元阵列的结构相适应，能够为存储器提供相应的操作电压以实现存储器的编程、擦除或读出操作。

并且，所述字线连接装置结构简单，其与存储结构之间实现了合理布置，其不会额外增加存储器的面积，有利于存储器的集成。

附图说明

图1是本发明半导体存储器的一实施方式的示意图；

图2是图1中存储单元阵列的示意图；

图3是本发明中存储单元的一实施例的结构示意图；

图4是本发明中字线连接装置的一实施例的示意图。

具体实施方式

正如背景技术中所述，随着技术的不断进步，对EEPROM存储器的要求也越来越高，也越来越希望能够提供更加小型化、更加耐用的新型存储器。但是新型的存储器的存储单元结构发生变化时，与其对应的外围电路也需要有所变化。换句话说，现有的外围电路与字线的连接方式已不能满足新型EEPROM存储器的要求。

本发明技术方案半导体存储器具有更加小型化和更加耐用的特性，并且其存储单元阵列之间字线的连接方式与其存储单元的结构相适应，以满足其各种操作的要求。

为使本发明的上述目的、特征和优点能够更为明显易懂，下面结合附图对本发明的具体实施方式做详细的说明。

在以下描述中阐述了具体细节以便于充分理解本发明。但是本发明能够以多种不同于在此描述的其它方式来实施，本领域技术人员可以在不违背本发明内涵的情况下做类似推广。因此本发明不受下面公开的具体实施方式的限制。

如图1所示，本实施例的半导体存储器可以包括：第一存储单元阵列10和第二存储单元阵列20，所述第一存储单元阵列10和第二存储单元阵列20具有相同数量的字线，且各存储单元阵列中位于同一行的字线通过字线连接装置30实现电连接。

具体地，图1中所述各存储单元阵列的结构如图2所示。参考图2，在各存储单元阵列包括在行方向上和列方向上布置的存储单元矩阵，图2中的黑色方块表示一个子存储单元。

在图2所示的具体实施例中，各个存储单元具有两个子存储单元，但是，只采用了其中的一个子存储单元来存储信息，而另一个子存储单元是不用的（即，弃用）；也就是说，两个子存储单元中的一个处于工作状态，而另一存储单元处于非工作状态。优选地，两个子存储单元的控制栅极是连在一起的，控制栅极和字线是平行的，控制栅极和源/漏极是垂直的，源漏极是相间的。后面将参考图3来具体解释本发明实施例可采用的存储单元的具体结构示例。

其中，同一列（竖排）的存储单元的源极和漏极通过第一金属层M1依次连接；即，通过第一金属层M1，同一列存储单元中的上一个子存储单元的源极与下一个子存储单元的漏极相连。

并且，其中，同一行（横排）的存储单元结构的字线（WL1、WL2、WL3、WL4）以及同一行的存储单元的控制栅极（CG1、CG2、CG3、CG4）分别通过第二金属层M2连接在一起。即同一行的存储单元的控制栅极通过第二金属层M2连接在一起，并且同一行的存储单元通过第二金属层M2共用字线。

此外，其中，通过填充了导电材料的接触孔（由图2中的标有叉的圆圈部分标示）将存储单元的有源区（源极S1、S2、S3、S4、S5、S6、S7、S8或漏极D1、D2、D3、D4、D5、D6、D7、D8）连接至第一金属层M1，如图1中的灰色部分所示。更具体地说，在图2所示的存储单元阵列中，填充了导电材料的接触孔行方向和列方向上交叉布置。

由此，形成了一个存储单元阵列结构。

图3示意性地示出了本实施例采用的存储单元的一种结构示意图。如图3所示，所述存储单元是一个共享字线的分栅式闪存结构，其可包括：半导体衬底100，其上具有间隔设置的源极区域200和漏极区域300；字线400，设置于所述源极区域200和漏极区域300之间；第一子存储单元500，位于所述字线400与所述源极区域200之间；第二子存储单元600，位于所述字线400与所述漏极区域300之间，其中所述两个子存储单元500、600与所述字线400之间由隧穿氧化层700隔开，所述第一子存储单元500具有第一控制栅510和第一浮栅520，所述第二子存储单元600具有第二控制栅610和第二浮栅620，所述两个控制栅510、610分别设置于所述两个浮栅520、620上，且控制栅510与浮栅520具有间隔，控制栅610与浮栅620具有间隔。

需要说明的是，图1中所示的半导体存储器仅包括了两个存储单元阵列，但是本发明对此不做限制，其还可以包括两个以上的存储单元阵列，只要各存储单元阵列具有相同数量的字线，且至少两个存储单元阵列（例如相邻的两个或三个存储单元阵列）中位于同一行的字线通过字线连接装置30实现电连接即落入本发明的保护范围。

上述的半导体存储器中，各存储单元分别包括两个子存储单元，从而使得在相同面积下其存储容量更大，反过来说，存储容量一定时，这种新型的半导体存储器的尺寸更小，从而满足了半导体存储器小型化的趋势。

参考图4，所述字线连接装置包括：第一连接线GWL、第二连接线LWL1、第三连接线LWL2、第一选通晶体管T1和第二选通晶体管T2。

具体地，所述第一选通晶体管T1的漏极连接所述第一连接线GWL，栅极接收第一控制信号CTL1，源极通过第二连接线LWL1与第一存储单元阵列10中的字线WLA相连。

第二选通晶体管T2的漏极连接所述第一连接线GWL，栅极接收第二控制信号CTL2，源极通过第三连接线LWL2与第二存储单元阵列20中的字线WLB相连。

在本实施例中，所述第一连接线GWL与外围电路（图4中未示出）相连，所述外围电路通过所述第一连接线GWL向第一存储单元阵列10或第二存储单元阵列20提供工作电压或工作电流。

与图2所示的存储单元阵列相适应地，本实施例中的第一连接线GWL位于第二金属层M2；第二连接线LWL1和第三连接线LWL2位于第一金属层M1。并且，所述第一连接线GWL、第二连接线LWL1和第三连接线LWL2均在行方向（存储单元阵列中字线的排布方向）上平行排列。

更具体地，相邻的两条第一连接线GWL之间的间距与第一连接线GWL的宽度相同。所述第一连接线GWL的宽度范围为0.18微米~0.22微米。

第二连接线LWL1和第三连接线LWL2的宽度相同，并且相邻的两条第二连接线之间的间距、相邻的两条第三连接线之间的间距或相邻的第二连接线与第三连接线之间的间距均等于第二连接线LWL1（或第三连接线LWL2）的宽度。所述第二连接线LWL1和第三连接线LWL2的宽度范围均为0.18微米~0.22微米。

需要说明的是，在本实施例中，所述第一选通晶体管T1和第二选通晶体管T2均为NMOS管，但是本发明对此不做限制，例如，在其他实施例中，其还可以为PMOS管或三极管等。

继续参考图4，所述第一控制信号CTL1和第二控制信号CTL2均可以由外围电路产生。所述第一选通晶体管T1的栅极和所述外围电路之间，以及第二选通晶体管T2的栅极和所述外围电路之间分别通过一第四连接线（图4中未示出）实现电连接。

具体地，在本实施例中，所述第四连接线位于第一金属层M1，并且其均在列方向上平行排列。另外，所述第四连接线的宽度相同。

需要说明的是，上述关于第一连接线GWL、第二连接线LWL1、第三连接线LWL2、第四连接线的宽度的设置仅为一种举例说明；与此相类似的，上述关于相邻两条连接线之间的间距的设置也为举例说明，因此，在其他实施例中，其均可以根据存储单元阵列中存储单元（cell）的实际情况做其他相应设置，本发明对此不做限制。

继续参考图4，所述第一选通晶体管T1和第二选通晶体管T2分别在第一控制信号CTL1和第二控制信号CTL2的控制下导通或者断开。

具体地，当所述第一选通晶体管T1处于导通状态时，外围电路所提供的工作电压或工作电流经由所述第一连接线GWL、第一选通晶体管T1的漏极至源极，然后再经由所述第二连接线LWL1至第一存储单元阵列10的字线WLA，从而实现了对第一存储单元阵列10的字线WLA的选通。

与上述过程相类似地，所述第二选通晶体管T2处于导通状态时，外围电路提供的工作电压或工作电流被传输至第二存储单元阵列20的字线WLB上，从而实现该字线的选通。

在具体应用中，所述第一存储单元阵列10与第二存储单元阵列20中位于同一行的字线通常只选通其中的一个。例如，图4中的字线WLA与字线WLB通常不会被同时选通，当然，本发明对此不做限制。

通过图4可以看出，本发明技术方案的字线连接装置结构比较简单，并且其与存储结构相适应，字线连接装置的各部件被合理有序地布局在存储器中，从而不会增大存储器的面积，提高了存储器的集成性。

本发明虽然已以较佳实施例公开如上，但其并不是用来限定本发明，任何本领域技术人员在不脱离本发明的精神和范围内，都可以利用上述揭示的方法和技术内容对本发明技术方案做出可能的变动和修改，因此，凡是未脱离本发明技术方案的内容，依据本发明的技术实质对以上实施例所作的任何简单修改、等同变化及修饰，均属于本发明技术方案的保护范围。

Claims

1.一种半导体存储器，其特征在于，包括：至少两个存储单元阵列以及多个字线连接装置；

各存储单元阵列包括在行方向上和列方向上布置的存储单元矩阵，各个存储单元具有两个子存储单元，两个子存储单元的控制栅极是连在一起的，控制栅极和字线是平行的，控制栅极和源/漏极是垂直的，源漏极是相间的；

所述存储单元包括：半导体衬底，其上具有间隔设置的源极区域和漏极区域；字线，设置于所述源极区域和漏极区域之间；第一子存储单元，位于字线与所述源极区域之间；第二子存储单元，位于所述字线与所述漏极区域之间，其中所述两个子存储单元与所述字线之间由隧穿氧化层隔开，所述第一子存储单元具有第一控制栅和第一浮栅，所述第二子存储单元具有第二控制栅和第二浮栅，所述两个控制栅分别设置于所述两个浮栅上；

每个存储单元阵列中，位于同一列的存储单元的源极和漏极通过第一金属层依次连接；位于同一行的存储单元的字线以及同一行的存储单元的控制栅极分别通过第二金属层连接在一起；通过填充了导电材料的接触孔将存储单元的有源区连接至第一金属层；所述填充了导电材料的接触孔在存储单元阵列的行方向和列方向均交叉布置；

各存储单元阵列具有相同数量的字线，且所述至少两个存储单元阵列中位于同一行的字线通过所述字线连接装置实现电连接；

其中，所述字线连接装置包括：第一连接线、第二连接线、第三连接线、第一选通晶体管和第二选通晶体管；

所述第一选通晶体管的漏极连接所述第一连接线，栅极接收第一控制信号，源极连接第二连接线的一端；所述第二连接线的另一端连接一存储单元阵列的字线；

所述第二选通晶体管的漏极连接所述第一连接线，栅极接收第二控制信号，源极连接第三连接线的一端；所述第三连接线的另一端连接另一存储单元阵列的字线；

所述第一连接线与外围电路相连，所述外围电路至少用于向存储单元阵列提供工作电压或工作电流；

所述第二连接线和第三连接线位于第一金属层；第一连接线位于第二金属层。

2.如权利要求1所述的半导体存储器，其特征在于，所述第一连接线、第二连接线和第三连接线均在行方向平行排列。

3.如权利要求1所述的半导体存储器，其特征在于，相邻两条第一连接线之间的间距与第一连接线的宽度相同；

第二连接线与第三连接线的宽度相同；并且相邻两条第二连接线之间的间距、相邻两条第三连接线之间的间距以及相邻第二连接线与第三连接线之间的间距均与第二连接线的宽度相同。

4.如权利要求1所述的半导体存储器，其特征在于，所述第一连接线、第二连接线和第三连接线的宽度均在0.18微米～0.22微米的范围内。

5.如权利要求1所述的半导体存储器，其特征在于，所述第一控制信号和第二控制信号均由外围电路产生，且所述外围电路通过第四连接线与所述选通晶体管的栅极相连。

6.如权利要求5所述的半导体存储器，其特征在于，所述第四连接线位于第一金属层；且第四连接线均在列方向上平行排列。

7.如权利要求6所述的半导体存储器，其特征在于，所述第四连接线的宽度相同。