CN114496014B - 内部锁存器电路及其锁存信号产生方法 - Google Patents

内部锁存器电路及其锁存信号产生方法 Download PDF

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Abstract

本发明是关于一种内部锁存器电路及其锁存信号产生方法。内部锁存器电路包括多个低初始值D型正反器、多个高初始值D型正反器、内部锁存信号产生电路以及与非门。首先，产生响应频率信号的输入延迟信号；接着，通过低初始值D型正反器以及高初始值D型正反器，基于所述内部选取脉冲信号并响应输入延迟信号，以产生第一内部输入信号、第一反向内部输入信号、第二内部输入信号以及第二反向内部输入信号，并传输至内部锁存信号产生电路；随后，通过内部锁存信号产生电路输出第一反向前输出信号以及第二反向前输出信号；最后，通过与非门产生内部锁存信号。以此，改善输入延迟信号的延迟时间对内部锁存信号影响，以确保稳定的执行内存的写入操作。

Description

内部锁存器电路及其锁存信号产生方法
技术领域
本发明有关于一种内部锁存器电路，特别是关于一种内部锁存器电路及其锁存信号产生方法。
背景技术
同步动态随机存取内存(Synchronous Dynamic Random Access Memory，SDRAM)为一种挥发性内存，其特点在于SDRAM设计为与中央处理器的计时同步化，使得内存控制器能够掌握准备所要求的数据所需的准确时钟周期，因此中央处理器不需要延后下一次的数据存取。而双信道同步动态随机存取内存(Double Data Rate SDRAM，DDR SDRAM)为新一代的同步动态随机存取内存技术，双信道同步动态随机存取内存的双倍数据传输率指的就是单一周期内可读取或写入2次。在核心频率不变的情况下，传输效率为同步动态随机存取内存的2倍。
其中，在双倍数据传输率同步动态随机存取内存的技术下，选取脉冲信号DQS(data strobe signal)为一重要技术，主要用于在一个时钟周期内准确的区分每个传输周期，以便于接收方准确接收信息。另外，双倍数据传输率同步动态随机存取内存在执行写入操作时，DQS与写入信号无法立刻写入内存中，而是需要一段时间的延迟，因而将该延迟的时间周期定义为DQS相对于写入信号的延迟时间tDQSS(WRITE Command to the firstcorresponding rising edge of DQS)，为了稳定的执行写入操作，在标准规格下，规定了tDQSS的最小值(tCK x 0.75)和最大值(tCK x 1.25)。
请参阅图1及图2所示，图1为常用技术的内部锁存器电路的示意性电路方块图；图2为说明输入延迟信号的上升边缘以及下降边缘的改变示意图。在双倍数据传输率同步动态随机存取内存的技术下，常用技术会产生锁存信号以确保写入操作稳定的执行，然而由于外部环境的温度或者金属氧化物半导体场效晶体管(Metal-Oxide-SemiconductorField-Effect Transistor)的制成技术，会造成输入延迟信号的延迟时间tDQSS发生变化，更详细地说，输入延迟信号的上升边缘以及下降边缘由于外部环境的温度或者制成技术而发生改变。如图2所示，输入延迟信号WR_LAT_P1为延迟时间tDQSS在正常情况下的输入延迟信号，第一输入延迟信号WR_LAT_P1#1为延迟时间tDQSS过短情况下所产生的输入延迟信号，第二输入延迟信号WR_LAT_P1#2为延迟时间tDQSS过长情况下所产生的输入延迟信号。由于输入延迟信号WR_LAT_P1的上升边缘以及下降边缘发生改变，以致如图1所示的常用技术的内部锁存器电路，受到延迟信号WR_LAT_P1的上升边缘以及下降边缘发生改变的影响，将无法正确的产生锁存信号，造成双信道同步动态随机存取内存无法稳定的执行写入操作。
所以，本案发明人在观察上述缺失后，而遂有本发明的产生。
发明内容
本发明的目的提供一种内部锁存器电路，通过多个低初始值D型正反器以及多个高初始值D型正反器，基于所述内部选取脉冲信号并响应输入延迟信号，以产生第一内部输入信号、第一反向内部输入信号、第二内部输入信号以及第二反向内部输入信号，并传输至内部锁存信号产生电路，再通过所述内部锁存信号产生电路输出第一反向前输出信号以及第二反向前输出信号，最后通过与非门产生内部锁存信号，以此消除输入延迟信号的延迟时间tDQSS对内部锁存信号影响，以确保稳定的执行内存的写入操作，并减少延迟时间tDQSS对于对内存的写入操作的影响。
为达上述目的，本发明提供一种内部锁存器电路，包含：一第一延迟电路，接收一输入延迟信号以及一内部选取脉冲信号，并且输出一第一内部输入信号，其中所述输入延迟信号响应一频率信号；一第二延迟电路，耦接所述第一延迟电路，所述第二延迟电路接收所述内部选取脉冲信号，并且输出一第一反向内部输入信号；一第三延迟电路，耦接所述第二延迟电路，所述第三延迟电路接收所述内部选取脉冲信号，并且输出一第二内部输入信号；一第四延迟电路，耦接所述第三延迟电路，所述第四延迟电路接收所述内部选取脉冲信号，并且输出一第二反向内部输入信号；一内部锁存信号产生电路，耦接所述第一延迟电路、所述第二延迟电路、所述第三延迟电路、以及所述第四延迟电路，所述内部锁存信号产生电路依据所述第一内部输入信号以及所述第一反向内部输入信号产生一第一反向前输出信号，并且依据所述第二内部输入信号以及所述第二反向内部输入信号产生一第二反向前输出信号；一与非门，耦接所述内部锁存信号产生电路，所述与非门依据所述第一反向前输出信号以及所述第二反向前输出信号产生一内部锁存信号。
较佳地，根据本发明的内部锁存器电路，其中，所述第一延迟电路、所述第二延迟电路、所述第三延迟电路、以及所述第四延迟电路是以D正反器、JK正反器、以及SR正反器的至少其中之一来予以施行。
较佳地，根据本发明的内部锁存器电路，还包含一重置输入端，耦接所述第一延迟电路、所述第二延迟电路、所述第三延迟电路、以及所述第四延迟电路，所述重置输入端用于输入一反向重置信号。
进一步地，根据本发明一实施例提供一种内部锁存器电路，具有多个低初始值D型正反器以及多个高初始值D型正反器，所述内部锁存器电路包括：一第一低初始值D型正反器，接收一输入延迟信号以及一内部选取脉冲信号，其中所述输入延迟信号响应一频率信号；一第二低初始值D型正反器，耦接所述第一低初始值D型正反器，所述第二低初始值D型正反器接收所述内部选取脉冲信号，并且所述第二低初始值D型正反器输出一第一内部输入信号；一第一高初始值D型正反器，耦接所述第二低初始值D型正反器，所述第一高初始值D型正反器接收所述内部选取脉冲信号；一第三低初始值D型正反器，耦接所述第一高初始值D型正反器，所述第三低初始值D型正反器接收所述内部选取脉冲信号，并且所述第三低初始值D型正反器输出一第一反向内部输入信号；一第二高初始值D型正反器，耦接所述第三低初始值D型正反器，所述第二高初始值D型正反器接收所述内部选取脉冲信号；一第四低初始值D型正反器，耦接所述第二高初始值D型正反器，所述第四低初始值D型正反器接收所述内部选取脉冲信号，并且所述第四低初始值D型正反器输出一第二内部输入信号；一第三高初始值D型正反器，耦接所述第四低初始值D型正反器，所述第三高初始值D型正反器接收所述内部选取脉冲信号；一第五低初始值D型正反器，耦接所述第三高初始值D型正反器，所述第五低初始值D型正反器接收所述内部选取脉冲信号，并且所述第五低初始值D型正反器输出一第二反向内部输入信号；其中，所述第一低初始值D型正反器及所述第二低初始值D型正反器组成所述第一延迟电路，所述第一高初始值D型正反器及所述第三低初始值D型正反器组成所述第二延迟电路，所述第二高初始值D型正反器及所述第四低初始值D型正反器组成所述第三延迟电路，所述第三高初始值D型正反器及所述第五低初始值D型正反器组成所述第四延迟电路。较佳地，根据本发明的内部锁存器电路，其中，所述低初始值D型正反器具有一输入端、一输出端、一反向输出端、以及一内部选取脉冲输入端。
较佳地，根据本发明的内部锁存器电路，其中，所述高初始值D型正反器具有一输入端、一输出端、一反向输出端、以及一内部选取脉冲输入端。
较佳地，根据本发明的内部锁存器电路，其中，所述第一低初始值D型正反器具有第一输入端、第一输出端、第一反向输出端、以及第一内部选取脉冲输入端，其中所述第一输入端接收所述输入延迟信号，所述第一内部选取脉冲输入端接收所述内部选取脉冲信号；所述第二低初始值D型正反器具有第二输入端、第二输出端、第二反向输出端、以及第二内部选取脉冲输入端，其中，所述第二输入端连接所述第一输出端，所述第二内部选取脉冲输入端接收所述内部选取脉冲信号，所述第二输出端输出所述第一内部输入信号；所述第一高初始值D型正反器具有第三输入端、第三输出端、第三反向输出端、以及第三内部选取脉冲输入端，其中，所述第三输入端连接所述第二反向输出端，所述第三内部选取脉冲输入端接收所述内部选取脉冲信号；所述第三低初始值D型正反器具有第四输入端、第四输出端、第四反向输出端、以及第四内部选取脉冲输入端，其中，所述第四输入端连接所述第三反向输出端，所述第四内部选取脉冲输入端接收所述内部选取脉冲信号，所述第四反向输出端输出所述第一反向内部输入信号；所述第二高初始值D型正反器具有第五输入端、第五输出端、第五反向输出端、以及第五内部选取脉冲输入端，其中，所述第五输入端连接所述第四反向输出端，所述第五内部选取脉冲输入端接收所述内部选取脉冲信号；所述第四低初始值D型正反器具有第六输入端、第六输出端、第六反向输出端、以及第六内部选取脉冲输入端，其中，所述第六输入端连接所述第五反向输出端，所述第六内部选取脉冲输入端接收所述内部选取脉冲信号，所述第六输出端输出所述第二内部输入信号；所述第三高初始值D型正反器具有第七输入端、第七输出端、第七反向输出端、以及第七内部选取脉冲输入端，其中，所述第七输入端连接所述第六反向输出端，所述第七内部选取脉冲输入端接收所述内部选取脉冲信号；所述第五低初始值D型正反器具有第八输入端、第八输出端、第八反向输出端、以及第八内部选取脉冲输入端，其中，所述第八输入端连接所述第七反向输出端，所述第八内部选取脉冲输入端接收所述内部选取脉冲信号，所述第八反向输出端输出所述第二反向内部输入信号。
较佳地，根据本发明的内部锁存器电路，其中，所述频率信号的周期与所述内部选取脉冲信号的周期相等，并且所述频率信号的周期与所述内部选取脉冲信号的周期皆为一个时间周期。
较佳地，根据本发明的内部锁存器电路，其中，所述输入延迟信号的长度为两个时间周期。
为达上述目的，本发明根据上述内部锁存器电路为基础，还提供一种锁存信号产生方法，应用于如上所述的内部锁存器电路，包括：一接收延迟信号步骤，一内部锁存器电路接收一输入延迟信号以及一内部选取脉冲信号；一响应延迟信号步骤，通过多个低初始值D型正反器以及多个高初始值D型正反器，基于所述内部选取脉冲信号并响应所述输入延迟信号，以产生一第一内部输入信号、一第一反向内部输入信号、一第二内部输入信号以及一第二反向内部输入信号，并传输至一内部锁存信号产生电路；一输出信号产生步骤，通过所述内部锁存信号产生电路，接收所述第一内部输入信号、第一反向内部输入信号、一第二内部输入信号以及一第二反向内部输入信号，使得所述内部锁存信号产生电路输出一第一反向前输出信号以及一第二反向前输出信号；一生成内部锁存信号步骤，通过一与非门，接收所述第一反向前输出信号以及所述第二反向前输出信号，以生成内部锁存信号。
较佳地，根据本发明的锁存信号产生方法，其中，所述第一延迟电路、所述第二延迟电路、所述第三延迟电路、以及所述第四延迟电路是以D正反器、JK正反器、以及SR正反器的至少其中之一来予以施行。
较佳地，根据本发明的锁存信号产生方法，其中，所述内部锁存器电路还包含一重置输入端，耦接所述第一延迟电路、所述第二延迟电路、所述第三延迟电路、以及所述第四延迟电路，所述重置输入端用于输入一反向重置信号。
较佳地，本发明的锁存信号产生方法还包括：产生所述输入延迟信号，响应所述频率信号；所述输入延迟信号通过所述第一低初始值D型正反器以及所述第二低初始值D型正反器，并且基于所述内部选取脉冲信号，在两个时间周期后，所述第二低初始值D型正反器响应所述输入延迟信号输出所述第一内部输入信号，所述第一内部输入信号相较于所述输入延迟信号延后两个时间周期；所述输入延迟信号通过所述第一低初始值D型正反器、所述第二低初始值D型正反器、所述第一高初始值D型正反器以及所述第三低初始值D型正反器，并且基于所述内部选取脉冲信号，在四个时间周期后，所述第三低初始值D型正反器响应所述输入延迟信号输出所述第一反向内部输入信号，所述第一反向内部输入信号相较于所述输入延迟信号延后四个时间周期并且为反向信号；所述输入延迟信号通过所述第一低初始值D型正反器、所述第二低初始值D型正反器、所述第一高初始值D型正反器、所述第三低初始值D型正反器、所述第二高初始值D型正反器以及所述第四低初始值D型正反器，并且基于所述内部选取脉冲信号，在六个时间周期后，所述第四低初始值D型正反器响应所述输入延迟信号输出所述第二内部输入信号，所述第二内部输入信号相较于所述输入延迟信号延后六个时间周期；所述输入延迟信号通过所述第一低初始值D型正反器、所述第二低初始值D型正反器、所述第一高初始值D型正反器、所述第三低初始值D型正反器、所述第二高初始值D型正反器、所述第四低初始值D型正反器、第三高初始值D型正反器以及第五低初始值D型正反器，并且基于所述内部选取脉冲信号，在八个时间周期后，所述第五低初始值D型正反器响应所述输入延迟信号输出所述第二反向内部输入信号，所述第二反向内部输入信号相较于所述输入延迟信号延后四个时间周期并且为反向信号；所述第一内部输入信号以及所述第一反向内部输入信号进入所述内部锁存信号产生电路，以产生所述第一反向前输出信号，并且所述第二内部输入信号以及所述第二反向内部输入信号进入所述内部锁存信号产生电路，以产生所述第二反向前输出信号；所述第一反向前输出信号以及所述第二反向前输出信号进入所述与非门，并且产生所述内部锁存信号。
较佳地，根据本发明的锁存信号产生方法，其中，所述多个低初始值D型正反器以及所述多个高初始值D型正反器，皆具有一输入端、一输出端、一反向输出端、以及一内部选取脉冲输入端。
较佳地，根据本发明的锁存信号产生方法，其中，所述输入延迟信号的长度为两个时间周期，并且所述内部锁存信号的长度为两个时间周期。
较佳地，根据本发明的锁存信号产生方法，其中，所述输入延迟信号的长度不为两个时间周期，并且所述内部锁存信号的长度为两个时间周期。
综上，本发明所提供的内部锁存器电路及其锁存信号产生方法，主要基于所述内部选取脉冲信号，并且仅使用输入延迟信号上升边缘响应，以产生内部锁存信号，以此消除输入延迟信号对内部锁存信号的影响，以确保稳定的执行内存的写入操作。
为使熟悉所述项技艺人士了解本发明的目的、特征及功效，兹通过下述具体实施例，并配合所附的图式，对本发明详加说明如下。
附图说明
图1为常用技术的内部锁存器电路的示意性电路方块图；
图2为说明输入延迟信号的上升边缘以及下降边缘的改变示意图；
图3为根据本发明的内部锁存器电路的示意性电路方块图；
图4为根据本发明一个或多个示例性实施例的内部锁存器电路的示意性电路方块图；
图5为根据本发明一个或多个示例性实施例的高初始值D型正反器的示意性电路图；
图6为根据本发明一个或多个示例性实施例的低初始值D型正反器的示意性电路图；
图7为说明本发明的锁存信号产生方法的部分步骤流程图；
图8为说明执行本发明一个或多个示例性实施例的内部锁存器电路的锁存信号产生方法的步骤流程图；
图9为说明执行本发明一个或多个示例性实施例的内部锁存器电路的锁存信号产生方法的时序图。
附图标记说明：
100-内部锁存器电路；1-第一延迟电路；10-低初始值D型正反器；101-输入端；102-输出端；103-反向输出端；104-内部选取脉冲输入端；11-第一低初始值D型正反器；111-第一输入端；112-第一输出端；113-第一反向输出端；114-第一内部选取脉冲输入端；12-第二低初始值D型正反器；121-第二输入端；122-第二输出端；123-第二反向输出端；124-第二内部选取脉冲输入端；13-第三低初始值D型正反器；131-第四输入端；132-第四输出端；133-第四反向输出端；134-第四内部选取脉冲输入端；14-第四低初始值D型正反器；141-第六输入端；142-第六输出端；143-第六反向输出端；144-第六内部选取脉冲输入端；15-第五低初始值D型正反器；151-第八输入端；152-第八输出端；153-第八反向输出端；154-第八内部选取脉冲输入端；2-第二延迟电路；20-高初始值D型正反器；201-输入端；202-输出端；203-反向输出端；204-内部选取脉冲输入端；21-第一高初始值D型正反器；211-第三输入端；212-第三输出端；213-第三反向输出端；214-第三内部选取脉冲输入端；22-第二高初始值D型正反器；221-第五输入端；222-第五输出端；223-第五反向输出端；224-第五内部选取脉冲输入端；23-第三高初始值D型正反器；231-第七输入端；232-第七输出端；233-第七反向输出端；234-第七内部选取脉冲输入端；4-第四延迟电路；5-内部锁存信号产生电路；6-与非门；7-重置输入端；CLK-频率信号；DDS_CK-内部锁存信号；DDS_CK_EN1-第一内部输入信号；DDS_CK_EN2-第二内部输入信号；DQS-选取脉冲信号；INT_DQS-内部选取脉冲信号；NOT_DDS_CK_DIS1-第一反向内部输入信号；NOT_DDS_CK_DIS 2-第二反向内部输入信号；NOT_PRE_OUT1-第一反向前输出信号；NOT_PRE_OUT2-第二反向前输出信号；NOT_RST-反向重置信号；WR_LAT_P1-输入延迟信号；WR_LAT_P1#1-短输入延迟信号；WR_LAT_P1#2-长输入延迟信号；tCK-时间周期。
具体实施方式
现在将参照其中示出本发明概念的示例性实施例的附图在下文中更充分地阐述本发明概念。以下通过参照附图更详细地阐述的示例性实施例，本发明概念的优点及特征以及其达成方法将显而易见。然而，应注意，本发明概念并非仅限于以下示例性实施例，而是可实施为各种形式。因此，提供示例性实施例仅是为了揭露本发明概念并使熟习此项技术者了解本发明概念的类别。在图式中，本发明概念的示例性实施例并非仅限于本文所提供的特定实例且为清晰起见而进行夸大。
本文所用术语仅用于阐述特定实施例，而并非旨在限制本发明。除非上下文中清楚地另外指明，否则本文所用的单数形式的用语「一(a、an)」及「所述(the)」旨在也包括复数形式。本文所用的用语「及/或(and/or)」包括相关所列项其中一或多者的任意及所有组合。应理解，当称组件「连接(connected)」或「耦合(coupled)」至另一组件时，所述组件可直接连接或耦合至所述另一组件或可存在中间组件。
相似地，应理解，当称一个组件(例如层、区或基板)位于另一组件「上(on)」时，所述组件可直接位于所述另一组件上，或可存在中间组件。相比之下，用语「直接(directly)」意指不存在中间组件。还应理解，当在本文中使用用语「包括(comprises/comprising)」、「包含(includes及/或including)」时，是表明所陈述的特征、整数、步骤、操作、组件、及/或组件的存在，但不排除一或多个其他特征、整数、步骤、操作、组件、组件、及/或其群组的存在或添加。
此外，将通过作为本发明概念的理想化示例性图的剖视图来阐述详细说明中的示例性实施例。相应地，可根据制造技术及/或可容许的误差来修改示例性图的形状。因此，本发明概念的示例性实施例并非仅限于示例性图中所示出的特定形状，而是可包括可根据制造制程而产生的其他形状。图式中所例示的区域具有一般特性，且用于说明组件的特定形状。因此，此不应被视为仅限于本发明概念的范围。
还应理解，尽管本文中可能使用用语「第一(first)」、「第二(second)」、「第三(third)」等来阐述各种组件，然而这些组件不应受限于这些用语。这些用语仅用于区分各个组件。因此，某些实施例中的第一组件可在其他实施例中被称为第二组件，而此并不背离本发明的教示内容。本文中所阐释及说明的本发明概念的态样的示例性实施例包括其互补对应物。本说明书通篇中，相同的参考编号或相同的指示物表示相同的组件。
此外，本文中参照剖视图及/或平面图来阐述示例性实施例，其中所述剖视图及/或平面图是理想化示例性说明图。因此，预期存在由例如制造技术及/或容差所造成的相对于图示形状的偏离。因此，示例性实施例不应被视作仅限于本文中所示区的形状，而是欲包括由例如制造所导致的形状偏差。举例而言，经绘示出为矩形的蚀刻区将通常具有圆形特征或弯曲特征。因此，图中所示的区为示意性的，且其形状并非旨在说明装置的区的实际形状、也并非旨在限制示例性实施例的范围。
如本发明人(inventive entity)所理解，根据本文所述各种示例性实施例的装置及形成装置的方法可被实施于例如集成电路等微电子装置中，其中根据本文所述各种示例性实施例的多个装置被整合于同一微电子装置中。因此，可在所述微电子装置中在两个不同方向上复制本文所示的剖视图，所述两个不同方向无需为正交的。因此，实施根据本文所述各种示例性实施例的装置的所述微电子装置的平面图可包括基于所述微电子装置的功能性而呈数组形式及/或二维图案形式的多个装置。
因此，本文所示的剖视图提供对根据本文所述各种示例性实施例的多个装置的支持，所述多个装置在平面图中沿两个不同方向及/或在立体图中沿三个不同方向延伸。
请参阅图3所示，图3为根据本发明的内部锁存器电路的示意性电路方块图。如图3所示，根据本发明的内部锁存器电路100，包含有：第一延迟电路1、第二延迟电路2、第三延迟电路3、第四延迟电路4、内部锁存信号产生电路5、与非门6。
具体地，所述第一延迟电路1，接收输入延迟信号WR_LAT_P1以及内部选取脉冲信号INT_DQS，并且输出第一内部输入信号DDS_CK_EN1，其中，输入延迟信号WR_LAT_P1响应于频率信号CLK。
具体地，所述第二延迟电路2，耦接第一延迟电路1，所述第二延迟电路2接收内部选取脉冲信号INT_DQS，并且输出第一反向内部输入信号NOT_DDS_CK_DIS1。
具体地，所述第三延迟电路3，耦接第二延迟电路2，所述第三延迟电路3接收内部选取脉冲信号INT_DQS，并且输出第二内部输入信号DDS_CK_EN2。
具体地，所述第四延迟电路4，耦接第三延迟电路3，所述第四延迟电路4接收内部选取脉冲信号INT_DQS，并且输出第二反向内部输入信号NOT_DDS_CK_DIS2。
具体地，所述内部锁存信号产生电路5，耦接第一延迟电路1、第二延迟电路2、第三延迟电路3、以及第四延迟电路4，所述内部锁存信号产生电路5接收所述第一内部输入信号DDS_CK_EN1、所述第一反向内部输入信号NOT_DDS_CK_DIS1、所述第二内部输入信号DDS_CK_EN2、以及所述第二反向内部输入信号NOT_DDS_CK_DIS2，并且所述内部锁存信号产生电路5产生第一反向前输出信号NOT_PRE_OUT1以及第二反向前输出信号NOT_PRE_OUT2。
具体地，所述与非门6，耦接内部锁存信号产生电路5，所述与非门6接收所述第一反向前输出信号NOT_PRE_OUT1以及所述第二反向前输出信号NOT_PRE_OUT2，并且所述与非门6输出内部锁存信号DDS_CK。
具体地，根据上述结构，其中第一延迟电路1、第二延迟电路2、第三延迟电路3、以及第四延迟电路4可以使用D正反器、JK正反器、以及SR正反器的至少其中之一来予以施行。
具体地，内部锁存器电路100可以还包含重置输入端7，重置输入端7耦接第一延迟电路1、第二延迟电路2、第三延迟电路3、以及第四延迟电路4，重置输入端7用于输入一反向重置信号NOT_RST，其中，所述重置信号NOT_RST用于重置所述多个低初始值D型正反器10以及所述多个高初始值D型正反器20的数值，然而本发明不限于此。
为供进一步了解本发明构造特征、运用技术手段及所预期达成的功效，兹将本发明的实施例加以叙述，相信当可由此而对本发明有更深入且具体了解，如下所述：
请参阅图4，图4为根据本发明一个或多个示例性实施例的内部锁存器电路的示意性电路方块图。如图4所示，根据本发明一实施例的内部锁存器电路100具有多个低初始值D型正反器10以及多个高初始值D型正反器20，所述内部锁存器电路100包括：第一低初始值D型正反器11、第二低初始值D型正反器12、第一高初始值D型正反器21、第三低初始值D型正反器13、第二高初始值D型正反器22、第四低初始值D型正反器14、第三高初始值D型正反器23、第五低初始值D型正反器15、内部锁存信号产生电路5、以及与非门6。
具体地，在本实施例中，所述第一低初始值D型正反器11接收输入延迟信号WR_LAT_P1以及内部选取脉冲信号INT_DQS，其中，输入延迟信号WR_LAT_P1响应于频率信号CLK。
具体地，在本实施例中，所述第二低初始值D型正反器12耦接第一低初始值D型正反器11，第二低初始值D型正反器12接收通过第一低初始值D型正反器11的输入延迟信号WR_LAT_P1，以及内部选取脉冲信号INT_DQS，并且第二低初始值D型正反器12基于内部选取脉冲INT_DQS并响应输入延迟信号WR_LAT_P1产生第一内部输入信号DDS_CK_EN1。以此，所述第二低初始值D型正反器12输出所述第一内部输入信号DDS_CK_EN1。
具体地，在本实施例中，所述第一高初始值D型正反器21耦接所述第二低初始值D型正反器12，所述第一高初始值D型正反器21接收通过所述第一低初始值D型正反器11与所述第二低初始值D型正反器12的输入延迟信号WR_LAT_P1，以及内部选取脉冲信号INT_DQS。
具体地，在本实施例中，所述第三低初始值D型正反器13耦接第一高初始值D型正反器21，第三低初始值D型正反器13接收通过第一低初始值D型正反器11、所述第二低初始值D型正反器12、与第一高初始值D型正反器21的输入延迟信号WR_LAT_P1，以及内部选取脉冲信号INT_DQS，并且第三低初始值D型正反器13基于内部选取脉冲INT_DQS并响应输入延迟信号WR_LAT_P1产生第一反向内部输入信号NOT_DDS_CK_DIS1。以此，所述第三低初始值D型正反器13输出所述第一反向内部输入信号NOT_DDS_CK_DIS1。
具体地，在本实施例中，所述第二高初始值D型正反器22耦接所述第三低初始值D型正反器13，所述第二高初始值D型正反器22接收通过所述第一低初始值D型正反器、所述第二低初始值D型正反器、所述第一高初始值D型正反器21、与所述第三低初始值D型正反器13的输入延迟信号WR_LAT_P1，以及内部选取脉冲信号INT_DQS。
具体地，在本实施例中，所述第四低初始值D型正反器14耦接第二高初始值D型正反器22，第四低初始值D型正反器14接收通过第一低初始值D型正反器11、所述第二低初始值D型正反器12、第一高初始值D型正反器21、第三低初始值D型正反器13、与第二高初始值D型正反器22的输入延迟信号WR_LAT_P1，以及内部选取脉冲信号INT_DQS，并且第四低初始值D型正反器14基于内部选取脉冲INT_DQS并响应输入延迟信号WR_LAT_P1产生第二内部输入信号DDS_CK_EN2。以此，所述第四低初始值D型正反器14输出所述第二内部输入信号DDS_CK_EN2。
具体地，在本实施例中，所述第三高初始值D型正反器23耦接所述第四低初始值D型正反器14，所述第三高初始值D型正反器23接收通过所述第一低初始值D型正反器11、所述第二低初始值D型正反器12、第一高初始值D型正反器21、第三低初始值D型正反器13、第二高初始值D型正反器22、与第四低初始值D型正反器14的输入延迟信号WR_LAT_P1，以及内部选取脉冲信号INT_DQS。
具体地，在本实施例中，所述第五低初始值D型正反器15耦接第三高初始值D型正反器23，第五低初始值D型正反器15接收通过第一低初始值D型正反器11、所述第二低初始值D型正反器12、第一高初始值D型正反器21、第三低初始值D型正反器13、第二高初始值D型正反器22、与第三高初始值D型正反器23的输入延迟信号WR_LAT_P1，以及内部选取脉冲信号INT_DQS，并且第四低初始值D型正反器14基于内部选取脉冲INT_DQS并响应输入延迟信号WR_LAT_P1产生第二反向内部输入信号NOT_DDS_CK_DIS2。以此，所述第五低初始值D型正反器15输出所述第二反向内部输入信号NOT_DDS_CK_DIS2。
具体地，在本实施例中，所述内部锁存信号产生电路5耦接所述第二低初始值D型正反器12、所述第三低初始值D型正反器13、所述第四低初始值D型正反器14、以及所述第五低初始值D型正反器15，所述内部锁存信号产生电路5接收所述第一内部输入信号DDS_CK_EN1、所述第一反向内部输入信号NOT_DDS_CK_DIS1、所述第二内部输入信号DDS_CK_EN2、以及所述第二反向内部输入信号NOT_DDS_CK_DIS2，并且所述内部锁存信号产生电路5产生第一反向前输出信号NOT_PRE_OUT1以及第二反向前输出信号NOT_PRE_OUT2。
具体地，在本实施例中，所述与非门6耦接内部锁存信号产生电路5，所述与非门6接收所述第一反向前输出信号NOT_PRE_OUT1以及所述第二反向前输出信号NOT_PRE_OUT2，并且所述与非门6输出内部锁存信号DDS_CK。
具体地，在本实施例中，第一低初始值D型正反器11及第二低初始值D型正反器12组成所述第一延迟电路1，第一高初始值D型正反器21及第三低初始值D型正反器13组成所述第二延迟电路2，第二高初始值D型正反器22及第四低初始值D型正反器14组成第三延迟电路3，第三高初始值D型正反器23及第五低初始值D型正反器15组成所述第四延迟电路4。
具体地，在本实施例中，内部锁存器电路100可以还包含重置输入端7，重置输入端7耦接第一低初始值D型正反器11、所述第二低初始值D型正反器12、第一高初始值D型正反器21、第三低初始值D型正反器13、第二高初始值D型正反器22、与第三高初始值D型正反器23，重置输入端7用于输入一反向重置信号NOT_RST，其中，所述重置信号NOT_RST用于重置所述多个低初始值D型正反器10以及所述多个高初始值D型正反器20的数值，然而本发明不限于此。
请参阅图5及图6所示，图5为根据本发明一个或多个示例性实施例的低初始值D型正反器的示意性电路图；图6为根据本发明一个或多个示例性实施例的高初始值D型正反器的示意性电路图。根据本发明的低初始值D型正反器10具有输入端101、输出端102、反向输出端103、以及内部选取脉冲输入端104，根据本发明的高初始值D型正反器20具有输入端201、输出端202、反向输出端203、以及内部选取脉冲输入端204，需要进一步说明的是，低初始值D型正反器10以及高初始值D型正反器20的差别在于，在本实施例中，所述低初始值D型正反器10的起始值为低值L，所述高初始值D型正反器20的起始值为高值H。
具体地，在本实施例中，低初始值D型正反器10以及高初始值D型正反器20的作用在于，接收输入端101以及输入端201所输入的信号，并基于内部选取脉冲输入端104以及内部选取脉冲输入端204所接收的内部选取脉冲信号INT_DQS，使得接收输入端101以及输入端201所输入的信号与内部选取脉冲信号INT_DQS同步化，然而本发明不限于此。
具体地，在本实施例中，第一低初始值D型正反器11具有第一输入端111、第一输出端112、第一反向输出端113、以及第一内部选取脉冲输入端114，其中所述第一输入端111接收输入延迟信号WR_LAT_P1，所述第一内部选取脉冲输入端114接收内部选取脉冲信号INT_DQS，使得第一低初始值D型正反器11基于内部选取脉冲信号INT_DQS并响应输入延迟信号WR_LAT_P1，以产生第一低初始值D型正反器11的输出信号，并从第一输出端112输出至第二低初始值D型正反器12，其中第一反向输出端113所输出的信号与第一输出端112所输出的信号为反向的关系。
具体地，在本实施例中，第二低初始值D型正反器12具有第二输入端121、第二输出端122、第二反向输出端123、以及第二内部选取脉冲输入端124，其中，所述第二输入端121连接所述第一输出端112，第二输入端121用于接收通过第一低初始值D型正反器11的输入延迟信号WR_LAT_P1，第二内部选取脉冲输入端124用于接收内部选取脉冲信号INT_DQS，使得第二低初始值D型正反器12基于内部选取脉冲INT_DQS并响应输入延迟信号WR_LAT_P1产生第一内部输入信号DDS_CK_EN1，并从第二输出端122输出所述第一内部输入信号DDS_CK_EN1，第二反向输出端123输出与第一内部输入信号DDS_CK_EN1反向的信号至第三高初始值D型正反器21。
具体地，在本实施例中，第一高初始值D型正反器21具有第三输入端211、第三输出端212、第三反向输出端213、以及第三内部选取脉冲输入端214，其中，所述第三输入端211连接所述第二反向输出端124，第三内部选取脉冲输入端214用于接收内部选取脉冲信号INT_DQS，所述第一高初始值D型正反器21接收与第一内部输入信号DDS_CK_EN1反向的信号后，基于内部选取脉冲信号INT_DQS产生输出的信号，并从第三反向输出端213输出至第三低初始值D型正反器13。
具体地，在本实施例中，第三低初始值D型正反器13具有第四输入端131、第四输出端132、第四反向输出端133、以及第四内部选取脉冲输入端134，其中，第四输入端131连接所述第三反向输出端213，以接收通过第一低初始值D型正反器11、所述第二低初始值D型正反器12、与第一高初始值D型正反器21的输入延迟信号WR_LAT_P1，第四内部选取脉冲输入端134接收内部选取脉冲信号INT_DQS，使得第三低初始值D型正反器13基于内部选取脉冲INT_DQS并响应输入延迟信号WR_LAT_P1，以产生第一反向内部输入信号NOT_DDS_CK_DIS1，并从第四反向输出端131输出所述第一反向内部输入信号NOT_DDS_CK_DIS1。
具体地，在本实施例中，第二高初始值D型正反器22具有第五输入端221、第五输出端222、第五反向输出端223、以及第五内部选取脉冲输入端224，其中，所述第五输入端221连接所述第四反向输出端133，所述第五内部选取脉冲输入端224接收所述内部选取脉冲信号INT_DQS，所述第二高初始值D型正反器22接收所述第一反向内部输入信号NOT_DDS_CK_DIS1后，基于内部选取脉冲信号INT_DQS产生输出的信号，并从第五反向输出端223输出至第四低初始值D型正反器14。
具体地，在本实施例中，第四低初始值D型正反器14具有第六输入端141、第六输出端142、第六反向输出端143、以及第六内部选取脉冲输入端144，其中，所述第六输入端141连接所述第五反向输出端223，以接收通过第一低初始值D型正反器11、所述第二低初始值D型正反器12、第一高初始值D型正反器21、第三低初始值D型正反器13、与第二高初始值D型正反器22的输入延迟信号WR_LAT_P1，所述第六内部选取脉冲输入端144接收所述内部选取脉冲信号INT_DQS，使得第四低初始值D型正反器14基于内部选取脉冲INT_DQS并响应输入延迟信号WR_LAT_P1，以产生第二内部输入信号DDS_CK_EN2，并从所述第六输出端142输出所述第二内部输入信号DDS_CK_EN2。
具体地，在本实施例中，第三高初始值D型正反器23具有第七输入端231、第七输出端232、第七反向输出端233、以及第七内部选取脉冲输入端234，其中，所述第七输入端231连接所述第六反向输出端143，所述第七内部选取脉冲输入端234接收所述内部选取脉冲信号INT_DQS，所述第三高初始值D型正反器23接收与第二内部输入信号DDS_CK_EN2反向的信号后，基于内部选取脉冲信号INT_DQS产生输出的信号，并从第七反向输出端233输出至第五低初始值D型正反器15。
具体地，在本实施例中，第五低初始值D型正反器15具有第八输入端151、第八输出端152、第八反向输出端153、以及第八内部选取脉冲输入端154，其中，所述第八输入端151连接所述第七反向输出端233，以接收通过第一低初始值D型正反器11、所述第二低初始值D型正反器12、第一高初始值D型正反器21、第三低初始值D型正反器13、第二高初始值D型正反器22、与第三高初始值D型正反器23的输入延迟信号WR_LAT_P1，所述第八内部选取脉冲输入端154接收所述内部选取脉冲信号INT_DQS，使得第五低初始值D型正反器15基于内部选取脉冲INT_DQS并响应输入延迟信号WR_LAT_P1，以产生第二反向内部输入信号NOT_DDS_CK_DIS2，并从所述第八反向输出端153输出所述第二反向内部输入信号NOT_DDS_CK_DIS2。
具体地，在本实施例中，频率信号CLK的周期与所述内部选取脉冲信号INT_DQS的周期相等，并且所述频率信号的周期与所述内部选取脉冲信号的周期皆为一个时间周期tCK，然而本发明不限于此。
具体地，在本实施例中，输入延迟信号WR_LAT_P1的长度为两个时间周期tCK，然而本发明不限于此。
如此一来，由上述说明可得知，根据本发明所提供的内部锁存器电路100，接收响应于频率信号CLK的输入延迟信号WR_LAT_P1后，通过所述多个低初始值D型正反器10以及所述多个高初始值D型正反器20，基于内部选取脉冲信号INT_DQS并响应输入延迟信号WR_LAT_P1，以产生第一内部输入信号DDS_CK_EN1、第一反向内部输入信号NOT_DDS_CK_DIS1、第二内部输入信号DDS_CK_EN2、以及第二反向内部输入信号NOT_DDS_CK_DIS2，并传输至内部锁存信号产生电路5，以通过内部锁存信号产生电路5输出第一反向前输出信号NOT_PRE_OUT1以及第二反向前输出信号NOT_PRE_OUT2，最后通过与非门产生内部锁存信号DDS_CK。需要进一步说明的是，根据本发明的内部锁存器电路100，基于所述内部选取脉冲信号INT_DQS并响应输入延迟信号WR_LAT_P1，以产生内部锁存信号DDS_CK，并且在产生内部锁存信号DDS_CK的过程中，内部锁存器电路100仅响应所述输入延迟信号WR_LAT_P1的上升边缘，而不受所述输入延迟信号WR_LAT_P1的下降边缘影响。
更详细地说，本发明的内部锁存器电路100所产生的内部锁存信号DDS_CK，不会由于外部环境的温度或者金属氧化物半导体场效晶体管的制成技术，所造成输入延迟信号WR_LAT_P1的上升边缘以及下降边缘的改变，从而使得双信道同步动态随机存取内存不能稳定的执行写入操作。透过本发明的内部锁存器电路100，使得双信道同步动态随机存取内存不受制成技术以及外部环境温度的影响，透过精确的内部锁存信号DDS_CK，以稳定的执行写入操作。
为供进一步了解本发明构造特征、运用技术手段及所预期达成的功效，兹将本发明使用方式加以叙述，相信当可由此而对本发明有更深入且具体了解，如下所述：
请参阅图7，并搭配图3所示，图7为说明本发明的锁存信号产生方法的部分步骤流程图。本发明还提供一种锁存信号DDS_CK产生方法，包含下列步骤：
S1：接收延迟信号步骤，根据本发明的内部锁存器电路100接收输入延迟信号WR_LAT_P1以及内部选取脉冲信号INT_DQS。
S2：响应延迟信号步骤，通过低初始值D型正反器10以及高初始值D型正反器20，基于内部选取脉冲信号INT_DQS并响应输入延迟信号WR_LAT_P1，以产生第一内部输入信号DDS_CK_EN1、第一反向内部输入信号NOT_DDS_CK_DIS1、第二内部输入信号DDS_CK_EN2以及第二反向内部输入信号NOT_DDS_CK_DIS 2，并传输至内部锁存信号产生电路5。
S3：输出信号产生步骤，通过内部锁存讯号产生电路5，接收第一内部输入信号DDS_CK_EN1、第一反向内部输入信号NOT_DDS_CK_DIS1、第二内部输入信号DDS_CK_EN2以及第二反向内部输入信号NOT_DDS_CK_DIS 2，使得内部锁存信号产生电路5输出第一反向前输出信号以及一第二反向前输出信号。
S4：生成内部锁存信号步骤，通过与非门6，接收第一反向前输出信号NOT_PRE_OUT1以及第二反向前输出信号NOT_PRE_OUT2，以生成内部锁存信号DDS_CK。
具体地，根据上述锁存信号DDS_CK产生方法，其中，第一延迟电路1、第二延迟电路2、第三延迟电路3、以及第四延迟电路4可以使用D正反器、JK正反器、以及SR正反器的至少其中之一来予以施行。
具体地，根据上述锁存信号DDS_CK产生方法，其中，内部锁存器电路100可以还包含重置输入端7，重置输入端7耦接第一延迟电路1、第二延迟电路2、第三延迟电路3、以及第四延迟电路4，重置输入端7用于输入一反向重置信号NOT_RST，其中，所述重置信号NOT_RST用于重置所述多个低初始值D型正反器10以及所述多个高初始值D型正反器20的数值，然而本发明不限于此。
为供进一步了解本发明构造特征、运用技术手段及所预期达成的功效，兹将本发明的实施例搭配方法加以叙述，相信当可由此而对本发明有更深入且具体了解，如下所述：
请参阅图8，并搭配图4至图6所示，图8为说明执行本发明一个或多个示例性实施例的内部锁存器电路的锁存信号产生方法的步骤流程图。本发明以上述实施例的内部锁存器电路100为基础，本发明的锁存信号DDS_CK产生方法还包含下列步骤：
步骤S1'：响应频率信号CLK，以产生输入延迟信号WR_LAT_P1。
步骤S2'：输入延迟信号WR_LAT_P1输入第一低初始值D型正反器11以及所述第二低初始值D型正反器12，并且基于所述内部选取脉冲信号INT_DQS，在两个时间周期tCK后，第二低初始值D型正反器12响应输入延迟信号WR_LAT_P1以输出第一内部输入信号DDS_CK_EN1，所述第一内部输入信号DDS_CK_EN1相较于所述输入延迟信号WR_LAT_P1延后两个时间周期tCK。
步骤S3'：输入延迟信号WR_LAT_P1输入第一低初始值D型正反器11、第二低初始值D型正反器12、第一高初始值D型正反器21以及第三低初始值D型正反器13，并且基于所述内部选取脉冲信号INT_DQS，在四个时间周期tCK后，第三低初始值D型正反器13响应输入延迟信号WR_LAT_P1输出第一反向内部输入信号NOT_DDS_CK_DIS1，并且所述第一反向内部输入信号NOT_DDS_CK_DIS1相较于所述输入延迟信号WR_LAT_P1延后四个时间周期tCK，并且为反向信号。
步骤S4'：输入延迟信号WR_LAT_P1输入第一低初始值D型正反器11、所述第二低初始值D型正反器12、所述第一高初始值D型正反器21、所述第三低初始值D型正反器13、所述第二高初始值D型正反器22、以及所述第四低初始值D型正反器14，并且基于内部选取脉冲信号INT_DQS，在六个时间周期tCK后，第四低初始值D型正反器14响应输入延迟信号WR_LAT_P1，以输出所述第二内部输入信号DDS_CK_EN2，所述第二内部输入信号相较于所述输入延迟信号延后六个时间周期tCK。
步骤S5'：输入延迟信号WR_LAT_P1输入第一低初始值D型正反器11、所述第二低初始值D型正反器12、第一高初始值D型正反器21、第三低初始值D型正反器13、第二高初始值D型正反器22、第四低初始值D型正反器14、第三高初始值D型正反器23以及第五低初始值D型正反器15，并且基于内部选取脉冲信号INT_DQS，在八个时间周期tCK后，第五低初始值D型正反器15响应输入延迟信号WR_LAT_P1，以输出第二反向内部输入信号NOT_DDS_CK_DIS2，所述第二反向内部输入信号NOT_DDS_CK_DIS2相较于所述输入延迟信号WR_LAT_P1延后八个时间周期tCK，并且为反向信号。
步骤S6'：第一内部输入信号DDS_CK_EN1以及第一反向内部输入信号NOT_DDS_CK_DIS1输入内部锁存信号产生电路5，以产生第一反向前输出信号NOT_PRE_OUT1，并且第二内部输入信号DDS_CK_EN2以及所述第二反向内部输入信号NOT_DDS_CK_DIS2进入内部锁存信号产生电路5，以产生所述第二反向前输出信号NOT_PRE_OUT2。
步骤S7'：第一反向前输出信号NOT_PRE_OUT1以及第二反向前输出信号NOT_PRE_OUT2输入与非门6，并且产生内部锁存信号DDS_CK。
举例而言，请参阅图9，并且搭配图4至图8所示，图9为说明执行本发明一个或多个示例性实施例的内部锁存器电路的锁存信号产生方法的时序图。如图9所示，首先，输入延迟信号WR_LAT_P1起始值为低值L，并且在时间点A处响应所述频率信号CLK，使输入延迟信号WR_LAT_P1变为高值H；在两个时间周期tCK后，由于输入延迟信号WR_LAT_P1输入所述第一低初始值D型正反器11以及所述第二低初始值D型正反器12，第一低初始值D型正反器11基于内部选取脉冲信号INT_DQS并响应输入延迟信号WR_LAT_P1，使得第二低初始值D型正反器12所输出的第一内部输入信号DDS_CK_EN1变为高值H，同时，所述第一内部输入信号DDS_CK_EN1输入至内部锁存信号产生电路5，使得第一反向前输出信号NOT_PRE_OUT1变为低值L，以致锁存信号DDS_CK变为高值H；在四个时间周期tCK后，由于输入延迟信号WR_LAT_P1输入第一低初始值D型正反器11、第二低初始值D型正反器12、第一高初始值D型正反器21以及第三低初始值D型正反器13，使得第三低初始值D型正反器13所输出的第一反向内部输入信号NOT_DDS_CK_DIS1变为低值L，同时，所述第一内部输入信号DDS_CK_EN1输入至内部锁存信号产生电路5，使得第一反向前输出信号NOT_PRE_OUT1变为高值H，以致锁存信号DDS_CK变为低值L；在六个时间周期tCK后，由于输入延迟信号WR_LAT_P1输入第一低初始值D型正反器11、所述第二低初始值D型正反器12、所述第一高初始值D型正反器21、所述第三低初始值D型正反器13、所述第二高初始值D型正反器22、以及所述第四低初始值D型正反器14，使得第四低初始值D型正反器14所输出的第二内部输入信号DDS_CK_EN2变为高值H，同时，所述第二内部输入信号DDS_CK_EN2输入至内部锁存信号产生电路5，使得第二反向前输出信号NOT_PRE_OUT2变为低值L，以致锁存信号DDS_CK变为高值H；在八个时间周期tCK后，由于输入延迟信号WR_LAT_P1输入第一低初始值D型正反器11、所述第二低初始值D型正反器12、第一高初始值D型正反器21、第三低初始值D型正反器13、第二高初始值D型正反器22、第四低初始值D型正反器14、第三高初始值D型正反器23以及第五低初始值D型正反器15，使得第五低初始值D型正反器153所输出的第二反向内部输入信号NOT_DDS_CK_DIS2变为低值L，同时，所述第二反向内部输入信号NOT_DDS_CK_DIS2输入至内部锁存信号产生电路5，使得第二反向前输出信号NOT_PRE_OUT2变为高值H，以致锁存信号DDS_CK变为低值L。
值得一提的是，由上述说明可得知，根据本发明的内部锁存器电路100所产生的锁存信号DDS_CK，在输入延迟信号WR_LAT_P1于时间点A处响应所述频率信号CLK开始，并往后四个时间周期tCK之内，所述锁存信号DDS_CK仅由第一低初始值D型正反器11、第二低初始值D型正反器12、第一高初始值D型正反器21、第三低初始值D型正反器13、内部锁存信号产生电路5以及与非门6所产生，另外，在时间点A往后四个时间周期tCK开始，并直到往后八个时间周期tCK之内，所述锁存信号DDS_CK仅由第二高初始值D型正反器22、第四低初始值D型正反器14、第三高初始值D型正反器23、第五低初始值D型正反器15、内部锁存信号产生电路5以及与非门6所产生，然而本发明不限于此。
以此，由上述说明可得知，根据本发明所提供的内部锁存器电路100并搭配其锁存信号DDS_CK产生方法，在产生内部锁存信号DDS_CK的过程中，内部锁存器电路100仅响应所述输入延迟信号WR_LAT_P1的上升边缘，而不受所述输入延迟信号WR_LAT_P1的下降边缘影响，更详细地说，本发明的内部锁存器电路100所产生的内部锁存信号DDS_CK，不会由于外部环境的温度或者金属氧化物半导体场效晶体管的制成技术，所造成输入延迟信号WR_LAT_P1的上升边缘以及下降边缘的改变，从而使得双信道同步动态随机存取内存不能稳定的执行写入操作。透过本发明的内部锁存器电路100并搭配其锁存信号DDS_CK产生方法，使得双信道同步动态随机存取内存不受制成技术以及外部环境温度的影响，透过精确的内部锁存信号DDS_CK，以稳定的执行写入操作。
值得再提的是，在本发明另一实施例中，输入延迟信号WR_LAT_P1由于外部环境的温度或者金属氧化物半导体场效晶体管的制成技术，造成输入延迟信号WR_LAT_P1的上升边缘以及下降边缘的改变，然而使用本发明所提供的内部锁存器电路100，并搭配其锁存信号DDS_CK产生方法，依据上述步骤，仍然可以产生正确的锁存信号DDS_CK，以稳定的执行写入操作。其中，上述步骤S1'、步骤S2'、步骤S3'、步骤S4'、步骤S5'、步骤S6'、步骤S7'等步骤，这些步骤已描述如前内容，在此不再重复说明。
以此，本发明具有以下的实施功效及技术功效：
其一，通过本发明的内部锁存器电路100，并搭配其锁存信号DDS_CK产生方法，使得双信道同步动态随机存取内存不受制成技术以及外部环境温度的影响，透过精确的内部锁存信号DDS_CK，以稳定的执行写入操作。
其二，本发明的内部锁存器电路100，相较于常用技术的内部锁存器电路仅增加简单的组件，使本领域中具有通常知识者可以简单的实现根据本发明的内部锁存器电路100，具有简单实现及低成本等功效。
其三，通过本发明的内部锁存器电路100，并搭配其锁存信号DDS_CK产生方法，使得双信道同步动态随机存取内存不受输入延迟信号的延迟时间tDQSS发生变化的影响，以改善延迟时间tDQSS对于双信道同步动态随机存取内存执行写入操作时的影响。
以上通过特定的具体实施例说明本发明的实施方式，所属技术领域具有通常知识者可由本说明书所揭示的内容轻易地了解本发明的其他优点及功效。
尽管本发明是透过参考附图中所描绘的实施例进行说明，但其仅为实施例，本领域中具有通常知识者应当理解的是可以对其进行各种改变以及变形。然而，这些改变以及变形不应脱离本发明所保护的范围。因此，本发明的保护范围必须被限定于所附的申请专利范围。

Claims (10)

1.一种内部锁存器电路，其特征在于，包括：
一第一延迟电路，接收一输入延迟信号以及一内部选取脉冲信号，并且输出一第一内部输入信号，其中所述输入延迟信号响应一频率信号；
一第二延迟电路，耦接所述第一延迟电路，所述第二延迟电路接收所述内部选取脉冲信号，并且输出一第一反向内部输入信号；
一第三延迟电路，耦接所述第二延迟电路，所述第三延迟电路接收所述内部选取脉冲信号，并且输出一第二内部输入信号；
一第四延迟电路，耦接所述第三延迟电路，所述第四延迟电路接收所述内部选取脉冲信号，并且输出一第二反向内部输入信号；
多个低初始值D型正反器以及多个高初始值D型正反器，通过所述多个低初始值D型正反器以及所述多个高初始值D型正反器，基于所述内部选取脉冲信号并响应所述输入延迟信号，以产生所述第一内部输入信号、所述第一反向内部输入信号、所述第二内部输入信号以及所述第二反向内部输入信号，并传输至一内部锁存信号产生电路；
所述内部锁存信号产生电路，耦接所述第一延迟电路、所述第二延迟电路、所述第三延迟电路、以及所述第四延迟电路，所述内部锁存信号产生电路依据所述第一内部输入信号以及所述第一反向内部输入信号产生一第一反向前输出信号，并且依据所述第二内部输入信号以及所述第二反向内部输入信号产生一第二反向前输出信号；
一与非门，耦接所述内部锁存信号产生电路，所述与非门依据所述第一反向前输出信号以及所述第二反向前输出信号产生一内部锁存信号。
2.根据权利要求1所述的内部锁存器电路，其特征在于，所述第一延迟电路、所述第二延迟电路、所述第三延迟电路、以及所述第四延迟电路是以D正反器、JK正反器、以及SR正反器的至少其中之一来予以施行。
3.根据权利要求1所述的内部锁存器电路，其特征在于，还包含一重置输入端，耦接所述第一延迟电路、所述第二延迟电路、所述第三延迟电路、以及所述第四延迟电路，所述重置输入端用于输入一反向重置信号。
4.根据权利要求1所述的内部锁存器电路，其特征在于，所述内部锁存器电路包含：
一第一低初始值D型正反器，接收所述输入延迟信号以及所述内部选取脉冲信号，其中所述输入延迟信号响应所述频率信号；
一第二低初始值D型正反器，耦接所述第一低初始值D型正反器，所述第二低初始值D型正反器接收所述内部选取脉冲信号，并且所述第二低初始值D型正反器输出所述第一内部输入信号；
一第一高初始值D型正反器，耦接所述第二低初始值D型正反器，所述第一高初始值D型正反器接收所述内部选取脉冲信号；
一第三低初始值D型正反器，耦接所述第一高初始值D型正反器，所述第三低初始值D型正反器接收所述内部选取脉冲信号，并且所述第三低初始值D型正反器输出所述第一反向内部输入信号；
一第二高初始值D型正反器，耦接所述第三低初始值D型正反器，所述第二高初始值D型正反器接收所述内部选取脉冲信号；
一第四低初始值D型正反器，耦接所述第二高初始值D型正反器，所述第四低初始值D型正反器接收所述内部选取脉冲信号，并且所述第四低初始值D型正反器输出所述第二内部输入信号；
一第三高初始值D型正反器，耦接所述第四低初始值D型正反器，所述第三高初始值D型正反器接收所述内部选取脉冲信号；
一第五低初始值D型正反器，耦接所述第三高初始值D型正反器，所述第五低初始值D型正反器接收所述内部选取脉冲信号，并且所述第五低初始值D型正反器输出所述第二反向内部输入信号；
其中，所述第一低初始值D型正反器及所述第二低初始值D型正反器组成所述第一延迟电路，所述第一高初始值D型正反器及所述第三低初始值D型正反器组成所述第二延迟电路，所述第二高初始值D型正反器及所述第四低初始值D型正反器组成所述第三延迟电路，所述第三高初始值D型正反器及所述第五低初始值D型正反器组成所述第四延迟电路。
5.根据权利要求4所述的内部锁存器电路，其特征在于，所述多个低初始值D型正反器以及所述多个高初始值D型正反器，皆具有一输入端、一输出端、一反向输出端、以及一内部选取脉冲输入端。
6.一种锁存信号产生方法，应用于如权利要求1所述的内部锁存器电路，其特征在于，包括：
一接收延迟信号步骤，一内部锁存器电路接收一输入延迟信号以及一内部选取脉冲信号；
一响应延迟信号步骤，通过多个低初始值D型正反器以及多个高初始值D型正反器，基于所述内部选取脉冲信号并响应所述输入延迟信号，以产生一第一内部输入信号、一第一反向内部输入信号、一第二内部输入信号以及一第二反向内部输入信号，并传输至一内部锁存信号产生电路；
一输出信号产生步骤，通过所述内部锁存信号产生电路，接收所述第一内部输入信号、第一反向内部输入信号、一第二内部输入信号以及一第二反向内部输入信号，使得所述内部锁存信号产生电路输出一第一反向前输出信号以及一第二反向前输出信号；
一生成内部锁存信号步骤，通过一与非门，接收所述第一反向前输出信号以及所述第二反向前输出信号，以生成内部锁存信号。
7.根据权利要求6所述的锁存信号产生方法，其特征在于，所述第一延迟电路、所述第二延迟电路、所述第三延迟电路、以及所述第四延迟电路是以D正反器、JK正反器、以及SR正反器的至少其中之一来予以施行。
8.根据权利要求6所述的锁存信号产生方法，其特征在于，所述内部锁存器电路还包含一重置输入端，耦接所述第一延迟电路、所述第二延迟电路、所述第三延迟电路、以及所述第四延迟电路，所述重置输入端用于输入一反向重置信号。
9.根据权利要求6所述的锁存信号产生方法，其特征在于，还包括：
内部锁存器电路接收所述输入延迟信号，所述输入延迟信号响应所述频率信号；
所述输入延迟信号输入一第一低初始值D型正反器以及一第二低初始值D型正反器，并且基于所述内部选取脉冲信号，在两个时间周期后，所述第二低初始值D型正反器响应所述输入延迟信号输出所述第一内部输入信号，所述第一内部输入信号相较于所述输入延迟信号延后两个时间周期；
所述输入延迟信号输入所述第一低初始值D型正反器、所述第二低初始值D型正反器、一第一高初始值D型正反器以及一第三低初始值D型正反器，并且基于所述内部选取脉冲信号，在四个时间周期后，所述第三低初始值D型正反器响应所述输入延迟信号输出所述第一反向内部输入信号，所述第一反向内部输入信号相较于所述输入延迟信号延后四个时间周期，并且为反向信号；
所述输入延迟信号输入所述第一低初始值D型正反器、所述第二低初始值D型正反器、所述第一高初始值D型正反器、所述第三低初始值D型正反器、一第二高初始值D型正反器以及一第四低初始值D型正反器，并且基于所述内部选取脉冲信号，在六个时间周期后，所述第四低初始值D型正反器响应所述输入延迟信号，以输出所述第二内部输入信号，所述第二内部输入信号相较于所述输入延迟信号延后六个时间周期；
所述输入延迟信号输入所述第一低初始值D型正反器、所述第二低初始值D型正反器、所述第一高初始值D型正反器、所述第三低初始值D型正反器、所述第二高初始值D型正反器、所述第四低初始值D型正反器、一第三高初始值D型正反器以及一第五低初始值D型正反器，并且基于所述内部选取脉冲信号，在八个时间周期后，所述第五低初始值D型正反器响应所述输入延迟信号，以输出所述第二反向内部输入信号，所述第二反向内部输入信号相较于所述输入延迟信号延后八个时间周期，并且为反向信号；
所述第一内部输入信号以及所述第一反向内部输入信号输入所述内部锁存信号产生电路，以产生所述第一反向前输出信号，并且所述第二内部输入信号以及所述第二反向内部输入信号进入所述内部锁存信号产生电路，以产生所述第二反向前输出信号；
所述第一反向前输出信号以及所述第二反向前输出信号输入所述与非门，并且产生所述内部锁存信号。
10.根据权利要求9所述的锁存信号产生方法，其特征在于，所述多个低初始值D型正反器以及所述多个高初始值D型正反器，皆具有一输入端、一输出端、一反向输出端、以及一内部选取脉冲输入端。
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