CN103943139A - 存储器漏电控制装置 - Google Patents

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Abstract

本发明公开了一种存储器漏电控制装置。漏电控制单元调整存储器电路处于待机状态时施加于第一功率晶体管与第二功率晶体管的栅极电压与基底电压的至少其一，以加强抑制流经第一功率晶体管与第二功率晶体管的漏电电流。

Description

存储器漏电控制装置
技术领域
本发明是有关于一种漏电控制装置，且特别是有关于一种存储器的漏电控制装置。
背景技术
动态随机存取存储器(dynamic random access memory,DRAM)是目前很普遍的半导体存储元件。传统动态随机存取存储器的感测放大器通常利用一个P型功率晶体管与一个N型功率晶体管来作为电源开关，以在启动感测放大器时提供感测放大器电源。
然由于传统动态随机存取存储器在待机模式(standby mode)下，会对存储元件执行预充电(pre-charging)，将位元线及互补位元线(complementary bit line)预充电至预定电压电平。例如，将位元线及互补位元线预充电至供应电压VDD、半供应电压VDD/2、接地电压VSS或其他参考电压。如此将使做为感测放大器电源开关的P型功率晶体管与N型功率晶体管通道无法完全关闭，而在P型功率晶体管与N型功率晶体管上产生漏电电流，造成额外的功率消耗。
发明内容
本发明提供一种存储器漏电控制装置，可有效改善存储器电路的漏电情形，降低电源消耗。
本发明提出一种存储器漏电控制装置，包括存储器电路、第一功率晶体管、第二功率晶体管以及漏电控制单元。其中第一功率晶体管耦接于存储器电路与位元线电压之间。第二功率晶体管耦接于存储器电路与接地电压之间。漏电控制单元耦接第一功率晶体管与第二功率晶体管的栅极与基底，于存储器电路处于待机状态时分别调整施加于第一功率晶体管与第二功率晶体管的栅极电压与基底电压的至少其一，以加强抑制流经第一功率晶体管与第二功率晶体管的漏电电流。
在本发明的一实施例中，上述的第一功率晶体管为P型功率晶体管，第二功率晶体管为N型功率晶体管。
在本发明的一实施例中，上述的漏电控制单元更于存储器电路处于待机状态时将施加于第一功率晶体管的栅极的第一栅极电压调整至大于位元线电压，并将施加于第二功率晶体管的栅极的第二栅极电压调整至小于接地电压。
在本发明的一实施例中，上述的漏电控制单元更于存储器电路处于待机状态时将施加于第一功率晶体管的基底的第一基底电压调整至大于位元线电压，并将施加于第二功率晶体管的基底的第二基底电压调整至小于接地电压。
在本发明的一实施例中，上述的存储器电路包括感测放大器。
在本发明的一实施例中，上述的存储器电路包括数据储存电路。
基于上述，本发明通过漏电控制单元调整存储器电路处于待机状态时施加于第一功率晶体管与第二功率晶体管的栅极电压与基底电压的至少其一，以加强抑制流经第一功率晶体管与第二功率晶体管的漏电电流，降低电源消耗。
为让本发明的上述特征和优点能更明显易懂，下文特举实施例，并配合所附图式作详细说明如下。
附图说明
图1绘示为本发明一实施例的存储器漏电控制装置的示意图。
图2绘示为本发明另一实施例的存储器漏电控制装置的示意图。
其中，附图标记说明如下：
100：存储器漏电控制装置
102：存储器电路
104：漏电控制单元
M1、M2：功率晶体管
VBL：位元线电压
VSS：接地电压
VG1：第一栅极电压
VG2：第二栅极电压
VB1：第一基底电压
VB2：第二基底电压
P1、P2：节点
具体实施方式
图1绘示为本发明一实施例的存储器漏电控制装置的示意图。存储器漏电控制装置100包括存储器电路102、功率晶体管M1、功率晶体管M2以及漏电控制单元104。在本实施例中功率晶体管M1为P型功率晶体管，而功率晶体管M2为N型功率晶体管，另外存储器电路102则可例如为感测放大器、数据储存电路或其他应用。功率晶体管M1、功率晶体管M2作为电源供应开关的电路。其中功率晶体管M1耦接于存储器电路102与位元线电压VBL之间，且功率晶体管M1的栅极耦接至漏电控制单元104，另外功率晶体管M2则耦接于存储器电路102与接地电压VSS之间，且其栅极耦接至漏电控制单元104。
漏电控制单元104用以于存储器电路102处于待机状态时分别调整施加于功率晶体管M1与功率晶体管M2的栅极电压与基底电压的至少其一，以加强抑制流经功率晶体管M1与功率晶体管M2的漏电电流。如图1所示，漏电控制单元104可分别施加第一栅极电压VG1与第二栅极电压VG2至功率晶体管M1与功率晶体管M2的栅极，其中第一栅极电压VG1大于位元线电压VBL，而第二栅极电压VG2小于接地电压VSS。在现有技术中，当存储器电路102处于待机状态时，施加于功率晶体管M1与功率晶体管M2的栅极电压分别等于位元线电压VBL与接地电压VSS，而由于存储器电路102处于待机状态时，节点P1与节点P2的电压将维持在位元线电压VBL的电压值的1/2，因而使得功率晶体管M1与功率晶体管M2上出现漏电电流。
相较于现有技术，本实施例的漏电控制单元104分别施加高于位元线电压VBL的第一栅极电压VG1与低于接地电压VSS的第二栅极电压VG2至功率晶体管M1与功率晶体管M2的栅极，如此将施加于功率晶体管M1栅极的第一栅极电压VG1调整至大于位元线电压VBL，并将施加于功率晶体管M2栅极的第二栅极电压VG2调整至小于接地电压VSS，便可将功率晶体管M1与功率晶体管M2关的更紧，避免功率晶体管M1与功率晶体管M2上产生漏电电流，进而大幅地降低电源消耗。
又例如图2所示的存储器漏电控制装置的示意图，漏电控制单元104亦可选择于存储器电路102处于待机状态时将施加于功率晶体管M1的基底的第一基底电压VB1调整至大于位元线电压VBL，并将施加于功率晶体管M2的基底的第二基底电压VB2调整至小于接地电压VSS。如此通过提高功率晶体管M1与功率晶体管M2的临限电压值亦可达到提高功率晶体管M1与功率晶体管M2的阻抗，将功率晶体管M1与功率晶体管M2关的更紧的效果，以避免功率晶体管M1与功率晶体管M2上产生漏电电流，大幅地降低电源消耗。
值得注意的是，在其他实施例中亦可同时调整第一栅极电压VG1、第二栅极电压VG2、第一基底电压VB1与第二基底电压VB2，来加强抑制功率晶体管M1与功率晶体管M2上的漏电电流。亦即在将施加于功率晶体管M1栅极的第一栅极电压VG1调整至大于位元线电压VBL，并将施加于功率晶体管M2栅极的第二栅极电压VG2调整至小于接地电压VSS的同时，亦将施加于功率晶体管M1的基底的第一基底电压VB1调整至大于位元线电压VBL，并将施加于功率晶体管M2的基底的第二基底电压VB2调整至小于接地电压VSS，以更有效地避免功率晶体管M1与功率晶体管M2上产生漏电电流。其中第一栅极电压VG1、第二栅极电压VG2、第一基底电压VB1与第二基底电压VB2等电压的调整值大小依实际电路的制程差异而定，设计者可依实际情形选择最适宜的电压值。
综上所述，本发明通过漏电控制单元调整存储器电路处于待机状态时施加于第一功率晶体管与第二功率晶体管的栅极电压与基底电压的至少其一，以加强抑制流经第一功率晶体管与第二功率晶体管的漏电电流，降低电源消耗。
虽然本发明已以实施例揭示如上，然其并非用以限定本发明，任何所属技术领域中技术人员，在不脱离本发明的精神和范围内，当可作些许的更动与润饰，故本发明的保护范围当视所附的申请专利权利要求范围所界定者为准。

Claims (6)

1.一种存储器漏电控制装置，包括：
一存储器电路；
一第一功率晶体管，耦接于该存储器电路与一位元线电压之间；
一第二功率晶体管，耦接于该存储器电路与一接地电压之间；以及
一漏电控制单元，耦接该第一功率晶体管与该第二功率晶体管的栅极与基底，于该存储器电路处于待机状态时分别调整施加于该第一功率晶体管与该第二功率晶体管的栅极电压与基底电压的至少其一，以加强抑制流经该第一功率晶体管与该第二功率晶体管的漏电电流。
2.如权利要求1所述的存储器漏电控制装置，其中该第一功率晶体管为一P型功率晶体管，该第二功率晶体管为一N型功率晶体管。
3.如权利要求2所述的存储器漏电控制装置，其中该漏电控制单元更于该存储器电路处于待机状态时将施加于该第一功率晶体管的栅极的一第一栅极电压调整至大于该位元线电压，并将施加于该第二功率晶体管的栅极的一第二栅极电压调整至小于该接地电压。
4.如权利要求2所述的存储器漏电控制装置，其中该漏电控制单元更于该存储器电路处于待机状态时将施加于该第一功率晶体管的基底的一第一基底电压调整至大于该位元线电压，并将施加于该第二功率晶体管的基底的一第二基底电压调整至小于该接地电压。
5.如权利要求1所述的存储器漏电控制装置，其中该存储器电路包括一感测放大器。
6.如权利要求1所述的存储器漏电控制装置，其中该存储器电路包括一数据储存电路。
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