TWI494921B - 記憶體漏電控制裝置 - Google Patents

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TWI494921B TW101150648A TW101150648A TWI494921B TW I494921 B TWI494921 B TW I494921B TW 101150648 A TW101150648 A TW 101150648A TW 101150648 A TW101150648 A TW 101150648A TW I494921 B TWI494921 B TW I494921B
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Kuen Huei Chang
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Winbond Electronics Corp
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記憶體漏電控制裝置
本發明是有關於一種漏電控制裝置，且特別是有關於一種記憶體的漏電控制裝置。
動態隨機存取記憶體(dynamic random access memory,DRAM)是目前很普遍的半導體記憶元件。傳統動態隨機存取記憶體的感測放大器通常利用一個P型功率電晶體與一個N型功率電晶體來作為電源開關，以在啟動感測放大器時提供感測放大器電源。
然由於傳統動態隨機存取記憶體在待機模式(standby mode)下，會對記憶胞執行預充電(pre-charging)，將位元線及互補位元線(complementary bit line)預充電至預定電壓準位。例如，將位元線及互補位元線預充電至供應電壓VDD、半供應電壓VDD/2、接地電壓VSS或其他參考電壓。如此將使做為感測放大器電源開關的P型功率電晶體與N型功率電晶體通道無法完全關閉，而在P型功率電晶體與N型功率電晶體上產生漏電電流，造成額外的功率消耗。
本發明提供一種記憶體漏電控制裝置，可有效改善記憶體電路的漏電情形，降低電源消耗。
本發明提出一種記憶體漏電控制裝置，包括記憶體電路、第一功率電晶體、第二功率電晶體以及漏電控制單元。其中第一功率電晶體耦接於記憶體電路與位元線電壓之間。第二功率電晶體耦接於記憶體電路與接地電壓之間。漏電控制單元耦接第一功率電晶體與第二功率電晶體的閘極與基底，於記憶體電路處於待機狀態時分別調整施加於第一功率電晶體與第二功率電晶體的閘極電壓與基底電壓之至少其一，以加強抑制流經第一功率電晶體與第二功率電晶體的漏電電流。
在本發明之一實施例中，上述之第一功率電晶體為P型功率電晶體，第二功率電晶體為N型功率電晶體。
在本發明之一實施例中，上述之漏電控制單元更於記憶體電路處於待機狀態時將施加於第一功率電晶體之閘極的第一閘極電壓調整至大於位元線電壓，並將施加於第二功率電晶體之閘極的第二閘極電壓調整至小於接地電壓。
在本發明之一實施例中，上述之漏電控制單元更於記憶體電路處於待機狀態時將施加於第一功率電晶體之基底的第一基底電壓調整至大於位元線電壓，並將施加於第二功率電晶體之基底的第二基底電壓調整至小於接地電壓。
在本發明之一實施例中，上述之記憶體電路包括感測放大器。
在本發明之一實施例中，上述之記憶體電路包括資料儲存電路。
基於上述，本發明藉由漏電控制單元調整記憶體電路 處於待機狀態時施加於第一功率電晶體與第二功率電晶體的閘極電壓與基底電壓之至少其一，以加強抑制流經第一功率電晶體與第二功率電晶體的漏電電流，降低電源消耗。
為讓本發明之上述特徵和優點能更明顯易懂，下文特舉實施例，並配合所附圖式作詳細說明如下。
圖1繪示為本發明一實施例之記憶體漏電控制裝置的示意圖。記憶體漏電控制裝置100包括記憶體電路102、功率電晶體M1、功率電晶體M2以及漏電控制單元104。在本實施例中功率電晶體M1為P型功率電晶體，而功率電晶體M2為N型功率電晶體，另外記憶體電路102則可例如為感測放大器、資料儲存電路或其他應用。功率電晶體M1、功率電晶體M2作為電源供應開關的電路。其中功率電晶體M1耦接於記憶體電路102與位元線電壓VBL之間，且功率電晶體M1的閘極耦接至漏電控制單元104，另外功率電晶體M2則耦接於記憶體電路102與接地電壓VSS之間，且其閘極耦接至漏電控制單元104。
漏電控制單元104用以於記憶體電路102處於待機狀態時分別調整施加於功率電晶體M1與功率電晶體M2的閘極電壓與基底電壓之至少其一，以加強抑制流經功率電晶體M1與功率電晶體M2的漏電電流。如圖1所示，漏電控制單元104可分別施加第一閘極電壓VG1與第二閘極電壓VG2至功率電晶體M1與功率電晶體M2的閘極，其 中第一閘極電壓VG1大於位元線電壓VBL，而第二閘極電壓VG2小於接地電壓VSS。在習知技術中，當記憶體電路102處於待機狀態時，施加於功率電晶體M1與功率電晶體M2的閘極電壓分別等於位元線電壓VBL與接地電壓VSS，而由於記憶體電路102處於待機狀態時，節點P1與節點P2的電壓將維持在位元線電壓VBL之電壓值的1/2，因而使得功率電晶體M1與功率電晶體M2上出現漏電電流。
相較於習知技術，本實施例之漏電控制單元104分別施加高於位元線電壓VBL的第一閘極電壓VG1與低於接地電壓VSS的第二閘極電壓VG2至功率電晶體M1與功率電晶體M2的閘極，如此將施加於功率電晶體M1閘極的第一閘極電壓VG1調整至大於位元線電壓VBL，並將施加於功率電晶體M2閘極的第二閘極電壓VG2調整至小於接地電壓VSS，便可將功率電晶體M1與功率電晶體M2關的更緊，避免功率電晶體M1與功率電晶體M2上產生漏電電流，進而大幅地降低電源消耗。
又例如圖2所示之記憶體漏電控制裝置的示意圖，漏電控制單元104亦可選擇於記憶體電路102處於待機狀態時將施加於功率電晶體M1之基底的第一基底電壓VB1調整至大於位元線電壓VBL，並將施加於功率電晶體M2之基底的第二基底電壓VB2調整至小於接地電壓VSS。如此藉由提高功率電晶體M1與功率電晶體M2的臨限電壓值亦可達到提高功率電晶體M1與功率電晶體M2之阻抗， 將功率電晶體M1與功率電晶體M2關的更緊的效果，以避免功率電晶體M1與功率電晶體M2上產生漏電電流，大幅地降低電源消耗。
值得注意的是，在其他實施例中亦可同時調整第一閘極電壓VG1、第二閘極電壓VG2、第一基底電壓VB1與第二基底電壓VB2，來加強抑制功率電晶體M1與功率電晶體M2上的漏電電流。亦即在將施加於功率電晶體M1閘極的第一閘極電壓VG1調整至大於位元線電壓VBL，並將施加於功率電晶體M2閘極的第二閘極電壓VG2調整至小於接地電壓VSS的同時，亦將施加於功率電晶體M1之基底的第一基底電壓VB1調整至大於位元線電壓VBL，並將施加於功率電晶體M2之基底的第二基底電壓VB2調整至小於接地電壓VSS，以更有效地避免功率電晶體M1與功率電晶體M2上產生漏電電流。其中第一閘極電壓VG1、第二閘極電壓VG2、第一基底電壓VB1與第二基底電壓VB2等電壓的調整值大小依實際電路的製程差異而定，設計者可依實際情形選擇最適宜的電壓值。
綜上所述，本發明藉由漏電控制單元調整記憶體電路處於待機狀態時施加於第一功率電晶體與第二功率電晶體的閘極電壓與基底電壓之至少其一，以加強抑制流經第一功率電晶體與第二功率電晶體的漏電電流，降低電源消耗。
雖然本發明已以實施例揭露如上，然其並非用以限定本發明，任何所屬技術領域中具有通常知識者，在不脫離本發明之精神和範圍內，當可作些許之更動與潤飾，故本 發明之保護範圍當視後附之申請專利範圍所界定者為準。
100‧‧‧記憶體漏電控制裝置
102‧‧‧記憶體電路
104‧‧‧漏電控制單元
M1、M2‧‧‧功率電晶體
VBL‧‧‧位元線電壓
VSS‧‧‧接地電壓
VG1‧‧‧第一閘極電壓
VG2‧‧‧第二閘極電壓
VB1‧‧‧第一基底電壓
VB2‧‧‧第二基底電壓
P1、P2‧‧‧節點
圖1繪示為本發明一實施例之記憶體漏電控制裝置的示意圖。
圖2繪示為本發明另一實施例之記憶體漏電控制裝置的示意圖。
100‧‧‧記憶體漏電控制裝置
102‧‧‧記憶體電路
104‧‧‧漏電控制單元
M1、M2‧‧‧功率電晶體
VBL‧‧‧位元線電壓
VSS‧‧‧接地電壓
VG1‧‧‧第一閘極電壓
VG2‧‧‧第二閘極電壓
P1、P2‧‧‧節點

Claims (6)

  1. 一種記憶體漏電控制裝置，包括：一記憶體電路；一第一功率電晶體，耦接於該記憶體電路與一位元線電壓之間；一第二功率電晶體，耦接於該記憶體電路與一接地電壓之間；以及一漏電控制單元，耦接該第一功率電晶體與該第二功率電晶體的閘極與基底，於該記憶體電路處於待機狀態時分別調整施加於該第一功率電晶體與該第二功率電晶體的閘極電壓與基底電壓之至少其一，以加強該第一功率電晶體與該第二功率電晶體的關閉程度大於使用該位元線電壓或該接地電壓來控制該第一功率電晶體與該第二功率電晶體的關閉程度，而得以加強抑制流經該第一功率電晶體與該第二功率電晶體的漏電電流。
  2. 如申請專利範圍第1項所述之記憶體漏電控制裝置，其中該第一功率電晶體為一P型功率電晶體，該第二功率電晶體為一N型功率電晶體。
  3. 如申請專利範圍第2項所述之記憶體漏電控制裝置，其中該漏電控制單元更於該記憶體電路處於待機狀態時將施加於該第一功率電晶體之閘極的一第一閘極電壓調整至大於該位元線電壓，並將施加於該第二功率電晶體之閘極的一第二閘極電壓調整至小於該接地電壓。
  4. 如申請專利範圍第2項所述之記憶體漏電控制裝 置，其中該漏電控制單元更於該記憶體電路處於待機狀態時將施加於該第一功率電晶體之基底的一第一基底電壓調整至大於該位元線電壓，並將施加於該第二功率電晶體之基底的一第二基底電壓調整至小於該接地電壓。
  5. 如申請專利範圍第1項所述之記憶體漏電控制裝置，其中該記憶體電路包括一感測放大器。
  6. 如申請專利範圍第1項所述之記憶體漏電控制裝置，其中該記憶體電路包括一資料儲存電路。
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Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TW356599B (en) * 1997-12-13 1999-04-21 Macronix Internatinoal Co Ltd Low-voltage mains
TWI306725B (en) * 2004-08-20 2009-02-21 Monolithic Power Systems Inc Minimizing bond wire power losses in integrated circuit full bridge ccfl drivers

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