TWI534803B - 記憶體裝置及其資料寫入方法 - Google Patents

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TWI534803B
TWI534803B TW103145753A TW103145753A TWI534803B TW I534803 B TWI534803 B TW I534803B TW 103145753 A TW103145753 A TW 103145753A TW 103145753 A TW103145753 A TW 103145753A TW I534803 B TWI534803 B TW I534803B
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許國原
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林松傑
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台灣積體電路製造股份有限公司
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Description

記憶體裝置及其資料寫入方法
本發明是有關於一種資料儲存技術，且特別是有關於一種記憶體裝置及其資料寫入方法。
靜態隨機存取記憶體(static random access memory；SRAM)單元包含一對位元線BL和BLB。低邏輯準位和高邏輯準位將分別被施加在對應至欲寫入的記憶體單元的位元線BL和BLB。在許多情況中，資料的寫入是採用負位元線電壓值的技術。舉例來說，位元線BL被施加一個負電壓值，例如低於參考供應電壓VSS的電壓值。在部份情況中，當位元線BL上的電壓值的絕對值增加至一特定值之上時，用以產生位元線BL上的負電壓值的電晶體將會崩潰。
因此，本發明之一態樣是在提供一種記憶體裝置，包含：第一電晶體、電容性元件、第二電晶體以及資料線。第一電晶體具有臨界電壓(threshold voltage)值，並包含 第一電晶體第一端、第一電晶體第二端以及第一電晶體第三端。電容性元件包含第一電容端以及第二電容端。第二電晶體包含第二電晶體第一端、第二電晶體第二端以及第二電晶體第三端。其中第一電晶體第一端耦接於第一電容端以及第二電晶體第二端。第一電晶體第二端用以接收第一電晶體第二端電壓值。第一電晶體第三端用以接收第一電晶體第三端電壓值。第二電晶體第一端耦接於資料線。第二電晶體第三端用以接收第二電晶體控制訊號。第一電晶體用以導通與關閉以將資料線維持在資料線電壓值。
本發明之另一態樣是在提供一種記憶體裝置，包含：資料線、第一電晶體以及電容性元件。第一電晶體具有臨界電壓值，並包含第一電晶體第一端、第一電晶體第二端以及第一電晶體第三端。電容性元件包含第一電容端以及第二電容端。其中第一電晶體第一端耦接於資料線以及第一電容端。第一電晶體第二端用以接收第一電晶體第二端電壓值。第一電晶體第三端用以接收第一電晶體第三端電壓值。資料線用以根據第一電晶體的臨界電壓值、第一電晶體第二端電壓值、第一電晶體第三端電壓值以及第二電容端的電壓值而箝位在資料線電壓值。
本發明之再一態樣是在提供一種記憶體裝置資料寫入方法，應用於記憶體裝置之節點，記憶體裝置資料寫入方法包含：於電容性元件之第二電容端施加第一邏輯值；以及使電容性元件之第二電容端由第一邏輯值轉換至不同於第一邏輯值的第二邏輯值。其中電容性元件之第一 電容端耦接至節點以及第一電晶體之第一電晶體第一端。第一電晶體第二端用以接收第一電晶體第二端電壓值。第一電晶體第三端用以接收第一電晶體第三端電壓值。第一電晶體的臨界電壓值、第一電晶體第二端電壓值以及第一電晶體第三端電壓值係使第一電晶體導通及關閉，以使節點實質上位於節點電壓值。
應用本發明之優點在於藉由對寫入位元線及其相關的節點進行電壓的箝位，避免產生位元線的負電壓值的電晶體崩潰損壞，而輕易地達到上述之目的。
100、300、400‧‧‧記憶體裝置
110‧‧‧記憶體單元
200‧‧‧記憶體裝置操作方法
205-230‧‧‧步驟
本揭示內容之一個或多個實施例的詳細內容係搭配下列圖式及敘述進行說明。其他特徵及優點將更清楚地由實施方式、圖式及申請專利範圍得知。
第1圖為本發明一實施例中，一種記憶體裝置之示意圖；第2圖為本發明一實施例中，一種記憶體裝置操作方法的流程圖；第3圖為本發明一實施例中，記憶體裝置的示意圖；以及第4圖為本發明一實施例中，記憶體裝置的示意圖。
本發明繪示於圖中的實施例及範例，係以特定語彙 揭露於以下段落中。然而須注意的是，本發明之實施例以及範例並非用以限制本發明之內容。舉凡所揭露的實施例的其它等效改變或修飾，以及未脫離本發明所揭示之精神的應用，均係技術領域中具有通常知識者可預期而屬於本發明之範圍。
部分實施例具有一個或多個下述的特徵及/或優點。在寫入位元線上的一個電壓值被箝位於預設電壓值。在部分實施例中，此預設電壓值是根基於耦接至寫入位元線的臨界電壓而定。
於本揭示內容中，為求簡便，電晶體的汲極端、源極端或閘極端係分別稱為汲極、源極或閘極。電晶體的汲極可根據以下所述施加於閘極以及汲極或源極上的電壓，而可做為同一電晶體的源極，反之亦然。
以下將對本發明一實施例中的電路進行說明。
請參照第1圖。第1圖為本發明一實施例中，一種記憶體裝置100之示意圖。記憶體裝置100用以產生一個負電壓值至對應於記憶體單元110的寫入位元線WBL。記憶體裝置100的操作步驟將同時參照第2圖進行說明。
如圖所示，下列節點N.VSS、N.VSSN、N.BOOSTB、N.PULLDOWN以及N.PULLDOWNB並未標示在圖中，且此些節點分別具有對應的電壓VSS、VSSN、BOOSTB、PULLDOWN及PULLDOWNB。電壓VG_N0、VD_N0以及VS_N0分別為電晶體N0的閘極電壓、汲極電壓及源極電壓。電壓Voltage VGS_N0為電晶體N0的閘極及源極間的 電壓壓降。電壓Vth_N0為電晶體N0的臨界電壓。電壓VG_N1、VD_N1及VS_N1分別為電晶體N1的閘極電壓、汲極電壓及源極電壓。
記憶體單元110包含兩個P型金氧半電晶體(P-type metal oxide semiconductor；PMOS)CP1及CP2，以及四個N型金氧半電晶體(NMOS)CN1、CN2、CN3及CN4。電晶體CN1、CN2、CN3及CN4形成交錯門閂電路(cross latch)或是兩個交錯耦接的反相器。電晶體CP1及CN1形成此兩個交錯耦接反相器的第一個反相器，而電晶體CP2及CN2形成此兩個交錯耦接反相器的第二個反相器。電晶體CP1及CN1的汲極相耦接並形成節點ND。電晶體CP2及CN2的汲極相耦接並形成節點NDB。電晶體CP1及CN1的閘極相耦接並進一步耦接至電晶體CP2及CN2的汲極。電晶體CP2及CN2的閘極相耦接並進一步耦接至電晶體CP1及CN1的汲極。
寫入字元線WWL耦接於一列記憶體單元上的數個記憶體單元110的電晶體CN3及CN4的閘極。由於寫入字元線WWL上的訊號用以控制電晶體CN3及CN4，以使寫入位元線WBL及WBLB上的資料寫入至對應的節點ND及NDB，因此寫入字元線WWL又被稱為寫入控制線。
電晶體CN3及CN4各被稱為一個傳輸閘或是一個傳輸閘電晶體。電晶體CN3及CN4的汲極分別耦接至一對寫入位元線WBL以及WBLB。寫入位元線WBL及WBLB耦接至記憶體陣列中的一行記憶體單元110中的電晶體 CN3及CN4的汲極。由於寫入位元線WBL以及WBLB所攜帶的資料將被寫入至對應的節點ND及NDB，因此寫入位元線WBL以及WBLB各被稱為一個寫入資料線。
在記憶體單元110的寫入操作中，欲寫入至記憶體單元110的資料先被傳送至寫入位元線WBL及WBLB。寫入字元線WWL接著被驅動以使電晶體CN3及CN4導通。因此，位元線WBL及WBLB上的資料被傳送到對應的節點ND及NDB進行儲存。
如圖所示，一個低邏輯值以及一個高邏輯值分別被寫入至節點ND及NDB。因此，對應的低邏輯值以及高邏輯值分別被施加在寫入位元線WBL及WBLB，並被傳送至對應的節點ND及NDB。在部分實施例中，寫入位元線WBL及WBLB均被預先充電至高邏輯值。預先充電是指在寫入前，充電至高邏輯值。寫入位元線WBL接著被拉低至接地電位或是參考供應電壓VSS以具有低邏輯值。在許多實施例中，寫入位元線WBL被拉低至低於電壓VSS的電壓值，以在當寫入位元線WBL上的資料被傳送至節點ND時，使寫入位元線WBL具有負電壓值。使寫入位元線WBL的電壓由0伏特轉換至負電壓的過程被稱為電壓負向提升(boosting)。
電晶體N2與寫入位元線WBL電性連接，並與節點N.VSSN電性斷開。實際上，電晶體N2也與寫入位元線WBL電性連接，並與在電晶體N0的源極的參考供應電壓VSS電性斷開。電晶體N2的汲極耦接至寫入位元線WBL。 電晶體N2的源極耦接至節點N.VSSN。電晶體N2的閘極接收訊號WE，以使電晶體N2導通及關閉。在部分實施例中並不使用電晶體N2，寫入位元線WBL將直接耦接至節點N.VSSN。
當寫入位元線WBL直接耦接至節點N.VSSN或是透過電晶體N2電性耦接至節點N.VSS，電容C1和電晶體N0共同將寫入位元線WBL拉低至一個電壓值，此電壓值低於在電晶體N0的源極的供應電壓VSS。在參考供應電壓VSS為0伏特，或是為接地電位的實施例中，電容C1將拉低寫入位元線WBL至負電壓。電容C1的第一電容端耦接至節點N.VSSN。電容C1的第二電容端接收電壓BOOSTB。
P型金氧半電晶體P1以及N型金氧半電晶體N1所形成的反相器，在反相器的輸出端提供電壓PULLDOWNB，其中反相器的輸出端耦接至電晶體N0的閘極。電晶體P1以及N1的源極分別接收電壓VDD及VSS。電晶體N0的汲極耦接至節點N.VSSN。電晶體N0的源極耦接至節點N.VSS。電壓PULLDOWNB使電晶體N0導通或關閉。
在部分實施例中，當電壓PULLDOWN的邏輯值為高態時，電晶體N0的電壓PULLDOWNB具有電晶體N1的源極的電壓VSS，因此係為低邏輯值。當節點N.VSSN的電壓VSSN低於VSS-Vth_N0時，節點N.VSSN變成電晶體N0的源極，而節點N.VSS變成電晶體N0的汲極。更進一步地，電晶體N0導通並拉低節點N.VSSN的電壓至電晶 體N0的源極(現為電晶體N0的汲極)的電壓準位VSS。當節點N.VSSN的電壓VSSN高於VSS-Vth_N0時，電晶體N0的汲極以及源極交換，電晶體N0將關閉。實際上，電晶體N0將連續地導通與關閉，以使節點N.VSSN箝位在約為VSS-Vth_N0的電壓值。換句話說，節點N.VSSN約被箝位在電壓值VG_N0-Vth_N0。
以下將對本發明一實施例中的方法進行說明。
第2圖為本發明一實施例中，一種記憶體裝置操作方法200的流程圖。記憶體裝置操作方法200用以繪示第1圖的記憶體裝置100的操作步驟。
於步驟205，電晶體N2導通以使寫入位元線WBL電性耦接於節點N.VSSN。電晶體N0亦導通以使節點N.VSSN電性耦接至電晶體N0的源極上的節點N.VSS。
於步驟210，節點N.BOOSTB被施加例如相當於供應電壓VDD的高邏輯值。
於步驟215，節點N.PULLDOWN被施加高邏輯值，以使節點N.PULLDOWNB具有電晶體N1之源極的電壓VSS的低邏輯值。由於節點N.PULLDOWNB位於邏輯低態，電晶體N0將關閉，並使節點N.VSSN與節點N.VSS間電性斷開。
於步驟220，節點N.BOOSTB被控制以由高邏輯值轉換至相當於參考供應電壓VSS的電壓值的低邏輯值。
於步驟225，由於節點N.VSSN為相當於電壓V.VSS的邏輯低態，且節點N.BOOSTB由高邏輯值轉換至低邏輯 值，依據電容C1的運作，節點N.VSSN將被拉低至低於電壓VSS的電壓值。
於步驟230，節點N.VSSN的電壓VSSN達到約為VSS-Vth_N0的電壓值。因此，節點N.VSSN變為電晶體N0的源極，節點N.VSS變為電晶體N0的汲極。換句話說，由於電晶體N0的閘極電壓VG_N0為電壓VSS的值，電晶體N0的閘極與及源極間的電壓壓降VGS_N0大於臨界電壓Vth_N0。因此，電晶體N0導通，且使節點N.VSSN與節點N.VSS電性耦接。節點N.VSSN的電壓VSSN接著開始往節點N.VSS的電壓值上升。當電壓VGS_N0低於臨界電壓Vth_N0時，電晶體N0關閉，電晶體N0的汲極以及源極再次交換。實際上，電晶體N0將連續地導通及關閉，以使節點N.VSSN被箝位在電壓VSS-Vth_N0。
本揭示內容的許多實施例，由於節點N.VSSN及寫入位元線WBL被箝位於電壓VG_N0-Vth_N0而與其他技術相較下更具優勢。因此，電晶體N2並不會如其他技術中損壞。舉例來說，部分技術中，電晶體N1的源極耦接於節點N.VSSN，而非如本揭示內容的實施例中是耦接於節點N.VSS。因此，在其他技術中，當節點N.PULLDOWN為邏輯高態且電晶體N1導通時，節點N.PULLDOWNB的電壓將為邏輯低態，相當於電晶體N1的源極的節點N.VSSN的電壓準位。實際上，於另一些技術中，無論節點N.VSSN的電壓VSSN如何改變，電晶體N0的閘極以及源極間的電壓壓降VGS_N0為VSSN-VSSN或0伏特，且電晶體N0為 關閉。因此，當節點N.VSSN或是電晶體N2的源極的電壓VSSN的絕對值上升至超過一特定值，電晶體N2將損壞。
在以上的敘述中，電晶體N1的源極為參考供應電壓VSS的態樣僅為一範例。各種可與電晶體N1的源極耦接，並提供不同電壓值的供應電壓源均屬於本發明之範圍。在部分實施例中，當電晶體N1關閉以負向地提升節點N.VSSN的電壓，節點N.PULLDOWNB亦位於電晶體N1的源極的電壓值或是位於電壓VS_N1。因此，節點N.VSSN被箝位在VS_N1-Vth_N0。
用以提供電壓VSS至位於電晶體N0之閘極的節點N.PULLDOWNB的電晶體P1、N1，以及節點N.PULLDOWN的電壓值僅為一範例。其他提供電壓值至電晶體N0的閘極的機制亦屬於本發明的範圍。舉例來說，在部分實施例中，並不採用電晶體P1及N1。位於電晶體N0的閘極的節點N.PULLDOWNB被耦接至一個電壓源，以提供不同的電壓值。因此，當節點N.VSSN的電壓被負向提升時，節點N.VSSN被箝位在VG_N0-Vth_N0。因此，電壓Vtarget(未標示)為一個負電壓值，預設以在特殊的寫入狀況下提供予寫入位元線WBL。換句話說，寫入位元線WBL被箝位在預設值Vtarget以滿足特別的寫入狀況。在部分實施例中，藉由電容C1及電晶體N0的運作，將滿足下列的情形：VS_N0>Vtarget且VG_N0>=Vtarget+Vth_N0
以下將對本發明中的實施例進行說明。
第3圖為本發明一實施例中，記憶體裝置300的示意圖。與記憶體裝置100相較下，記憶體裝置300包含額外的電晶體N3，並耦接於寫入位元線WBL。如圖所示，電壓VG_N3、VD_N3以及VS_N3分別為電晶體N3的閘極電壓、汲極電壓以及源極電壓，且電壓Vth_N3為電晶體N3的臨界電壓。在第3圖所繪示的部分實施例中，電晶體N3的源極耦接至參考供應電壓VSS。
在部分實施例中，電晶體N3以及電晶體N0係被用以對節點N.VSSN進行箝位。電晶體N0對節點N.VSSN的箝位係已參照第1圖說明。而電晶體N3對節點N.VSSN的箝位將於下面的段落進行說明。
在部分實施例中，並不採用電晶體N0、P1以及N1。在這樣的實施例中，電晶體N3係用以對節點N.VSSN進行箝位。當節點N.VSSN以及寫入位元線WBL的電壓被負向地提升時，節點N.VSSN以及寫入位元線WBL被箝位於VS_N3-Vth_N3或是VSS-Vth_N3，如同前述電晶體N0將節點N.VSSN箝位於VSS-Vth-N0一般。更進一步地，在部分實施例中，藉由電容C1以及電晶體N3的運作，將滿足下列的情形：VS_N3>Vtarget且VG_N3>=Vtarget+Vth_N3
於部分實施例中，記憶體裝置300不包括電晶體N2，且寫入位元線WBL直接耦接於節點N.VSSN。
第4圖為本發明一實施例中，記憶體裝置400的示 意圖。與記憶體裝置100相較下，記憶體裝置400包含額外的電晶體N4，具有耦接於節點N.VSSN的汲極。如圖所示，電壓VG_N4、VD_N4以及VS_N4分別為電晶體N4的閘極電壓、汲極電壓以及源極電壓，且電壓Vth_N4為電晶體N4的臨界電壓。在第4圖所繪示的部分實施例中，電晶體N4的源極耦接至參考供應電壓VSS。
在部分實施例中，電晶體N4以及電晶體N0係被用以對節點N.VSSN進行箝位。電晶體N0對節點N.VSSN的箝位係已參照第1圖說明。而電晶體N4對節點N.VSSN的箝位將於下面的段落，在不敘述電晶體N0的情形下進行說明。在部分實施例中，當節點N.VSSN以及寫入位元線WBL的電壓被負向地提升時，節點N.VSSN以及寫入位元線WBL被箝位於VS_N4-Vth_N4或是VSS-Vth_N4，如同前述電晶體N0將節點N.VSSN箝位於VSS-Vth-N0一般。更進一步地，在部分實施例中，藉由電容C1以及電晶體N4的運作，將滿足下列的情形：VS_N4>Vtarget且VG_N4>=Vtarget+Vth_N4
在部分實施例中，記憶體裝置400亦包含如第3圖所繪示，耦接於寫入位元線WBL的電晶體N3。在這樣的實施例中，電晶體N0、N3及N4係被用以對節點N.VSSN進行箝位。
於部分實施例中，記憶體裝置400不包括電晶體N2，且寫入位元線WBL直接耦接於節點N.VSSN。
在以上的敘述中，關於寫入位元線WBL的敘述僅為一範例。對寫入位元線WBLB的箝位亦屬於本發明的範圍，且對寫入位元線WBL的箝位方式亦可適用。
本發明之一態樣是在提供一種記憶體裝置，包含：第一電晶體、電容性元件、第二電晶體以及資料線。第一電晶體具有臨界電壓(threshold voltage)值，並包含第一電晶體第一端、第一電晶體第二端以及第一電晶體第三端。電容性元件包含第一電容端以及第二電容端。第二電晶體包含第二電晶體第一端、第二電晶體第二端以及第二電晶體第三端。其中第一電晶體第一端耦接於第一電容端以及第二電晶體第二端。第一電晶體第二端用以接收第一電晶體第二端電壓值。第一電晶體第三端用以接收第一電晶體第三端電壓值。第二電晶體第一端耦接於資料線。第二電晶體第三端用以接收第二電晶體控制訊號。第一電晶體用以導通與關閉以將資料線維持在資料線電壓值。
本發明之另一態樣是在提供一種記憶體裝置，包含：資料線、第一電晶體以及電容性元件。第一電晶體具有臨界電壓值，並包含第一電晶體第一端、第一電晶體第二端以及第一電晶體第三端。電容性元件包含第一電容端以及第二電容端。其中第一電晶體第一端耦接於資料線以及第一電容端。第一電晶體第二端用以接收第一電晶體第二端電壓值。第一電晶體第三端用以接收第一電晶體第三端電壓值。資料線用以根據第一電晶體的臨界電壓值、第一電晶體第二端電壓值、第一電晶體第三端電壓值以及第 二電容端的電壓值而箝位在資料線電壓值。
本發明之再一態樣是在提供一種記憶體裝置資料寫入方法，應用於記憶體裝置之節點，記憶體裝置資料寫入方法包含：於電容性元件之第二電容端施加第一邏輯值；以及使電容性元件之第二電容端由第一邏輯值轉換至不同於第一邏輯值的第二邏輯值。其中電容性元件之第一電容端耦接至節點以及第一電晶體之第一電晶體第一端。第一電晶體第二端用以接收第一電晶體第二端電壓值。第一電晶體第三端用以接收第一電晶體第三端電壓值。第一電晶體的臨界電壓值、第一電晶體第二端電壓值以及第一電晶體第三端電壓值係使第一電晶體導通及關閉，以使節點實質上位於節點電壓值。
本說明書敘述了數個實施例。然而須注意的是，任何熟習此技藝者，在不脫離本揭示內容之精神和範圍內，當可作各種之更動與潤飾。舉例來說，上述具有特定佈植形式的電晶體(例如N型或P型金氧半導體(PMOS或NMOS))僅繪示為一範例。本揭示內容的實施例並非用以將本發明限制於任一種形式。為特定的電晶體選擇不同的佈植形式均在本揭示內容之精神和範圍內。前述的多個訊號的高邏輯值和低邏輯值僅為一範例。當一個訊號被驅動及/或抑制時，不同的實施例並不限制於特定的邏輯值。選擇不同的邏輯值均屬於本發明的範圍。在多個實施例中，電晶體是作為開關。然而其他可用以取代電晶體的開關電路亦屬於本發明的範圍。在多個實施例中，電晶體的源極 可組態以做為汲極，而汲極可組態以做為源極。
多個圖式所繪示的電容C1係為一範例，其亦可應用其他等效電路取代。舉例來說，電容元件、裝置、電路或網路(例如電容、電容裝置、電路等的組合)可用以取代電容C1。
前述的內容包括範例性的步驟，但是此些步驟並非必須依序執行。在不脫離本揭示內容之精神和範圍內，可適當地增加、取代、改變順序及/或移除步驟。
100‧‧‧記憶體裝置
110‧‧‧記憶體單元

Claims (10)

  1. 一種記憶體裝置，包含：一第一電晶體，具有一臨界電壓(threshold voltage)值，並包含一第一電晶體第一端、一第一電晶體第二端以及一第一電晶體控制端；一電容性元件，包含一第一電容端以及一第二電容端；一第二電晶體，包含一第二電晶體第一端、一第二電晶體第二端以及一第二電晶體控制端；以及一資料線；其中該第一電晶體第一端耦接於該第一電容端以及該第二電晶體第二端；該第一電晶體第二端用以接收一第一電晶體第二端電壓值；該第一電晶體控制端用以接收一第一電晶體控制端電壓值，且該第一電晶體控制端電壓值獨立於該第二電容端的一電壓值；該第二電晶體第一端耦接於該資料線；該第二電晶體控制端用以接收一第二電晶體控制訊號；以及該第一電晶體用以導通與關閉以將該資料線維持在一資料線電壓值。
  2. 如請求項1所述之記憶體裝置，其中：該第二電晶體用以根據該第二電晶體控制訊號導通；該資料線根據該第一電晶體的該臨界電壓值、該第一 電晶體第二端電壓值、該第一電晶體控制端電壓值以及該第二電容端的該電壓值而維持在該資料線電壓值；該記憶體裝置更包含具有一輸出端之一反向器(inverter)，其中該輸出端耦接至該第一電晶體控制端，且該反向器用以提供具有與該第一電晶體第二端電壓值相同之一邏輯值；該記憶體裝置更包含一記憶體單元，其中該資料線傳送欲寫入至該記憶體單元之資料，該電容性元件用以於該第一電容端產生低於該第一電晶體第二端電壓值的一電壓值。
  3. 如請求項1所述之記憶體裝置，更包含：一第三電晶體，包含一第三電晶體第一端、一第三電晶體第二端以及一第三電晶體控制端；以及一第四電晶體，包含一第四電晶體第一端、一第四電晶體第二端以及一第四電晶體控制端；其中該第一電晶體、該第二電晶體以及該第三電晶體各為一N-MOS電晶體，該第四電晶體為一P-MOS電晶體；該第三電晶體第一端以及該第四電晶體第一端相耦接，並更耦接至該第一電晶體控制端；該第三電晶體第二端耦接至該第一電晶體第二端；以及該第三電晶體控制端耦接至該第四電晶體控制端。
  4. 如請求項1所述之記憶體裝置，更包含一第三電晶體以及一第四電晶體至少其中之一，其中該第三電晶體包含一第三電晶體第一端、一第三電晶體第二端以及一第三電晶體控制端，該第四電晶體包含一第四電晶體第一端、一第四電晶體第二端以及一第四電晶體控制端：其中該第三電晶體第一端耦接於該資料線；該第三電晶體第二端用以接收一第三電晶體第二端電壓值；該第三電晶體控制端用以接收該第三電晶體控制端電壓值；該第四電晶體第一端耦接於該第一電容端；該第四電晶體第二端用以接收一第四電晶體第二端電壓值；以及該第四電晶體控制端用以接收該第四電晶體控制端電壓值。
  5. 一種記憶體裝置，包含：一資料線；一第一電晶體，具有一臨界電壓值，並包含一第一電晶體第一端、一第一電晶體第二端以及一第一電晶體控制端；以及一電容性元件，包含一第一電容端以及一第二電容端；其中該第一電晶體第一端耦接於該資料線以及該第一 電容端；該第一電晶體第二端用以接收一第一電晶體第二端電壓值；該第一電晶體控制端用以接收一第一電晶體控制端電壓值；以及該資料線用以根據該第一電晶體的該臨界電壓值、該第一電晶體第二端電壓值、該第一電晶體控制端電壓值以及該第二電容端的一電壓值而箝位在一資料線電壓值，且該第一電晶體控制端電壓值獨立於該第二電容端的該電壓值。
  6. 如請求項5所述之記憶體裝置，更包含具有一輸出端之一反向器，其中該輸出端耦接至該第一電晶體控制端，且該反向器用以提供具有與該第一電晶體第二端電壓值相同之一邏輯值；該電容性元件用以於該第一電容端產生低於該第一電晶體第二端電壓值的一電壓值。
  7. 如請求項5所述之記憶體裝置，更包含：一第二電晶體，包含一第二電晶體第一端、一第二電晶體第二端以及一第二電晶體控制端；以及一第三電晶體，包含一第三電晶體第一端、一第三電晶體第二端以及一第三電晶體控制端；其中該第一電晶體以及該第二電晶體各為一N-MOS 電晶體，該第三電晶體為一P-MOS電晶體；該第二電晶體第一端以及該第三電晶體第一端相耦接，並更耦接至該第一電晶體控制端；該第二電晶體第二端耦接至該第一電晶體第二端；以及該第二電晶體控制端耦接至該第三電晶體控制端。
  8. 一種記憶體裝置資料寫入方法，應用於一記憶體裝置之一節點，該記憶體裝置資料寫入方法包含：於一電容性元件之一第二電容端施加一第一邏輯值；以及使該電容性元件之該第二電容端由該第一邏輯值轉換至不同於該第一邏輯值的一第二邏輯值；其中該電容性元件之一第一電容端耦接至該節點以及一第一電晶體之一第一電晶體第一端；該第一電晶體第二端用以接收一第一電晶體第二端電壓值；該第一電晶體控制端用以接收一第一電晶體控制端電壓值，其中該第一電晶體控制端電壓值獨立於該第二電容端被施加的該第一邏輯值與該第二邏輯值；以及該第一電晶體的該臨界電壓值、該第一電晶體第二端電壓值以及該第一電晶體控制端電壓值係使該第一電晶體導通及關閉，以使該節點實質上位於一節點電壓值。
  9. 如請求項8所述之記憶體裝置資料寫入方法，更包含：根據該節點電壓值對一記憶體單元進行寫入；使該第一電晶體控制端電壓值具有該第二邏輯值，其中該第二邏輯值之一電壓值實質上與該第一電晶體第二端電壓值相同；由一反相器使該第一電晶體控制端具有該第一電晶體控制端電壓值，其中該反相器接收實質上與該第一電晶體第二端電壓值相同之一供應電壓值。
  10. 如請求項8所述之記憶體裝置資料寫入方法，其中該節點耦接於一第二電晶體之一第二電晶體第一端，或該節點電壓值透過一開關裝置電性傳遞至一資料線且該資料線與一第二電晶體之一第二電晶體第一端耦接；該第二電晶體第二端用以接收一第二電晶體第二端電壓值；以及該第二電晶體控制端用以接收一第二電晶體控制端電壓值。
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