TWI694453B - 各自包括一電容器及一電晶體之記憶單元之陣列及形成此陣列之方法 - Google Patents

各自包括一電容器及一電晶體之記憶單元之陣列及形成此陣列之方法 Download PDF

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Abstract

本發明揭示一種各自包括一電容器及一電晶體之記憶單元之陣列，其包括在一第一層級中之數位線及導電屏蔽線之交替行。在該第一層級上方之一第二層級中，存在電晶體字線之列。在該第二層級上方之一第三層級中，存在電容器之列及行。在該第三層級上方之一第四層級中，存在電晶體字線之列。在該第四層級上方之一第五層級中，存在數位線及導電屏蔽線之交替行。本發明揭示其他實施例及態樣，包含方法。

Description

各自包括一電容器及一電晶體之記憶單元之陣列及形成此陣列之方法
本文中揭示之實施例係關於各自包括一電容器及一電晶體之記憶單元之陣列。
記憶體係一種類型之積體電路，且其在電腦系統中用於儲存資料。記憶體可製造成各自記憶單元之一或多個陣列。可使用數位線(其等亦可稱為位元線、資料線、感測線或資料/感測線)及字線(其等亦可稱為存取線)對記憶單元寫入或自記憶單元讀取。數位線可使沿陣列之行記憶單元導電互連，且字線可使沿陣列之列之記憶單元導電互連。各記憶單元可透過一數位線及一字線之組合唯一地定址。
製造記憶體電路時之一持續目標係形成記憶單元之愈來愈小的且愈來愈密集的組件。不幸的是，導體彼此相鄰放置得愈靠近，則非所需寄生電容出現且增加，且可不利地影響記憶體電路之設計及操作。
本申請案係關於一種各自包括一電容器及一電晶體之記憶單元之陣列，其包括：在一第一層級中之數位線及導電屏蔽線之交替行；在該第一層級上方之一第二層級中之電晶體字線之列；在該第二層級上方之一第三層級中之電容器之列及行；在該第三層級上方之一第四層級中之電晶體字線之列；及在該第四層級上方之一第五層級中之數位線及導電屏蔽線之交替行。
本申請案亦係關於一種各自包括一電容器及一電晶體之記憶單元之陣列，其包括：在一第一層級上方之一第二層級中之高度延伸(elevationally-extending)電晶體，其等各自包括一上源極/汲極區、一下源極/汲極區及在高度上延伸於其間之一通道區；第二層級字線之列，其等鄰近該陣列內之各自記憶單元之各自第二層級電晶體的該等第二層級通道區之各自者可操作地延伸且使該第二層級列中之該等第二層級電晶體互連；在該第一層級中之交替的數位線之行及導電屏蔽線之行；該等第一層級數位線之各自者電耦合至該等各自第二層級電晶體之一各自下源極/汲極區且使一第二層級行中之該等第二層級電晶體互連；該等第一層級導電屏蔽線之一者橫向介於該等第一層級數位線之每一緊鄰數位線之間；在該第二層級上方之一第三層級；該第三層級包括電容器；該等電容器各自包括一第一電容器電極、一第二電容器電極及該第一電容器電極與該第二電容器電極之間之一電容器絕緣體；該等第一電容器電極之各自一者電耦合至該等各自第二層級電晶體之該等上源極/汲極區之各自者且自該等上源極/汲極區之各自者在高度上向上延伸；在該第三層級上方之一第四層級中之高度延伸電晶體，其等各自包括一上源極/汲極區、一下源極/汲極區及在高度上延伸於其間之一通道區；第四層級字線之列，其等鄰近該陣列內之各自記憶單元之各自第四層級電晶體的該等第四層級通道區之各自者可操作地延伸且使該第四層級列中之該等第四層級電晶體互連；該等第一電容器電極之各自另一者電耦合至各自第四層級電晶體之該等下源極/汲極區之各自者；及在該第四層級上方之一第五層級中的數位線之行及導電屏蔽線之行；該等第五層級數位線之各自者電耦合至該等各自第四層級電晶體之一各自上源極/汲極區且使一第四層級行中之該等第四層級電晶體互連；該等第五層級導電屏蔽線之一者橫向介於該等第五層級數位線之每一緊鄰數位線之間。
本申請案亦係關於一種形成各自包括一電容器及一電晶體之記憶單元之一陣列的方法，該陣列包括：在一第一層級中之數位線及導電屏蔽線之交替行；在該第一層級上方之一第二層級中之字線之列；在該第二層級上方之一第三層級中之電容器之列及行；在該第三層級上方之一第四層級中之字線之列；在該第四層級上方之一第五層級中之數位線及導電屏蔽線之交替行；且該方法包括：在該第一層級及該第五層級之至少一者中，使用其中之該等導電屏蔽線之該等行或其中之該等數位線之該等行之一者作為一模板以一自對準方式形成其中之該等導電屏蔽線或其中之該等數位線之該等行之另一者。
本申請案亦係關於一種形成各自包括一電容器及一電晶體之記憶單元之一陣列的方法，該陣列包括：在一第一層級中之數位線及導電屏蔽線之交替行；在該第一層級上方之一第二層級中之字線之列；在該第二層級上方之一第三層級中之電容器之列及行；在該第三層級上方之一第四層級中之字線之列；在該第四層級上方之一第五層級中之數位線及導電屏蔽線之交替行；且該方法包括：在該第一層級及該第五層級之至少一者中，循序形成其中之該等導電屏蔽線，其包括：形成該等數位線之該等行；在該等數位線之緊鄰數位線之間形成材料，以在該第一層級及該第五層級之該一者中運用該材料不足量填充(less-than-fill)橫向介於該等緊鄰數位線之間之空間，且在該第一層級及該第五層級之該一者中留下橫向介於該等緊鄰數位線之間之空隙空間；及在該第一層級及該第五層級之該一者中之橫向介於該等緊鄰數位線之間的該空隙空間中形成該等導電屏蔽線之導電材料。
本申請案亦係關於一種形成各自包括一電容器及一電晶體之記憶單元之一陣列的方法，該陣列包括：在一第一層級中之數位線及導電屏蔽線之交替行；在該第一層級上方之一第二層級中之字線之列；在該第二層級上方之一第三層級中之電容器之列及行；在該第三層級上方之一第四層級中之字線之列；在該第四層級上方之一第五層級中之數位線及導電屏蔽線之交替行；且該方法包括：在該第一層級及該第五層級之至少一者中，循序形成其中之該等數位線，其包括：形成該等導電屏蔽線之該等行；在該等導電屏蔽線之緊鄰導電屏蔽線之間形成材料，以在該第一層級及該第五層級之該一者中運用該材料不足量填充橫向介於該等緊鄰導電屏蔽線之間之空間，且在該第一層級及該第五層級之該一者中留下橫向介於該等緊鄰導電屏蔽線之間之空隙空間；及在該第一層級及該第五層級之該一者中之橫向介於該等緊鄰導電屏蔽線之間的該空隙空間中形成該等數位線之導電材料。
本發明之實施例包含各自包括一電容器及一電晶體之記憶單元之陣列及形成此等陣列之方法。首先參考圖1至圖3描述實例實施例，圖1至圖3展示包括已相對於一基底基板11 (圖1)製造之一陣列或陣列區域10的一基板構造8之一例示性片段。基板11可包括導電/導體/傳導(即，本文中之導電)、半導電/半導體/半傳導及絕緣性/記憶體/絕緣(即，本文中之電絕緣)材料之任一或多者。各種材料在基底基板11上方。材料可在圖1至圖3所描繪之材料旁邊、自其高度上向內或高度上向外。例如，積體電路之其他部分或完全製造組件可提供於基底基板11上方、周圍或其內之某處。用於操作一記憶體陣列內之組件之控制及/或其他周邊電路亦可經製造，且可或可不完全或部分在一記憶體陣列或子陣列內。此外，亦可獨立地、協力地或以其他方式相對於彼此製造或操作多個子陣列。如在本文件中使用，一「子陣列」亦可被視為一陣列。為使某些操作組件更清楚，圖3未展示基底基板11且未展示周圍介電隔離材料。
陣列10包括各自包括一電容器85及一電晶體25之記憶單元75。在一項實施例中，電晶體25係高度延伸電晶體，且在一項此實施例中係垂直的或在垂線之10°以內。在一項實施例中，記憶單元75各自具有總共僅一個電晶體及總共僅一個電容器(例如，具有僅一個電晶體及僅一個電容器且無其他/額外可操作電子組件[例如，無其他選擇裝置等]之一1T-1C記憶單元)。陣列10包括一第一層級12，第一層級12中具有交替的數位線16之行14及導電屏蔽線20之行18 (例如，其等在操作中屏蔽或與在不存在一屏蔽線20之情況下否則將出現的寄生電容相比至少減少緊鄰數位線16之間之寄生電容)。在本文件中使用「行」及「列」係為了方便區分一系列線與另一系列線。行可為筆直的及/或彎曲的及/或相對於彼此平行及/或不平行，列亦可如此。此外，行及列可相對於彼此按90°或一或多個其他角度相交。線16及20可包括任何(若干)適合導電材料(例如，導電摻雜半導體材料及/或金屬材料)，本質上由其等組成或由其等組成。例如，屏蔽線20可比數位線16窄(例如，50%)，如所展示。
圖1至圖3展示一例示性理想實施例，其中第一層級數位線16行14及第一層級導電屏蔽線20行18每隔一個彼此交替，使得第一層級數位線16之每一緊鄰數位線16具有橫向介於其間之第一層級導電屏蔽線20之一者，且使得第一層級導電屏蔽線20之每一緊鄰屏蔽線20具有橫向介於其間之第一層級數位線16之一者。然而，在一項實施例中，第一層級導電屏蔽線之一者橫向介於第一層級數位線之每一緊鄰數位線之間，而不管何物可橫向介於緊鄰屏蔽線之間(例如，兩個或更多個屏蔽線可橫向介於每一或一些緊鄰第一層級數位線之間)。進一步替代地，數位線之行及導電屏蔽線之行可以其他方式交替，例如，兩個緊鄰數位線之對與兩個緊鄰導電屏蔽線之對交替，或以其他方式。
陣列10具有一第二層級22，第二層級22中具有高度延伸電晶體25，電晶體25各自包括一上源極/汲極區24、一下源極/汲極區26及在高度上延伸於其間之一通道區28。第二層級字線32之列30 (例如，其等包括導電摻雜半導體材料及/或金屬材料，本質上由其等組成或由其等組成)鄰近陣列10內之各自記憶單元75之各自第二層級電晶體25的各自第二層級通道區28可操作地延伸且使該第二層級列30中之第二層級電晶體25互連。一閘極絕緣體34 (例如，其包括二氧化矽、氮化矽及/或鐵電材料，本質上由其等組成或由其等組成)介於字線32與通道區28之間。源極/汲極區24、26之各者包括其中具有一導電率增加摻雜劑之其之至少一部分，其在各自源極/汲極區24、26內具有此導電率增加摻雜劑之最大濃度以例如使此部分為導電的(例如，具有至少1019 原子/cm3 之一最大摻雜劑濃度)。因此，源極/汲極區24、26之各者之全部或僅部分可具有導電增加摻雜劑之此最大濃度。源極/汲極區24及/或26可包含其他摻雜區(未展示)，例如，暈圈區、LDD區等。通道區28可用一導電率增加摻雜劑適當摻雜，該摻雜劑可能具有與源極/汲極區24、26中之摻雜劑相反之導電類型且例如在通道區中處於不大於1 x 1016 原子/cm3 之一最大濃度。當適合電壓施加至字線32時，一導電通道可形成於通道區28內使得電流可在源極/汲極區24與26之間流動。第一層級數位線16之各自者電耦合至(在一項實施例中直接電耦合至)各自第二層級電晶體25之一各自下源極/汲極區26，其中此等數位線使沿一第二層級行之第二層級電晶體25互連。
陣列10具有第二層級22上方之一第三層級36，第三層級36中具有電容器85之列及行。在一項實施例中，電容器85以一2D布拉菲晶格(Bravais lattice)排列。在一項此實施例中，2D布拉菲晶格並非六角形或有心矩形(centered rectangular)，且在一項實施例中，其係方形或非有心矩形之一者，其中展示一方形2D布拉菲晶格。然而，可使用其他布拉菲晶格(例如，六角形或有心矩形)及非布拉菲晶格。
電容器85各自包括一第一電容器電極38(38x或38y)(導電材料)、一第二電容器電極40 (導電材料)以及介於(在一項實施例中橫向介於)第一電容器電極與第二電容器電極之間之電容器絕緣體42材料(例如，二氧化矽、氮化矽及/或鐵電材料)。為使其他組件清楚，圖3中未展示第二電容器電極40。在一項實施例中，電容器電極之各者具有其高度大於寬度之至少一個電容器電極(例如，38x/38y)。在一項此實施例中，一個電容器電極(例如，38x/38y)係具有一大致圓形周邊39之一柱。無論如何，在一項此實施例中，電容器85之各者具有其高度大於寬度之僅一個電容器電極(例如，38x/38y)，其中電容器85之各者使其之另一電容器電極(例如，40)為陣列10之第三層級36中之全部電容器85所共有，其中陣列10中之此共同另一電極之寬度大於高度。在一項實施例中且如所展示，第一電容器電極之各自一者(例如，38x)電耦合至(在一項實施例中直接電耦合至)各自第二層級電晶體25之各自上源極/汲極區24且自該等上源極/汲極區24在高度上向上延伸。
一第四層級46在第三層級36上方且其中具有類似於上文關於第二層級22描述之電晶體25的高度延伸電晶體25。然而，第一電容器電極之各自另一者(例如，38y)電耦合至(在一項實施例中直接電耦合至)各自第四層級電晶體25之下源極/汲極區26之各自者。
一第五層級50在第四層級46上方且其中具有數位線16之行14及導電屏蔽線20之行18。第五層級數位線16之各自者電耦合至(在一項實施例中直接電耦合至)各自第四層級電晶體25之一各自上源極/汲極區24且使一第四層級行中之第四層級電晶體25互連。第五層級50中之行14及18之(若干)交替關係可與第二層級22中之行14及18之所描述交替相同或不同，且可具有其等任何屬性。在一項理想實施例中且如所展示，第五層級數位線16行14及第五層級導電屏蔽線20行18每隔一個彼此交替，使得第五層級數位線16之每一緊鄰數位線16具有橫向介於其間之第五層級導電屏蔽線20之一者，且使得第五層級導電屏蔽線20之每一緊鄰屏蔽線20具有橫向介於其間之第五層級數位線16之一者。介電材料35 (例如，二氧化矽及/或氮化矽；圖1)被展示為包圍上述結構。在操作中，導電屏蔽線20將可能被控制為正電壓、負電壓或接地之一或多者(而非被容許「浮動」)以降低緊鄰數位線16之間之寄生電容。
如上文展示及/或描述之多個例示性陣列可彼此上下堆疊，包含包括兩個以上此等陣列之一堆疊。例如，圖4展示一替代例示性構造8a。已在適當之處使用來自前述實施例之相同數字，其中一些構造差異用後綴「a」或用不同數字指示。構造8a中之陣列10可被視為一第一陣列10。構造8a包括第一陣列10上方之另一所述第一陣列(例如，用數字100指定)。在此實例實施例中，另一第一陣列100之第一層級12在第一陣列10之第五層級50上方(例如，藉由一絕緣體層級90 [例如，二氧化矽及/或氮化矽]分離，如所展示)。陣列10及100不需要具有相對於彼此相同之構造。
圖5展示一替代實例實施例構造8b。已在適當之處使用來自上述實施例之相同數字，其中一些構造差異用後綴「b」指示。在構造8b中，第一陣列10之第五層級50係另一第一陣列100之第一層級12，使得其中之數位線16及導電屏蔽線20之交替行14、18分別由第一陣列10及另一第一陣列100共用。陣列10及100不需要具有相對於彼此相同之構造。無論如何，如本文中展示及/或描述之任何(若干)其他屬性或態樣可用於圖4及圖5實施例中。
本發明之實施例包括一種各自包括一電容器及一電晶體之記憶單元之陣列。此一陣列包括在一第一層級中之數位線及導電屏蔽線之交替行。一第二層級在第一層級上方且其中具有電晶體字線之列。一第三層級在第二層級上方且其中具有電容器之列及行。一第四層級在第三層級上方且其中具有電晶體字線之列。一第五層級在第四層級上方且其中具有數位線及導電屏蔽線之交替行。此一陣列可具有上文關於構件14、16、18、20、85、30及32描述之任何屬性，但亦獨立於上文針對此等構件描述之任何屬性。可使用如本文中展示及/或描述之任何(若干)其他屬性或態樣。
本發明之實施例涵蓋形成各自包括一電容器及一電晶體之記憶單元之一陣列之方法，其中該陣列包括在一第一層級中之數位線及導電屏蔽線之交替行。一第二層級在第一層級上方且其中具有電晶體字線之列。一第三層級在第二層級上方且其中具有電容器之列及行。一第四層級在第三層級上方且其中具有電晶體字線之列。一第五層級在第四層級上方且其中具有數位線及導電屏蔽線之交替行。此一方法包括在第一層級及第五層級之至少一者中，使用其中之導電屏蔽線之行或其中之數位線之行之一者作為一模板以一自對準方式形成其中之導電屏蔽線或其中之數位線之行之另一者。
接著參考圖6至圖8描述形成第一層級及第五層級之至少一者中之導電屏蔽線的一例示性方法。已針對前導材料及構造使用來自上述實施例之相同數字，其中一些構造差異用不同數字指示。
參考圖6，其展示圖1之構造之一前導構造8之一例示性部分。數位線16之行14被展示為已形成於第一層級12或第五層級50之至少一者中。因此，圖6至圖8之處理可被視為發生在層級12及50之僅一者中或兩者中。
參考圖7，材料60已形成於數位線16之緊鄰數位線16之間以在第一層級及第五層級之一者中運用此材料不足量填充橫向介於此等緊鄰數位線之間之空間，且在第一層級及第五層級之該一者中留下橫向介於此等緊鄰數位線之間之空隙空間62。材料60可為介電質且至少大部分保留在陣列之一成品電路構造中。替代地，材料60可為介電質且並未大部分保留在陣列之一成品電路構造中。又且替代地，材料60可至少大部分為犧牲性的(例如，導電、介電及/或半導電之任一或多者)，且並未大部分保留在陣列之一成品電路構造中。理想地，圖7構造例如藉由保形地沈積材料60且達橫向間隙(例如，空隙空間62之前導)藉此自然形成於其等之間之所描繪例示性深度以及使用數位線16作為一模板而以一自對準方式形成。此後，可藉由無遮罩間隔件狀各向異性蝕刻(即，至少在陣列10內無遮罩)移除該等橫向間隙之基底處的材料60，使得數位線16及導電屏蔽線20之基底最終可在高度上一致。替代地但不太理想地，材料60可經沈積且隨後使用一遮罩(例如，使用光微影及蝕刻)進行圖案化。
參考圖8，導電屏蔽線20之導電材料已形成於橫向介於第一層級及第五層級之所描繪者中之緊鄰數位線16之間的空隙空間62中。
接著參考圖9至圖11描述形成第一層級及第五層級之至少一者中之數位線的一例示性方法。已針對前導材料及構造使用來自上述實施例之相同數字。
參考圖9，其展示圖1之構造之一前導構造8之一例示性部分。導電屏蔽線20之行18被展示為已形成於第一層級12或第五層級50之至少一者中。因此，圖9至圖10之處理可被視為發生在層級12及50之僅一者中或兩者中。
參考圖10，材料60已形成於導電屏蔽線20之緊鄰屏蔽線20之間以在第一層級及第五層級之一者中運用此材料不足量填充橫向介於此等緊鄰屏蔽線之間之空間，且在第一層級及第五層級之該一者中留下橫向介於此等緊鄰屏蔽線之間之空隙空間62。理想地，圖10構造例如藉由保形地沈積材料60且達橫向間隙(例如，空隙空間62之前導)藉此自然形成於其等之間之所描繪例示性深度以及使用導電屏蔽線20作為一模板而以一自對準方式形成。此後，可藉由無遮罩間隔件狀各向異性蝕刻(即，至少在陣列10內無遮罩)移除該等橫向間隙之基底處的材料60，使得數位線16及導電屏蔽線20之基底最終可在高度上一致。替代地但不太理想地，材料60可經沈積且隨後使用一遮罩(例如，使用光微影及蝕刻)進行圖案化。
參考圖11，數位線16之導電材料已形成於橫向介於第一層級及第五層級之所描繪者中之緊鄰屏蔽線20之間的空隙空間62中。
本文中關於結構實施例展示及/或描述之任何(若干)屬性或態樣可用於方法實施例中，且反之亦然。節距倍增原理可用於本發明之方法態樣中(例如，構件可沿另一構件之一側壁形成以具有小於另一構件之橫向厚度之橫向厚度，而不管如何形成此另一構件)。
在本文件中，除非另有指示，否則「高度」、「較高」、「上」、「下」、「頂部」、「頂上」、「底部」、「上方」、「下方」、「下」、「下面」、「向上」及「向下」一般參考垂直方向。「水平」指代沿一主基板表面之一大體方向(即，在10度以內)且可相對於在製造期間處理基板之方向，且垂直係與其大體正交之一方向。對「完全水平」之引用係沿主基板表面之方向(即，與其未成角度)且可相對於在製造期間處理基板之方向。此外，如本文中使用之「垂直」及「水平」係相對於彼此之大體垂直方向且與基板在三維空間中之定向無關。另外，「高度延伸」及「在高度上延伸」指代自完全水平偏離至少45°之一方向。此外，相對於一場效電晶體「在高度上延伸」、「高度延伸」、水平地延伸及水平延伸係參考電晶體之通道長度之定向，在操作中，電流沿該定向在源極/汲極區之間流動。對於雙極接面電晶體，「在高度上延伸」、「高度延伸」、水平地延伸及水平延伸係參考基底長度之定向，在操作中，電流沿該定向在射極與集極之間流動。
此外，「在…正上方」及「在…正下方」要求兩個所述區/材料/組件相對於彼此至少有一些橫向重疊(即，水平)。再者，使用前面未加「正」之「在…上方」僅要求所述區/材料/組件在另一區/材料/組件上方之某一部分自該另一區/材料/組件高度上向外(即，與兩個所述區/材料/組件是否存在任何橫向重疊無關)。類似地，使用前面未加「正」之「在…下方」僅要求所述區/材料/組件在另一區/材料/組件下方之某一部分自該另一區/材料/組件高度上向內(即，與兩個所述區/材料/組件是否存在任何橫向重疊無關)。
本文中描述之任何材料、區及結構可為均質的或非均質的，且無論如何可連續地或不連續地上覆於任何材料上方。此外，除非另有陳述，否則可使用任何適合的或尚待開發的技術形成各材料，實例為原子層沈積、化學氣相沈積、物理氣相沈積、磊晶生長、擴散摻雜及離子植入。
另外，「厚度」本身(之前無方向形容詞)被定義為自不同組合物之一緊鄰材料或一緊鄰區之一最靠近表面垂直通過一給定材料或區之平均直線距離。另外，本文中描述之各種材料或區可具有實質上恆定厚度或可變厚度。若具有可變厚度，則厚度指代平均厚度，除非另有指示，且此材料或區將歸因於厚度可變而具有某一最小厚度及某一最大厚度。如本文中所使用，「不同組合物」僅要求可彼此直接抵靠之兩個所述材料或區之該等部分在化學及/或物理上不同(例如，若此等材料或區並非均質的)。若兩個所述材料或區未彼此直接抵靠，則「不同組合物」僅要求兩個所述材料或區彼此最靠近之該等部分在化學及/或物理上不同(若此等材料或區並非均質的)。在本文件中，在一材料、區或結構相對於另一材料、區或結構存在至少某一實體觸碰接觸時，所述材料、區或結構彼此「直接抵靠」。相比之下，前面未加「直接」之「在…上方」、「在…上」、「鄰近」、「沿」及「抵靠」涵蓋「直接抵靠」以及其中(若干)中介材料、(若干)區或(若干)結構導致所述材料、區或結構相對於彼此未實體觸碰接觸之構造。
在本文中，若在正常操作中，電流能夠自區-材料-組件之一者連續流動至另一者且主要因次原子正電荷及/或負電荷(在充分產生此等電荷時)之移動而流動，則區-材料-組件彼此「電耦合」。另一電子組件可在區-材料-組件之間且可電耦合至區-材料-組件。相比之下，當區-材料-組件被稱為「直接電耦合」時，直接電耦合之區-材料-組件之間無中介電子組件(例如，無二極體、電晶體、電阻器、換能器、開關、熔絲等)。
另外，「金屬材料」係一元素金屬、兩個或更多個元素金屬之一混合物或一合金及任何導電金屬化合物之任一者或組合。
再者，「自對準(self-aligned/self-aligning)意謂藉由一對先前界定之邊緣形成一結構之至少一對相對邊緣之一技術，藉此不需要關於該等相對邊緣進行後續光微影處理。總結
在一些實施例中，一種各自包括一電容器及一電晶體之記憶單元之陣列包括在一第一層級中之數位線及導電屏蔽線之交替行。在該第一層級上方之一第二層級中，存在電晶體字線之列。在該第二層級上方之一第三層級中，存在電容器之列及行。在該第三層級上方之一第四層級中，存在電晶體字線之列。在該第四層級上方之一第五層級中，存在數位線及導電屏蔽線之交替行。
在一些實施例中，一種各自包括一電容器及一電晶體之記憶單元之陣列包括在一第一層級上方之一第二層級中之高度延伸電晶體，其等各自包括一上源極/汲極區、一下源極/汲極區及在高度上延伸於其間之一通道區。第二層級字線之列鄰近該陣列內之各自記憶單元之各自第二層級電晶體的該等第二層級通道區之各自者可操作地延伸且使該第二層級列中之該等第二層級電晶體互連。在該第一層級中，存在交替的數位線之行及導電屏蔽線之行。該等第一層級數位線之各自者電耦合至該等各自第二層級電晶體之一各自下源極/汲極區且使一第二層級行中之該等第二層級電晶體互連。該等第一層級導電屏蔽線之一者橫向介於該第一層級數位線之每一緊鄰數位線之間。一第三層級在該第二層級上方且包括電容器，該等電容器各自包括一第一電容器電極、一第二電容器電極及介於該第一電容器電極與該第二電容器電極之間之一電容器絕緣體。該等第一電容器電極之各自一者電耦合至該等各自第二層級電晶體之該等上源極/汲極區之各自者且自該等上源極/汲極區之各自者在高度上向上延伸。在該第三層級上方之一第四層級中，高度延伸電晶體各自包括一上源極/汲極區、一下源極/汲極區及在高度上延伸於其間之一通道區。第四層級字線之列鄰近該陣列內之各自記憶單元之各自第四層級電晶體的該等各自第四層級通道區可操作地延伸且使該第四層級列中之該等第四層級電晶體互連。該等第一電容器電極之各自另一者電耦合至各自第四層級電晶體之該等下源極/汲極區之各自者。在該第四層級上方之一第五層級中，存在數位線之行及導電屏蔽線之行。該等第五層級數位線之各自者電耦合至該等各自第四層級電晶體之一各自上源極/汲極區且使一第四層級行中之該等第四層級電晶體互連。該等第五層級導電屏蔽線之一者橫向介於該等第五層級數位線之每一緊鄰數位線之間。
一些實施例係一種形成各自包括一電容器及一電晶體之記憶單元之一陣列的方法。該陣列包括在一第一層級中之數位線及導電屏蔽線之交替行。在該第一層級上方之一第二層級中，存在字線之列。在該第二層級上方之一第三層級中，存在電容器之列及行。在該第三層級上方之一第四層級中，存在字線之列。在該第四層級上方之一第五層級中，存在數位線及導電屏蔽線之交替行。該方法包括在該第一層級及該第五層級之至少一者中，使用其中之該等導電屏蔽線之該等行或其中之該等數位線之該等行之一者作為一模板以一自對準方式形成其中之該等導電屏蔽線或其中之該等數位線之該等行之另一者。
一些實施例係一種形成各自包括一電容器及一電晶體之記憶單元之一陣列的方法。該陣列包括在一第一層級中之數位線及導電屏蔽線之交替行。在該第一層級上方之一第二層級中，存在字線之列。在該第二層級上方之一第三層級中，存在電容器之列及行。在該第三層級上方之一第四層級中，存在字線之列。在該第四層級上方之一第五層級中，存在數位線及導電屏蔽線之交替行。該方法包括在該第一層級及該第五層級之至少一者中，循序形成其中之該等導電屏蔽線，包括形成該等數位線之該等行。材料形成於該等數位線之緊鄰數位線之間以在該第一層級及該第五層級之一者中運用該材料不足量填充橫向介於該等緊鄰數位線之間之空間且在該第一層級及該第五層級之該一者中留下橫向介於該等緊鄰數位線之間之空隙空間。該等導電屏蔽線之導電材料形成於該第一層級及該第五層級中之該一者中之橫向介於該等緊鄰數位線之間的該空隙空間中。
一些實施例係一種形成各自包括一電容器及一電晶體之記憶單元之一陣列之方法。該陣列包括在一第一層級中之數位線及導電屏蔽線之交替行。在該第一層級上方之一第二層級中，存在字線之列。在該第二層級上方之一第三層級中，存在電容器之列及行。在該第三層級上方之一第四層級中，存在字線之列。在該第四層級上方之一第五層級中，存在數位線及導電屏蔽線之交替行。該方法包括在該第一層級及該第五層級之至少一者中，循序形成其中之該等數位線，包括形成該等導電屏蔽線之該等行。材料形成於該等導電屏蔽線之緊鄰屏蔽線之間以在該第一層級及該第五層級之該一者中運用該材料不足量填充橫向介於該等緊鄰導電屏蔽線之間之空間且在該第一層級及該第五層級之該一者中留下橫向介於該等緊鄰導電屏蔽線之間之空隙空間。該等數位線之導電材料形成於該第一層級及該第五層級中之該一者中之橫向介於該等緊鄰導電屏蔽線之間的該空隙空間中。
按照法規，已用或多或少專用於結構及方法特徵之語言描述本文中揭示之標的物。然而，應瞭解，發明申請專利範圍不限於所展示及描述之特定特徵，此係因為本文中揭示之手段包括實例實施例。因此，發明申請專利範圍應被給予如字面措詞之全範疇，且應根據均等論加以適當解釋。
8‧‧‧基板構造 8a‧‧‧構造 8b‧‧‧構造 10‧‧‧陣列/陣列區域/第一陣列 11‧‧‧基底基板 12‧‧‧第一層級 14‧‧‧數位線之行 16‧‧‧數位線 18‧‧‧導電屏蔽線之行 20‧‧‧導電屏蔽線 22‧‧‧第二層級 24‧‧‧上源極/汲極區 25‧‧‧電晶體 26‧‧‧下源極/汲極區 28‧‧‧通道區 30‧‧‧字線之列 32‧‧‧字線 34‧‧‧閘極絕緣體 35‧‧‧介電材料 36‧‧‧第三層級 38‧‧‧第一電容器電極 38x‧‧‧第一電容器電極 38y‧‧‧第一電容器電極 39‧‧‧周邊 40‧‧‧第二電容器電極 42‧‧‧電容器絕緣體 46‧‧‧第四層級 50‧‧‧第五層級 60‧‧‧材料 62‧‧‧空隙空間 75‧‧‧記憶單元 85‧‧‧電容器 90‧‧‧絕緣體層級 100‧‧‧另一第一陣列
圖1係根據本發明之一實施例之一基板構造之一圖解橫截面視圖，且其係穿過圖2中之線1-1取得。
圖2係圖1構造之部分之一橫截面視圖，且其係穿過圖1中之線2-2取得。
圖3係圖1及圖2構造之一圖解透視圖，其中為清楚起見已移除某些材料。
圖4係根據本發明之一實施例之一基板構造之一圖解橫截面視圖。
圖5係根據本發明之一實施例之一基板構造之一圖解橫截面視圖。
圖6係根據本發明之一實施例之在處理中之圖1之構造的一前導構造之一部分之一圖解橫截面視圖。
圖7係在繼圖6展示之步驟之後之一處理步驟處的圖6構造之一視圖。
圖8係在繼圖7展示之步驟之後之一處理步驟處的圖7構造之一視圖。
圖9係根據本發明之一實施例之在處理中之圖1之構造的一前導構造之一部分之一圖解橫截面視圖。
圖10係在繼圖9展示之步驟之後之一處理步驟處的圖9構造之一視圖。
圖11係在繼圖10展示之步驟之後之一處理步驟處的圖10構造之一視圖。
8‧‧‧基板構造
10‧‧‧陣列/陣列區域/第一陣列
11‧‧‧基底基板
12‧‧‧第一層級
14‧‧‧數位線之行
16‧‧‧數位線
18‧‧‧導電屏蔽線之行
20‧‧‧導電屏蔽線
22‧‧‧第二層級
24‧‧‧上源極/汲極區
25‧‧‧電晶體
26‧‧‧下源極/汲極區
28‧‧‧通道區
30‧‧‧字線之列
32‧‧‧字線
34‧‧‧閘極絕緣體
35‧‧‧介電材料
36‧‧‧第三層級
38x‧‧‧第一電容器電極
38y‧‧‧第一電容器電極
39‧‧‧周邊
40‧‧‧第二電容器電極
42‧‧‧電容器絕緣體
46‧‧‧第四層級
50‧‧‧第五層級
75‧‧‧記憶單元
85‧‧‧電容器

Claims (29)

  1. 一種各自包括一電容器及一電晶體之記憶單元之陣列，其包括： 在一第一層級中之數位線及導電屏蔽線之交替行； 在該第一層級上方之一第二層級中之電晶體字線之列； 在該第二層級上方之一第三層級中之電容器之列及行； 在該第三層級上方之一第四層級中之電晶體字線之列；及 在該第四層級上方之一第五層級中之數位線及導電屏蔽線之交替行。
  2. 如請求項1之陣列，其中該等第一層級導電屏蔽線之一者橫向介於該等第一層級數位線之每一緊鄰數位線之間。
  3. 如請求項1之陣列，其中該等第一層級數位線行及該等第一層級導電屏蔽線行每隔一個彼此交替，使得該等第一層級數位線之每一緊鄰數位線具有橫向介於其間之該等第一層級導電屏蔽線之一者，且使得該等第一層級導電屏蔽線之每一緊鄰屏蔽線具有橫向介於其間之該等第一層級數位線之一者。
  4. 如請求項1之陣列，其中該等第五層級導電屏蔽線之一者橫向介於該等第五層級數位線之每一緊鄰數位線之間。
  5. 如請求項1之陣列，其中該等第五層級數位線行及該等第五層級導電屏蔽線行每隔一個彼此交替，使得該等第五層級數位線之每一緊鄰數位線具有橫向介於其間之該等第五層級導電屏蔽線之一者，且使得該等第五層級導電屏蔽線之每一緊鄰屏蔽線具有橫向介於其間之該等第五層級數位線之一者。
  6. 如請求項1之陣列，其中該等電容器以一2D布拉菲晶格排列。
  7. 如請求項6之陣列，其中該2D布拉菲晶格並非六角形或有心矩形。
  8. 如請求項7之陣列，其中該2D布拉菲晶格係方形或非有心矩形之一者。
  9. 如請求項1之陣列，其中該第二層級及該第四層級之各者中之電晶體係高度延伸電晶體。
  10. 如請求項9之陣列，其中該第二層級及該第四層級中之該等電晶體之各者係垂直的或在垂線之10°以內。
  11. 如請求項1之陣列，其中該等電容器之各者具有其高度大於寬度之至少一個電容器電極。
  12. 如請求項11之陣列，其中該等電容器之各者具有其高度大於寬度之僅一個電容器電極，該等電容器之各者使其之另一電容器電極為該陣列之該第三層級中之全部該等電容器所共有，該陣列中之該共同另一電極之寬度大於高度。
  13. 如請求項11之陣列，其中該一個電容器電極係具有一大致圓形周邊之一柱。
  14. 如請求項1之陣列，其中該等記憶單元各自具有總共僅一個電晶體及總共僅一個電容器。
  15. 如請求項1之陣列，其中該陣列係一第一陣列且包括該第一陣列上方之另一所述第一陣列。
  16. 如請求項15之陣列，其中該第一陣列之該第五層級係該另一所述第一陣列之該第一層級，使得其中之數位線及導電屏蔽線之該等交替行由該第一陣列及該另一所述第一陣列共用。
  17. 如請求項15之陣列，其中該另一所述第一陣列之該第一層級在該第一陣列之該第五層級上方。
  18. 一種各自包括一電容器及一電晶體之記憶單元之陣列，其包括： 在一第一層級上方之一第二層級中之高度延伸電晶體，其等各自包括一上源極/汲極區、一下源極/汲極區及在高度上延伸於其間之一通道區；第二層級字線之列鄰近該陣列內之各自記憶單元之各自第二層級電晶體的該等第二層級通道區之各自者可操作地延伸且使該第二層級列中之該等第二層級電晶體互連； 在該第一層級中之交替的數位線之行及導電屏蔽線之行；該等第一層級數位線之各自者電耦合至該等各自第二層級電晶體之一各自下源極/汲極區且使一第二層級行中之該等第二層級電晶體互連；該等第一層級導電屏蔽線之一者橫向介於該等第一層級數位線之每一緊鄰數位線之間； 在該第二層級上方之一第三層級；該第三層級包括電容器；該等電容器各自包括一第一電容器電極、一第二電容器電極及介於該第一電容器電極與該第二電容器電極之間之一電容器絕緣體；該等第一電容器電極之各自一者電耦合至該等各自第二層級電晶體之該等上源極/汲極區之各自者且自該等上源極/汲極區之各自者在高度上向上延伸； 在一第三層級上方之一第四層級中之高度延伸電晶體，其等各自包括一上源極/汲極區、一下源極/汲極區及在高度上延伸於其間之一通道區；第四層級字線之列鄰近該陣列內之各自記憶單元之各自第四層級電晶體的該等第四層級通道區之各自者可操作地延伸且使該第四層級列中之該等第四層級電晶體互連；該等第一電容器電極之各自另一者電耦合至各自第四層級電晶體之該等下源極/汲極區之各自者；及 在該第四層級上方之一第五層級中之數位線之行及導電屏蔽線之行；該等第五層級數位線之各自者電耦合至該等各自第四層級電晶體之一各自上源極/汲極區且使一第四層級行中之該等第四層級電晶體互連；該等第五層級導電屏蔽線之一者橫向介於該等第五層級數位線之每一緊鄰數位線之間。
  19. 如請求項18之陣列，其中該等第一層級數位線行及該等第一層級導電屏蔽線行每隔一個彼此交替，使得該等第一層級數位線之每一緊鄰數位線具有橫向介於其間之該等第一層級導電屏蔽線之一者，且使得該等第一層級導電屏蔽線之每一緊鄰屏蔽線具有橫向介於其間之該等第一層級數位線之一者。
  20. 如請求項18之陣列，其中該等第五層級數位線行及該等第五層級屏蔽線行每隔一個彼此交替，使得該等第五層級數位線之每一緊鄰數位線具有橫向介於其間之該等第五層級導電屏蔽線之一者，且使得該等第五層級導電屏蔽線之每一緊鄰屏蔽線具有橫向介於其間之該等第五層級數位線之一者。
  21. 如請求項18之陣列，其中該電容器絕緣體橫向介於該第一電容器電極與該第二電容器電極之間。
  22. 如請求項18之陣列，其中該等電容器以一方形或非有心矩形2D布拉菲晶格排列。
  23. 一種形成各自包括一電容器及一電晶體之記憶單元之一陣列的方法，該陣列包括： 在一第一層級中之數位線及導電屏蔽線之交替行； 在該第一層級上方之一第二層級中之字線之列； 在該第二層級上方之一第三層級中之電容器之列及行； 在該第三層級上方之一第四層級中之字線之列； 在該第四層級上方之一第五層級中之數位線及導電屏蔽線之交替行；及 該方法包括： 在該第一層級及該第五層級之至少一者中，使用其中之該等導電屏蔽線之該等行或其中之該等數位線之該等行之一者作為一模板以一自對準方式形成其中之該等導電屏蔽線或其中之該等數位線之該等行之另一者。
  24. 如請求項23之方法，其包括在該第一層級及該第五層級之至少一者中，使用其中之該等數位線之該等行作為一模板以一自對準方式形成其中之該等導電屏蔽線之該等行。
  25. 如請求項23之方法，其包括在該第一層級及該第五層級之至少一者中，使用其中之該等導電屏蔽線作為一模板以一自對準方式形成其中之該等數位線之該等行。
  26. 一種形成各自包括一電容器及一電晶體之記憶單元之一陣列的方法，該陣列包括： 在一第一層級中之數位線及導電屏蔽線之交替行； 在該第一層級上方之一第二層級中之字線之列； 在該第二層級上方之一第三層級中之電容器之列及行； 在該第三層級上方之一第四層級中之字線之列； 在該第四層級上方之一第五層級中之數位線及導電屏蔽線之交替行；及 該方法包括在該第一層級及該第五層級之至少一者中，循序形成其中之該等導電屏蔽線，其包括： 形成該等數位線之該等行； 在該等數位線之緊鄰數位線之間形成材料以在該第一層級及該第五層級之該一者中運用該材料不足量填充橫向介於該等緊鄰數位線之間之空間且在該第一層及該第五層級之該一者中保留橫向介於該等緊鄰數位線之間之空隙空間；及 在該第一層級及該第五層級中之該一者中之橫向介於該等緊鄰數位線之間之該空隙空間中形成該等導電屏蔽線之導電材料。
  27. 如請求項26之方法，其中該材料係介電質且至少大部分保留在該陣列之一成品電路構造中。
  28. 如請求項26之方法，其中該材料至少大部分為犧牲性的且並未大部分保留在該陣列之一成品電路構造中。
  29. 一種形成各自包括一電容器及一電晶體之記憶單元之一陣列的方法，該陣列包括： 在一第一層級中之數位線及導電屏蔽線之交替行； 在該第一層級上方之一第二層級中之字線之列； 在該第二層級上方之一第三層級中之電容器之列及行； 在該第三層級上方之一第四層級中之字線之列； 在該第四層級上方之一第五層級中之數位線及導電屏蔽線之交替行；及 該方法包括在該第一層級及該第五層級之至少一者中，循序形成其中之該等數位線，其包括： 形成該等導電屏蔽線之該等行； 在該等導電屏蔽線之緊鄰屏蔽線之間形成材料以在該第一層級及該第五層級之該一者中運用該材料不足量填充橫向介於該等緊鄰導電屏蔽線之間之空間且在該第一層級及該第五層級之該一者中保留橫向介於該等緊鄰導電屏蔽線之間之空隙空間；及 在該第一層級及該第五層級中之該一者中之橫向介於該等緊鄰導電屏蔽線之間之該空隙空間中形成該等數位線之導電材料。
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