KR20240086208A - Gidl 이레이즈 동작을 지원하는 메모리 장치 - Google Patents

Abstract

본 발명은 반도체 장치에 대한 것으로, 좀 더 상세하게는 3차원 구조의 메모리 장치에 대한 것이다. 본 발명의 실시 예에 따른 메모리 장치는 복수의 메모리 블록들을 포함하는 메모리 셀 어레이; 상기 복수의 메모리 블록들 중 이레이즈 동작이 수행될 대상 블록에 제공될 이레이즈 전압 및 로우 라인 전압들을 생성하는 전압 발생기; 및 상기 메모리 셀 어레이 및 상기 전압 발생기를 제어하는 컨트롤 로직을 포함하며, 상기 이레이즈 전압은 상기 대상 블록의 비트 라인 또는 공통 소스 라인 중 적어도 하나에 제공되고, 상기 이레이즈 전압이 상기 대상 블록의 상기 비트 라인 또는 상기 공통 소스 라인 중 적어도 하나에 제공되기 전에, 상기 이레이즈 전압이 제공되는 트랜지스터의 게이트 라인은 프리차지 된다. 본 발명에 따른 메모리 장치는 GIDL 이레이즈 동작 시에 이레이즈 전압이 제공되는 트랜지스터를 바이패스할 수 있다. 따라서, 다양한 구조에서 GIDL 이레이즈 동작이 안정적으로 수행될 수 있다.

Description

GIDL 이레이즈 동작을 지원하는 메모리 장치{MEMORY DEVICE SUPPORTING GIDL ERASE OPERATION}

본 발명은 반도체 장치에 대한 것으로, 좀 더 상세하게는 3차원 구조의 메모리 장치에 대한 것이다.

메모리 장치는 데이터를 저장하는데 사용되며, 휘발성 메모리 장치와 불휘발성 메모리 장치로 구분된다. 불휘발성 메모리 장치의 일 예로서, 플래시 메모리 장치는 휴대폰, 디지털 카메라, 이동식 컴퓨터 장치, 고정식 컴퓨터 장치 및 기타 장치에서 사용될 수 있다. 최근 정보 통신 장치의 다기능화에 따라 메모리 장치의 대용량화 및 고집적화가 요구되고 있다. 이에 따라, 기판 상에 수직 방향으로 적층된 복수의 워드 라인들을 포함하는 3D(Dimensional) 불휘발성 메모리 장치가 제안되고 있다. 이러한 3D 불휘발성 메모리 장치에 대한 이레이즈(erase) 기법 중 하나로, 최근 GIDL(Gate Induces Drain Leakage) 이레이즈 기법이 연구되고 있다. 이러한 GIDL 이레이즈 기법은 경우에 따라 이레이즈 전압보다 높은 레벨의 전압이 필요할 수 있다.

본 발명의 목적은 GIDL 이레이즈 동작 시에 이레이즈 전압이 제공되는 트랜지스터를 바이패스(bypass)할 수 있는 메모리 장치를 제공하는데 있다.

본 발명의 실시 예에 따른 메모리 장치는 복수의 메모리 블록들을 포함하는 메모리 셀 어레이; 상기 복수의 메모리 블록들 중 이레이즈 동작이 수행될 대상 블록에 제공될 이레이즈 전압 및 로우 라인 전압들을 생성하는 전압 발생기; 및 상기 메모리 셀 어레이 및 상기 전압 발생기를 제어하는 컨트롤 로직을 포함하며, 상기 이레이즈 전압은 상기 대상 블록의 비트 라인 또는 공통 소스 라인 중 적어도 하나에 제공되고, 상기 이레이즈 전압이 상기 대상 블록의 상기 비트 라인 또는 상기 공통 소스 라인 중 적어도 하나에 제공되기 전에, 상기 이레이즈 전압이 제공되는 트랜지스터의 게이트 라인은 프리차지 된다.

본 발명의 실시 예에 따른 기판에 수직한 방향으로 형성된 복수의 스트링들을 포함하는 메모리 블록을 포함하는 메모리 장치의 이레이즈 방법은 스트링 선택 트랜지스터의 게이트에 연결된 스트링 선택 라인을 프리차지 하는 단계; 상기 스트링 선택 라인을 플로팅 시키는 단계; 및 상기 스트링 선택 라인이 플로팅 된 이후에, 비트 라인을 통하여 상기 스트링 선택 트랜지스터의 게이트에 스텝 상승하는 이레이즈 전압을 제공하는 단계를 포함한다.

본 발명의 실시 에에 따른 기판 상에 수직으로 형성된 복수의 스트링들을 포함하는 메모리 장치에 있어서, 상기 복수의 스트링들 중 적어도 하나는 상기 기판 상에 수직으로 형성된 채널 구조물; 상기 채널 구조물 상에 형성된 스트링 선택 채널 구조물; 상기 스트링 선택 채널 구조물과 동일한 높이에서 형성된 선택 라인; 및 상기 채널 구조물에 인접하여 형성된 복수의 로우 라인들을 포함하며, 상기 스트링 선택 채널 구조물의 상단에는 비트 라인을 통하여 이레이즈 전압이 제공되고, 상기 선택 라인은 상기 이레이즈 전압이 제공되기 전에 미리 정해진 전압 레벨로 프리차지 된다.

본 발명에 따른 메모리 장치는 GIDL 이레이즈 동작 시에 이레이즈 전압이 제공되는 트랜지스터를 바이패스할 수 있다. 따라서, 다양한 구조에서 GIDL 이레이즈 동작이 안정적으로 수행될 수 있다.

도 1은 본 발명의 실시 예에 따른 메모리 장치(100)를 보여주는 블록도이다.
도 2는 도 1의 메모리 셀 어레이(100)에 포함된 복수의 메모리 블록들 중 어느 하나의 메모리 블록을 예시적으로 보여주는 회로도이다.
도 3은 도 1의 메모리 장치(100)의 이레이즈 동작의 일 예를 보여주는 도면이다.
도 4a는 본 발명의 일 실시 예에 따른 메모리 장치의 일 예를 보여주는 평면도이다.
도 4b는 스트링 선택 채널 구조물이 형성되지 않은 메모리 장치의 일 예를 보여주는 평면도이다.
도 5는 도 4의 절단선 A-A'에 따른 단면의 일 예를 보여주는 도면이다.
도 6은 도 5의 “A” 영역을 확대하여 보여주는 단면도이다.
도 7은 GIDL 이레이즈 동작 시에 바이패스 되는 스트링 선택 트랜지스터(SST)의 전압 조건의 일 예를 보여주는 도면이다.
도 8은 스트링 선택 라인의 전압 레벨을 높게 형성하는 본 발명의 일 실시 예를 보여주는 도면이다.
도 9는 스트링 선택 라인의 전압 레벨을 높게 형성하는 본 발명의 다른 실시 예를 보여주는 도면이다.
도 10은 본 발명의 일 실시 예에 따른 GIDL 이레이즈 동작을 설명하기 위한 타이밍도이다.
도 11은 본 발명의 일 실시 예에 따른 GIDL 이레이즈 동작을 설명하기 위한 타이밍도이다.
도 12a 및 도 12b는 프리차지 구간에서의 패스 트랜지스터(PT_SSL)의 전압 레벨의 일 예를 보여주는 도면들이다.
도 13는 본 발명의 일 실시 예에 따른 GIDL 이레이즈 동작을 설명하기 위한 타이밍도이다.
도 14a 및 도 14b는 셋-업 구간 및 실행 구간에서의 패스 트랜지스터(PT_SSL)의 전압 레벨의 일 예를 보여주는 도면들이다.
도 15는 프리차지 구간, 셋-업 구간 및 실행 구간에서 누설 전류를 방지할 수 있는 본 발명의 실시 예에 따른 메모리 장치의 동작의 일 예를 설명하기 위한 도면이다.
도 16은 본 발명의 일 실시 예에 따른 GIDL 이레이즈 동작을 설명하기 위한 타이밍도이다.
도 17 내지 도 19는 본 발명의 일 실시 예에 따른 메모리 장치(100B)를 설명하기 위한 도면들이다.
도 20은 본 발명의 일 실시 예에 따른 메모리 장치의 스트링의 구조의 일 예를 보여주는 도면이다.
도 21은 본 발명의 일 실시 예에 따른 다중 적층 구조를 갖는 메모리 장치의 스트링의 구조의 일 예를 보여주는 도면이다.
도 22는 도 21의 스트링(STR1B)의 등가 회로도이다.
도 23은 도 21의 메모리 장치의 GIDL 이레이즈 동작을 설명하기 위한 타이밍도이다.

이하에서, 본 발명의 기술 분야에서 통상의 지식을 가진 자가 본 발명을 용이하게 실시할 수 있을 정도로, 본 발명의 실시 예들이 명확하고 상세하게 기재될 것이다.

[이레이즈 전압이 제공되는 트랜지스터를 바이패스할 수 있는 메모리 장치]

도 1은 본 발명의 실시 예에 따른 메모리 장치(100)를 보여주는 블록도이다.

본 발명의 실시 예에 따른 메모리 장치(100)는 GIDL 이레이즈 동작을 지원할 수 있다. 이에 따라, 이레이즈 전압이 비트 라인(BL) 또는 공통 소스 라인(CSL)을 통하여 트랜지스터에 제공될 수 있다. GIDL 이레이즈 동작 시에, 메모리 장치(100)는 이레이즈 전압이 제공되는 트랜지스터를 바이패스할 수 있다. 여기서, 바이패스(bypass)는 트랜지스터의 일단(예를 들어, 드레인)에 제공되는 이레이즈 전압을 별다른 전압 강하 없이 해당 트랜지스터의 타단(예를 들어, 소스)에 전달하는 것을 지칭할 수 있다. 이레이즈 전압이 제공되는 트랜지스터를 바이패스함으로써, 본 발명의 실시 예에 따른 메모리 장치(100)는 다양한 구조에서 GIDL 이레이즈 동작을 안정적으로 수행할 수 있다.

도 1을 참조하여 좀 더 자세히 설명하면, 메모리 장치(100)는 메모리 셀 어레이(110)와 주변 회로(120)를 포함하며, 주변 회로(120)는 어드레스 디코더(130), 페이지 버퍼 회로(140), 입출력 회로(150), 전압 발생기(160) 및 컨트롤 로직(170)을 포함할 수 있다.

메모리 셀 어레이(110)는 복수의 메모리 블록들을 포함할 수 있다. 각각의 메모리 블록은 2차원 구조 또는 3차원 구조를 가질 수 있다. 2차원 구조 (또는 수평 구조)를 갖는 메모리 블록에서는, 메모리 셀들이 기판과 수평 방향으로 형성될 수 있다. 3차원 구조 (또는 수직 구조)를 갖는 메모리 블록에서는, 메모리 셀들이 기판과 수직 방향으로 형성될 수 있다.

어드레스 디코더(130)는 로우 라인들(RLs)을 통해 메모리 셀 어레이(110)와 연결될 수 있다. 로우 라인들(RLs)은 스트링 선택 라인들(SSLs), 접지 선택 라인들(GSLs), 워드 라인들(WLs), 더미 워드 라인들(DWLs) 및 GIDL 라인들(GIDLs)을 포함할 수 있다.

이레이즈 동작 시에, 어드레스 디코더(130)는 컨트롤 로직(170)의 제어에 응답하여 복수의 메모리 블록들 중 이레이즈 동작이 수행될 메모리 블록을 선택할 수 있다. 또한, 이레이즈 동작 시에, 어드레스 디코더(130)는 컨트롤 로직(170)의 제어에 응답하여 로우 라인들(RLs) 중 적어도 하나를 플로팅 시킬 수 있다.

페이지 버퍼 회로(140)는 비트 라인들(BLs)을 통해 메모리 셀 어레이(110)와 연결될 수 있다. 페이지 버퍼 회로(140)는 선택된 페이지에 프로그램될 데이터나 선택된 페이지로부터 읽은 데이터를 임시로 저장할 수 있다.

입출력 회로(150)는 내부적으로는 데이터 라인들(DLs)을 통해 페이지 버퍼 회로(140)와 연결되고, 외부적으로는 입출력 라인을 통해 메모리 컨트롤러와 연결될 수 있다.

전압 발생기(160)는 메모리 장치(100)가 동작하는데 필요한 다양한 전압들을 생성할 수 있다. 예를 들어, 전압 발생기(160)는 복수의 프로그램 전압들, 복수의 프로그램 검증 전압들, 복수의 패스 전압들, 복수의 리드 전압들, 복수의 리드 패스 전압들 등과 같이, 리드 동작 또는 프로그램 동작 시에 로우 라인들(RLs) 로 제공되는 다양한 전압들을 생성하도록 구성될 수 있다.

또한, 전압 발생기(160)는 GIDL 이레이즈 동작 시에 사용될 이레이즈 전압 및 로우 라인 전압들을 생성할 수 있다. 예를 들어, 이레이즈 전압은 GIDL 이레이즈 동작 시에 공통 소스 라인 및/또는 비트 라인에 제공될 수 있다. 로우 라인 전압들은 GIDL 이레이즈 동작 시에 워드 라인, 더미 워드 라인, 접지 선택 라인, 스트링 선택 라인, GIDL 라인 등과 같은 로우 라인들(row lines)에 제공될 수 있다. 전압 발생기(160)는 목표 전압까지 단계적으로 상승하는 스텝-업(step-up) 방식을 통하여 이레이즈 전압 및 로우 라인 전압들을 생성할 수 있다.

컨트롤 로직(170)은 메모리 장치(100)의 전반적인 동작을 제어할 수 있다.

본 발명의 일 실시 예에 있어서, 컨트롤 로직(170)은 GIDL 이레이즈 동작 시에 이레이즈 전압이 제공되는 트랜지스터가 바이패스되도록 메모리 장치(100)를 제어할 수 있다. 예를 들어, 드레인에 연결된 비트 라인 또는 소스에 연결된 공통 소스 라인을 통해 특정 트랜지스터에 이레이즈 전압이 인가될 수 있다. 이 경우, 이레이즈 전압이 인가되기 전에, 해당 트랜지스터의 게이트 라인이 프리차지(pre-charge)될 수 있다. 이후, 해당 트랜지스터의 게이트 라인은 플로팅(floating)될 수 있다. 이후, 이레이즈 전압이 해당 트랜지스터의 드레인 또는 소스에 제공됨에 따라, 채널과 커플링된 해당 트랜지스터의 게이트 라인의 전압 레벨 역시 상승할 수 있다. 이때, 해당 트랜지스터의 게이트 라인의 전압 레벨은 이레이즈 전압 이상일 수 있다. 게이트 라인의 전압 레벨이 이레이즈 전압보다 같거나 크기 때문에, 해당 트랜지스터의 일단(예를 들어, 드레인)을 통해 제공되는 이레이즈 전압이 해당 트랜지스터의 타단(예를 들어, 소스)로 별다른 손실 없이 전달될 수 있다.

이와 같이, GIDL 이레이즈 동작 시에 이레이즈 전압이 제공되는 트랜지스터가 바이패스됨으로써, 다양한 구조에서도 GIDL 이레이즈 동작이 안정적으로 수행될 수 있다.

도 2는 도 1의 메모리 셀 어레이(100)에 포함된 복수의 메모리 블록들 중 어느 하나의 메모리 블록을 예시적으로 보여주는 회로도이다. 설명의 편의상, 하나의 메모리 블록에는 4개의 스트링들(STR1~STR4)이 포함되는 것으로 가정된다. 또한, 스트링 선택 트랜지스터(SST)가 스트링들(STR1~STR4)의 최상단에 배치된다고 가정된다.

도 2를 참조하면, 메모리 블록(BLKa)은 기판 상에 수직으로 적층된 복수의 스트링들(STR1~STR4)을 포함할 수 있다. 복수의 스트링들(STR1~STR4) 각각은 제1 방향(X축 방향) 및 제2 방향(Y축 방향)으로 배치될 수 있다.

복수의 스트링들(STR1~STR4) 중 동일한 열에 위치한 스트링들은 동일한 비트라인과 연결될 수 있다. 예를 들어, 제1 및 제2 스트링들(STR1, STR2)은 제1 비트라인(BL1)과 연결될 수 있고, 제3 및 제4 스트링들(STR3, STR4)은 제2 비트라인(BL2)과 연결될 수 있다.

복수의 스트링들(STR1~STR4) 각각은 복수의 셀 트랜지스터들을 포함할 수 있다. 복수의 셀 트랜지스터들 각각은 전하 트랩형 플래시(CTF; charge trap flash) 메모리 셀일 수 있으나, 본 발명의 범위가 이에 한정되는 것은 아니다. 복수의 셀 트랜지스터들은 제3 방향(Z축 방향)을 따라 적층될 수 있다.

복수의 스트링들(STR1~STR4)은 공통 소스 라인(CSL)에 공통으로 연결될 수 있다. 예를 들어, 도 3에 도시된 바와 같이, 복수의 스트링들(STR1~STR4)의 하단에 공통 소스 라인(CSL)이 공통으로 연결될 수 있다. 다만, 이는 예시적인 것이며, 공통 소스 라인(CSL)은 스트링들(STR1~STR4)의 하단에 전기적으로 연결되는 것으로 충분하며, 물리적으로 스트링들(STR1~STR4)의 하단에 위치하는 것으로 한정되지 않는다. 이하에서는, 설명의 편의를 위하여, 제1 스트링(STR1)을 기준으로 스트링의 구조 및 구성이 설명될 것이다. 다른 스트링들(STR2, STR3, STR3)은 제1 스트링(STR1)과 유사한 구조를 가질 수 있으며, 이에 대한 상세한 설명은 생략될 것이다.

복수의 셀 트랜지스터들은 제1 비트라인(BL1) 및 공통 소스 라인(CSL) 사이에 직렬 연결될 수 있다. 예를 들어, 복수의 셀 트랜지스터들은 GIDL 트랜지스터들(GDT1, GDT2), 스트링 선택 트랜지스터(SST), 메모리 셀들(MC1~MC5), 더미 메모리 셀(DMC) 및 접지 선택 트랜지스터들(GST)을 포함할 수 있다.

제1 GIDL 트랜지스터들(GDT1)은 스트링(STR1)의 최하단에 배치될 수 있다. 예를 들어, 제1 GIDL 트랜지스터(GDT1)는 스트링(STR1)의 하단에서 공통 소스 라인(CSL)과 연결될 수 있다. 다만, 이는 예시적인 것이며, 이하의 도 16 및 도 18에서 설명될 바와 같이, 제1 GIDL 트랜지스터(GDT1)는 스트링(STR1)의 하단에 배치되되, 접지 선택 트랜지스터(GST)와 더미 메모리 셀(DMC) 사이에 배치될 수도 있다. 제1 GIDL 트랜지스터(GDT1)의 게이트는 제1 GIDL 라인(GIDL1a)에 연결될 수 있다.

제2 GIDL 트랜지스터(GDT2)는 스트링(STR2)의 상단에 배치되되, 스트링 선택 트랜지스터(SST)와 메모리 셀(MC5) 사이에 배치될 수 있다. 즉, 제2 GIDL 트랜지스터(GDT2)는 스트링 선택 트랜지스터(SST)를 통하여 제1 비트 라인(BL1)에 연결될 수 있다. 제1 GIDL 트랜지스터(GDT1)의 게이트는 제1 GIDL 라인(GIDL1a)에 연결될 수 있다.

도 2에서는, 스트링(STR1)의 상단 및 하단에 GIDL 트랜지스터들(GDT1, GDT2)에 구비되는 것으로 도시되었다. 다만, 이는 예시적인 것이며, 실시 예에 따라, 스트링(STR1)의 상단에서만 GIDL 트랜지스터가 구비되거나, 또는 스트링(STR1)의 하단에서만 GIDL 트랜지스터가 구비될 수도 있다.

하나의 스트링 선택 트랜지스터(SST)는 스트링(STR)의 최상단에 배치될 수 있다. 스트링 선택 트랜지스터(SST)는 스트링(STR1)의 최상단에서 제1 비트 라인(BL1)과 연결될 수 있다. 스트링 선택 트랜지스터(SST)의 게이트는 스트링 선택 라인(SSLa)에 연결될 수 있다. 다만, 이는 예시적인 것이며, 실시 예에 따라, 직렬 연결된 복수의 스트링 선택 트랜지스터들이 제1 비트 라인(BL1)과 제2 GIDL 트랜지스터(GDT2) 사이에 제공될 수도 있다.

하나의 접지 선택 트랜지스터(GST)가 더미 메모리 셀(DMC) 및 제1 GIDL 트랜지스터(GDT1) 사이에 제공될 수 있다. 접지 선택 트랜지스터(GST)의 게이트는 접지 선택 라인(GSLa)에 연결될 수 있다. 다만, 이는 예시적인 것이며, 실시 예에 따라, 직렬 연결된 복수의 접지 선택 트랜지스터들이 더미 메모리 셀(DMC) 및 제1 GIDL 트랜지스터(GDT1) 사이에 제공될 수 있다.

제1 내지 제5 메모리 셀들(MC1~MC5)은 스트링 선택 트랜지스터(SST) 및 더미 메모리 셀(DMC) 사이에서 직렬로 연결될 수 있다. 제1 내지 제5 메모리 셀들(MC1~MC5) 각각의 게이트들은 제1 내지 제5 워드 라인들(WL1~WL5)에 연결될 수 있다.

하나의 더미 메모리 셀(DMC)은 제1 메모리 셀(MC1) 및 제1 GIDL 트랜지스터(GDT1) 사이에 제공될 수 있다. 더미 메모리 셀(DMC)이 게이트는 더미 워드 라인(DWL)에 연결될 수 있다. 다만, 이는 예시적인 것이며, 실시 예에 따라, 직렬 연결된 복수의 더미 메모리 셀들이 제1 메모리 셀(MC1) 및 제1 GIDL 트랜지스터(GDT1) 사이에 제공될 수 있다. 또는, 추가적인 더미 메모리 셀이 스트링 선택 트랜지스터(SST) 및 제5 메모리 셀(MC5) 사이에 제공될 수도 있다. 또는, 추가적인 더미 메모리 셀이 메모리 셀들(MC1~MC5) 사이에 제공될 수 있다. 또는, 더미 메모리 셀(DMC)이 제공되지 않을 수도 있다.

GIDL 이레이즈 동작 시에, 제1 GIDL 트랜지스터(GDT1) 또는 제2 GIDL 트랜지스터(GDT2)는 정공 생성용 트랜지스터로 동작할 수 있다. 예를 들어, 제2 GIDL 트랜지스터(GDT2)의 드레인에 이레이즈 전압이 제공되고, 게이트에 GIDL 전압이 제공될 수 있다. 이 경우, 이레이즈 전압과 GIDL 전압 사이의 포텐셜 차이에 의해 제2 GIDL 트랜지스터(GDT2)에 인접한 채널 영역에서 높은 전계가 발생할 수 있다. 이러한 높은 전계에 의해, 제2 GIDL 트랜지스터(GDT2)에 인접한 채널 영역에서 정공들이 생성될 수 있다. 마찬가지로, 제1 GIDL 트랜지스터(GDT1)의 소스에 이레이즈 전압이 제공되고, 게이트에 GIDL 전압이 제공될 수 있다. 이 경우, 제1 GIDL 트랜지스터(GDT1)에 인접한 채널 영역에서 정공들이 생성될 수 있다.

실시 예에 따라, 도 2에 도시된 바와 같이, 이레이즈 전압이 제공되는 제1 비트 라인(BL1)과 정공이 생성되는 제2 GIDL 트랜지스터(GDT2) 사이에는 스트링 선택 트랜지스터(SST)가 배치될 수 있다. 이 경우, 본 발명의 실시 예에 따르면, 제1 비트 라인(BL1)을 통해서 제공되는 이레이즈 전압은 스트링 선택 트랜지스터(SST)를 바이패스하여 제2 GIDL 트랜지스터(GDT2)에 전달될 수 있다. 이레이즈 전압이 제공되는 스트링 선택 트랜지스터(SST)를 바이패스함으로써, 본 발명의 실시 예에 따른 메모리 장치(100)는 스트링 선택 트랜지스터(SST)가 스트링(STR1)의 최상단에 배치된 구조에서도 GIDL 이레이즈 동작을 안정적으로 수행할 수 있다.

한편, 실시 예에 따라, 접지 선택 트랜지스터(GST)가 스트링(STR1)의 최하단에 배치되어 공통 소스 라인(CSL)에 연결될 수도 있다. 이와 같은 구조에서도, 본 발명의 실시 예에 따른 메모리 장치(100)는 접지 선택 트랜지스터(GST)를 바이패스함으로써 GIDL 이레이즈 동작을 안정적으로 수행할 수 있다.

도 3은 도 1의 메모리 장치(100)의 이레이즈 동작의 일 예를 보여주는 도면이다.

S110 단계에서, 바이패스 트랜지스터의 게이트 라인이 프리차지될 수 있다. 여기서, 바이패스 트랜지스터는 GIDL 이레이즈 동작 시에 비트 라인 또는 공통 소스 라인을 통하여 이레이즈 전압을 제공받는 GIDL 트랜지스터 이외의 트랜지스터를 지칭할 수 있다.

예를 들어, 도 2를 참조하면, 제1 비트 라인(BL1)에 연결된 스트링 선택 트랜지스터(SST)가 바이패스 트랜지스터일 수 있다. 이 경우, 스트링 선택 트랜지스터(SST)의 게이트에 연결된 스트링 선택 라인(SSLa)이 미리 정해진 전압 레벨로 프리차지될 수 있다.

S120 단계에서, 바이패스 트랜지스터의 게이트 라인이 플로팅될 수 있다.

예를 들어, 도 2를 참조하면, 스트링 선택 트랜지스터(SST)에 연결된 스트링 선택 라인(SSLa)이 플로팅될 수 있다.

S130 단계에서, 바이패스 트랜지스터의 게이트 라인과 커플링된 채널의 퍼텐셜이 증가할 수 있다. 이에 따라, 바이패스 트랜지스터의 게이트 라인의 전압 레벨도 함께 증가할 수 있다.

예를 들어, 도 2를 참조하면, 제1 비트 라인(BL1)을 통하여 스텝 상승하는 이레이즈 전압이 제공될 수 있다. 이에 따라, 채널의 퍼텐셜이 스텝 상승할 수 있다. 또한, 스트링 선택 라인(SSLa)이 플로팅 상태이기 때문에, 채널과 커플링된 스트링 선택 라인(SSLa)의 전압 레벨도 함께 스텝 상승할 수 있다. 이 경우, 스트링 선택 라인(SSLa)의 전압 레벨은 스트링 선택 트랜지스터(SST)의 드레인에 제공되는 이레이즈 전압을 바이패스할 수 있을 정도의 전압 레벨까지 상승할 수 있다. 예를 들어, 스트링 선택 라인(SSLa)의 전압 레벨은 이레이즈 전압보다 같거나 큰 레벨까지 상승할 수 있다.

S140 단계에서, GIDL 이레이즈 동작이 수행될 수 있다.

예를 들어, 도 2를 참조하면, 제1 비트 라인(BL1)을 통하여 제공된 전압이 스트링 선택 트랜지스터(SST)를 바이패스하여 제2 GIDL 트랜지스터(GDT2)에 제공될 수 있다. 이에 따라, GIDL 이레이즈 동작이 수행될 수 있다.

이상에서 살펴본 바와 같이, 본 발명의 실시 예에 따른 메모리 장치(100)는 GIDL 이레이즈 동작 시에 비트 라인 또는 공통 소스 라인에 연결된 트랜지스터를 바이패스할 수 있다. 이에 따라, 비트 라인 또는 공통 소스 라인을 통하여 제공되는 이레이즈 전압이 별다른 손실 없이 GIDL 트랜지스터에 제공되고, 결과적으로 안정적인 GIDL 이레이즈 동작이 수행될 수 있다.

본 발명의 실시 예에 따른 GIDL 이레이즈 동작은 다양한 구조에서 적용 및 응용될 수 있다. 이하에서는, 본 발명의 다양한 실시 예들이 좀 더 자세히 설명될 것이다.

[스트링 선택 채널 구조물 및 채널 구조물을 포함하는 메모리 장치]

도 4a는 본 발명의 일 실시 예에 따른 메모리 장치의 일 예를 보여주는 평면도이다. 도 4b는 스트링 선택 채널 구조물이 형성되지 않은 메모리 장치의 일 예를 보여주는 평면도이다.

도 4a를 참조하면, 본 발명의 실시 예에 따른 메모리 장치(100A)는 채널 구조물(CH) 및 스트링 선택 채널 구조물(SCH)을 포함할 수 있다.

채널 구조물들(CH)은 각각 하나의 스트링(STR)을 이루며, 평면에서 볼 때에 행과 열을 이루면서 서로 이격되어 배치될 수 있다. 채널 구조물들(CH)은, 도 4에 도시된 바와 같이, 평면에서 볼 때에 지그재그 형태로 배치될 수 있다. 다만, 이는 예시적인 것이며, 채널 구조물들(CH)은 다양한 형태로 배치될 수도 있다.

스트링 선택 채널 구조물들(SCH)은 평면에서 볼 때에 행과 열을 이루면서 서로 이격되어 배치될 수 있다. 스트링 선택 채널 구조물들(SCH)은 평면에서 볼 때에 적어도 일부가 채널 구조물들(CH)과 중첩되도록 배치될 수 있다. 스트링 선택 채널 구조물들(SCH)은, 도 4a에 도시된 바와 같이, 평면에서 볼 때에 지그재그 형태로 배치될 수 있다. 다만, 이는 예시적인 것이며, 스트링 선택 채널 구조물들(SCH)은 다양한 형태로 배치될 수도 있다. 또한, 스트링 선택 채널 구조물들(SCH) 각각은 제2 방향(Y축 방향)으로 연장된 비트 라인(BL)에 연결될 수 있다.

워드 라인 분리 영역(WLC)은 제1 방향(X축 방향)을 따라 연장되며, 제3 방향(Z축 방향)으로 적층된 로우 라인들을 서로 분리시킬 수 있다. 한 쌍의 워드 라인 분리 영역(WLC)에 의하여 분리된 로우 라인들은 하나의 메모리 블록을 구성할 수 있다. 다만, 이는 예시적인 것이며, 메모리 블록의 범위는 이에 한정되지 않는다.

서브 분리 영역(SLC)은 제1 방향(X축 방향)을 따라 연장되며, 스트링 선택 트랜지스터(SST, 도 2 참조)와 동일한 높이에서 형성될 수 있다. 서브 분리 영역(SLC)은 스트링 선택 트랜지스터(SST)에 대응하는 스트링 선택 라인들(SSLs)을 서로 분리시킬 수 있다. 예를 들어, 도 2에 도시된 바와 같이, 동일한 높이에 형성된 제1 및 제2 스트링 선택 트랜지스터들(SSLa, SSLb)은 서브 분리 영역(SLC)에 의하여 분리될 수 있다.

본 발명의 일 실시 예에 있어서, 스트링 선택 채널 구조물(SCH)의 직경은 채널 구조물(CH)의 직경보다 작게 형성될 수 있다. 또한, 스트링 선택 채널 구조물(SCH)은 평면에서 볼 때에 채널 구조물(CH)과 중첩하되, 일방향으로 치우셔서 그 일부만이 채널 구조물(CH)과 중첩하도록 배치될 수 있다. 이에 따라, 제2 방향(Y축 방향)을 따라 동일한 행에 배치된 스트링 선택 채널 구조물들(SCH) 사이에서 충분한 이격 거리(D2)가 형성됨은 물론, 서로 다른 행에 배치된 스트링 선택 채널 구조물들(SCH)사이에서도 충분한 이격 거리(D1)가 형성될 수 있다. 이에 따라, 더미 채널 구조물 없이도, 서브 분리 영역(SLC)이 스트링 선택 채널 구조물들(SCH) 사이에 형성될 수 있다.

도 4b를 참조하여 좀 더 자세히 설명하면, 일반적인 메모리 장치의 경우에 서브 분리 영역(SLC)을 형성하기 위한 공간이 충분하지 않을 수 있다. 이에 따라, 서브 분리 영역(SLC)은 채널 구조물 상에 형성되며, 서브 분리 영역(SLC)과 중첩되는 채널 구조물은 더미 채널 구조물(DCH)로 정의될 수 있다. 더미 채널 구조물(DCH)은 데이터를 저장하지 못하기 때문에, 이는 데이터 저장 용량의 감소를 초래한다.

이에 반하여, 본 발명의 실시 예에 따른 메모리 장치(100A)에서는, 더미 채널 구조물을 없이도 서브 분리 영역(SLC)이 스트링 선택 채널 구조물들(SCH) 사이에 형성될 수 있다. 이에 따라, 본 발명의 실시 예에 따른 메모리 장치(100A)는 데이터 저장 용량이 늘어나거나, 또는 동일한 데이터 용량을 제공하기 위해 필요한 공간이 감소될 수 있다.

도 5는 도 4의 절단선 A-A'에 따른 단면의 일 예를 보여주는 도면이다.

도 5를 참조하면, 스트링들(STR1, STR2) 각각은 스트링 선택 채널 구조물(SCH) 및 채널 구조물(CH)를 포함하며, 스트링 선택 채널 구조물(SCH)의 일부는 채널 구조물(CH)과 중첩하여 형성될 수 있다.

채널 구조물(CH)는 수직 채널층(12), 수직 채널층(12) 내부의 공간을 채우는 매립 절연층(11), 및 수직 채널층(12)과 로우 라인들 사이에 배치된 수직 절연층(13)을 포함할 수 있다. 실시 예에 따라, 채널 구조물(CH)는 그 직경이 기판에 가까울수록 좁아지는 경사진 측면을 가질 수 있다. 또는, 실시 예에 따라, 채널 구조물(CH)는 그 직경이 기판에 가까울수록 커지는 경사진 측면을 가질 수 있다. 또는, 실시 예에 따라, 스트링들(STR1, STR2) 각각은 수직 방향으로 적층된 두 개 이상의 채널 구조물들(CHs)을 포함할 수도 있다.

수직 채널층(12)은 폴리 실리콘 또는 단결정 실리콘과 같은 반도체 물질을 포함할 수 있다. 예를 들어, 상기 반도체 물질은 불순물로 도핑되지 않은 물질일 수 있다. 실시 예에 따라, 수직 채널층(12)은 매립 절연층(11)이 없는 원기둥 또는 각기둥과 같은 기둥 형상을 가질 수도 있다. 수직 절연층(13)은 블로킹막(13a), 전하 저장막(13b) 및 터널 절연막(13c)을 포함할 수 있다.

블로킹막(13a)은 전하 저장막(13b)과 로우 라인들 사이에 개재될 수 있다. 블로킹막(13a) 중 적어도 일부는 로우 라인들을 둘러싸는 형상으로 형성되어 블로킹층(14)으로 제공될 수도 있다. 블로킹막(13a)은 전하 저장막(13b)보다 큰 에너지 밴드 갭을 갖는 물질을 포함할 수 있다. 예를 들어, 블로킹막(13a)은 실리콘 산화막, 실리콘 질화막 및/또는 실리콘 산질화막일 수 있다

전하 저장막(13b)은 블로킹막(13a)과 터널 절연막(13c) 사이에 개재될 수 있다. 예를 들어, 전하 저장막(13b)은 실리콘 질화막, 실리콘 산화질화막, 실리콘-풍부 질화막(Si-rich nitride), 나노 크리스탈 실리콘(nanocrystalline Si) 또는 박층화된 트랩막(laminated trap layer) 중 적어도 하나를 포함할 수 있다.

터널 절연막(13c)은 전하 저장막(13b)과 수직 채널층(12) 사이에 개재될 수 있다. 터널 절연막(13c)은 상기 전하 저장막(13b)보다 큰 밴드 갭을 갖는 물질을 포함할 수 있다. 예를 들어, 터널 절연막(13c)은 실리콘 산화막일 수 있다.

복수의 로우 라인들은 공통 소스 라인(CSL) 상에서 교대로 적층될 수 있다. 복수의 로우 라인들은, 예를 들어, 제1 GIDL 라인(GIDL1a), 접지 선택 라인(GSLa), 더미 워드 라인(DWL), 제1 내지 제 5 워드 라인들(WL1~WL5) 및 제2 GIDL 라인(GIDL2a)을 포함할 수 있다. 복수의 로우 라인들은, 예를 들어, 폴리 실리콘(Poly-Si) 또는 텅스텐(W)과 같은 금속 및/또는 도전성 금속 질화물을 포함할 수 있다.

스트링 선택 채널 구조물(SCH)은 채널 구조물(CH) 상에 형성될 수 있다. 스트링 선택 채널 구조물(SCH)의 일부는 채널 구조물(CH)과 중첩될 수 있다. 스트링 선택 채널 구조물(SCH)과 채널 구조물(CH)은 채널 패드(PAD_CH)를 통하여 전기적으로 연결될 수 있다. 스트링 선택 채널 구조물들(SCH)은 스트링 선택 채널층(15), 스트링 선택 절연층(16) 및 스트링 선택 채널 패드(17)를 포함할 수 있다.

스트링 선택 채널층(15)은 내부의 절연층을 둘러싸는 환형(annular)으로 형성될 수 있으나, 실시예에 따라 원기둥 또는 각기둥과 같은 기둥 형상을 가질 수도 있다. 스트링 선택 채널층(15)은 하부에서 채널 구조물(CH)과 연결될 수 있으며, 채널 패드(PAD_CH)와 접촉할 수 있다. 스트링 선택 채널층(15)은 다결정 실리콘 또는 단결정 실리콘과 같은 반도체 물질을 포함할 수 있으며, 상기 반도체 물질은 도핑되지 않은 물질이거나, p형 또는 n형 불순물을 포함하는 물질일 수 있다. 예를 들어, 스트링 선택 채널층들(15)은 수직 채널층(12)과 동일한 물질을 포함할 수 있다.

스트링 선택 절연층(16)은 스트링 선택 채널층(15)을 둘러싸도록 형성될 수 있다. 예를 들어, 스트링 선택 절연층(16)은 수직 절연층(13)과 동일한 물질을 포함할 수 있다.

스트링 선택 채널 패드(17)는 스트링 선택 채널 구조물(SCH)의 상단에 형성되며, 비트 라인(BL)과 전기적으로 연결될 수 있다. 예를 들어, 스트링 선택 채널 패드(17)는 도전성 물질로 이루어질 수 있다. 예를 들어, 스트링 선택 채널 패드(17)는 도핑된 다결정 실리콘을 포함할 수 있다. 비트 라인(BL)은 스트링 선택 채널 패드(17) 상에 배치될 수 있다.

스트링 선택 라인들(SSLa, SSLb) 각각은 제2 방향(Y축 방향)으로 연장되며, 스트링 선택 채널 구조체(SCH)와 동일한 높이에서 형성될 수 있다. 제1 스트링 선택 라인(SSLa) 및 제2 스트링 선택 라인(SSLb)은 서브 분리 영역(SLC)에 의하여 서로 분리될 수 있다. 스트링 선택 라인들(SSLa, SSLb)의 개수는 도시된 것에 한정되지 않으며, 제3 방향(Z축 방향)을 따라 추가적인 스트링 선택 라인들이 배치될 수도 있다.

스트링 선택 라인들(SSLa, SSLb)은 다결정 실리콘 또는 단결정 실리콘과 같은 반도체 물질을 포함할 수 있으며, 상기 반도체 물질은 도핑되지 않은 물질이거나, p형 또는 n형 불순물을 포함하는 물질일 수 있다.

GIDL 이레이즈 동작 시에, 비트 라인(BL) 또는 공통 소스 라인(CSL) 중 어느 하나를 통하여 이레이즈 전압이 스트링(STR)에 제공될 수 있다. 또는, GIDL 이레이즈 동작 시에, 비트 라인(BL) 및 공통 소스 라인(CSL) 모두를 통하여 이레이즈 전압이 스트링(STR)의 양단에 제공될 수 있다.

도 6은 도 5의 “A” 영역을 확대하여 보여주는 단면도이다. 설명의 편의상, GIDL 이레이즈 동작 시에 비트 라인(BL)을 통해서 이레이즈 전압(Vers)이 제공된다고 가정된다.

도 6를 참조하면, GIDL 이레이즈 동작 시에, 비트 라인(BL)에 이레이즈 전압(Vers)이 인가될 수 있다. 이레이즈 전압(Vers)은 스트링 선택 채널 구조물(SCH)을 통하여 채널 패드(PAD_CH)에 제공될 수 있다. 이때, 이레이즈 전압(Vers)은 스트링 선택 채널 구조물(SCH)에 대응하는 스트링 선택 트랜지스터(SST, 도2 참조)을 바이패스하여 채널 패드(PAD_CH)에 제공될 수 있다.

GIDL 이레이즈 동작 동안에, 제2 GIDL 라인(GIDL2a)으로 제2 GIDL 전압(Vgidl2)이 인가될 수 있다. 예를 들어, 이레이즈 전압(Vers)의 목표 전압 레벨은 18V일 수 있다. 또한, 이레이즈 동작 동안에, 제2 GIDL 라인(GIDL2a)으로 제2 GIDL 전압(Vgidl2)이 인가될 수 있다. 제2 GIDL 전압(Vgidl2)은 이레이즈 전압(Vers)과 일정한 전위차를 유지하며 인가될 수 있다. 또한, 이레이즈 동작 동안, 제5 워드 라인(WL5)으로 워드 라인 전압(Vwl5)이 인가될 수 있다. 예를 들어, 워드 라인 전압(Vwl5)은 0V일 수 있다.

이레이즈 전압(Vers)은 목표 전압 레벨에 도달할 때까지 스텝 상승할 수 있다. 이레이즈 전압(Vers)이 목표 전압 레벨까지 스텝 상승하는 구간은 셋-업(set-up) 구간이라 칭해질 수 있다. 셋-업 구간 동안, 제2 GIDL 전압(Vgidl2)은 이레이즈 전압(Vers)과 일정한 전위차를 유지하며 스텝 상승할 수 있다.

이 경우, 이레이즈 전압(Vers)의 단위 스텝 전압의 크기와 펄스 폭 각각은 제2 GIDL 전압(Vgidl2)의 단위 스텝 전압의 크기와 펄스 폭 각각과 동일할 수 있다. 예를 들어, 이레이즈 전압(Vers)이 0V에서 18V까지 스텝 상승할 때, 제2 GIDL 전압(Vgidl2)은 -11V에서 7V로 스텝 상승할 수 있다. 따라서, 이레이즈 동작 동안에, 제2 GIDL 전압(Vgidl2)은 이레이즈 전압(Vers)과 일정한 전위차(예를 들어, 11V)를 유지할 수 있다. 제2 GIDL 전압(Vgidl2)과 이레이즈 전압(Vers)이 일정한 전위차(예를 들어, 11V)를 유지하며 스텝 상승하기 때문에, 제2 GIDL 라인(GIDL2)과 제1 비트 라인(BL1) 사이에 제1 전위차(예를 들어, 11V)가 발생할 수 있다. 제2 GIDL 라인(GIDL2a)과 제1 비트 라인(BL1) 사이에 제1 전위차가 발생하면, 수직 채널층(12)과 제1 비트 라인(BL1)의 접합 영역(a)에서 밴드간 터널링(band-to-band tunneling) 효과가 발생할 수 있다.

밴드간 터널링 효과에 의해서 수직 채널층(12)의 전자가 접합 영역(a)으로 이동하고, 전자가 있던 자리에는 정공(+)이 생성될 수 있다. 제2 GIDL 라인(GIDL2a)과 인접한 수직 채널층(12)의 일부에는 고립된 영역이 발생할 수 있다. 상기 고립된 영역에 정공(+)이 축적될 수 있다. 제2 GIDL 라인(GIDL2a)과 제1 비트 라인(BL1) 사이에 발생하는 제1 전위차가 크면 클수록, 상기 고립된 영역에 축적되는 정공(+)의 절대량이 증가할 수 있다.

셋-업 구간 동안에, 제5 워드 라인(WL)에 제5 워드 라인 전압(Vwl5)이 인가될 수 있다. 제5 워드 라인 전압(Vwl5)은, 예를 들어, 0V일 수 있다. 스트링 선택 트랜지스터(SST)는 턴-오프 상태일 수 있으며, 이에 따라 수직 채널층(12)은 플로팅(floating) 상태일 수 있다. 이 경우, 절연층(13a~13c)을 사이에 두고 제5 워드 라인 전압(Vwl5)이 수직 채널층(12)에 커플링 될 수 있다. 커플링 효과로 인해, 제5 워드 라인(WL5)에 인접한 수직 채널층(b)에도 제5 워드 라인 전압(Vwl5)과 동일한 전압(예를 들어, 0V)이 인가될 수 있다. 따라서, 접합 영역(a)과 제5 워드 라인(WL5)에 인접한 수직 채널층(b) 사이에 제2 전위차(예를 들어, 0V~18V)가 발생할 수 있다.

접합 영역(a)과 제5 워드 라인(WL5)에 인접한 수직 채널층(b) 사이에 제2 전위차가 발생하면, 상기 고립된 영역에 축적된 정공들(+)이 수직 채널층(12)을 따라서 제5 워드 라인(WL5) 방향으로 이동할 수 있다. 접합 영역(a)과 제5 워드 라인(WL5)에 인접한 수직 채널층(b) 사이의 제2 전위차가 클수록, 상기 고립된 영역에서 제5 워드 라인(WL5) 방향으로 정공들(+)이 더 빠르게 이동할 수 있다.

셋-업 구간 이후, 이레이즈 전압(Vers)은 목표 전압 레벨을 유지할 수 있다. 이레이즈 전압(Vers)이 목표 전압 레벨을 유지하는 구간은 실행(execution)이라 칭해질 수 있다. 실행(execution) 구간 동안, 제5 워드 라인(WL5)에 인접한 수직 채널층(b)의 정공들(+)은 제5 워드 라인(WL5)에 인접한 전하 저장막(13b)으로 이동할 수 있다. 실행(execution) 구간 동안, 제5 워드 라인(WL5)에 인접한 수직 채널층(b)과 전하 저장막(13b) 사이에 제3 전위차가 발생할 수 있다. 제3 전위차가 클수록, 전하 저장막(13b)으로 이동하는 정공들(+)의 절대량이 증가할 수 있다.

이상의 도 6에서 살펴본 바와 같이, GIDL 이레이즈 동작의 셋-업 구간 동안에 스트링(STR)의 상단의 채널 패드(PAD_CH)의 접합 영역(a)에서 생성된 정공들(+)은 수직 채널층(12)으로 주입되고, 이레이즈 동작의 실행 구간 동안에 수직 채널층(12)의 정공들(+)은 전하 저장막(13b)으로 이동할 수 있다. 이에 따라, 메모리 셀에 저장된 데이터가 이레이즈될 수 있다.

도 7은 GIDL 이레이즈 동작 시에 바이패스 되는 스트링 선택 트랜지스터(SST)의 전압 조건의 일 예를 보여주는 도면이다.

도 6에서 설명된 바와 같이, GIDL 이레이즈 동작이 수행되기 위해서는, 비트 라인(BL)을 통해 인가된 이레이즈 전압(Vers)이 스트링 선택 트랜지스터(SST)를 바이패스하여 제2 GIDL 트랜지스터(GDT2)의 드레인에 전달되어야 한다. 이를 위해, 스트링 선택 트랜지스터(SST)의 게이트에는 이레이즈 전압(Vers)보다 높은 전압이 제공되어야 한다. 예를 들어, 스트링 선택 라인(SSLa)의 전압 레벨은 'Vers+α'일 수 있으며, 여기서 'α'는 스트링 선택 트랜지스터(SST)의 문턱 전압(Vth)과 동일하거나, 큰 값일 수 있다.

도 8은 스트링 선택 라인의 전압 레벨을 높게 형성하는 본 발명의 일 실시 예를 보여주는 도면이다. 도 9는 스트링 선택 라인의 전압 레벨을 높게 형성하는 본 발명의 다른 실시 예를 보여주는 도면이다.

먼저, 도 8를 참조하면, 스트링 선택 라인(SSLa)의 전압 레벨을 이레이즈 전압(Vers)보다 높게 형성하기 위해서, 스트링 선택 라인(SSLa)에 직접 고전압이 인가될 수 있다.

예를 들어, 고전압 발생기(161)는 이레이즈 전압(Vers)보다 높은 고전압을 생성할 수 있으며, 이를 스트링 선택 로우 라인(RL_SSLa)에 제공할 수 있다. 스트링 선택 로우 라인(RL_SSLa)은 스트링 선택 라인(SSLa)에 패스 트랜지스터(PT_SSL)를 통해 연결될 수 있다. 패스 트랜지스터(PT_SSL)은 제1 블록 워드 라인(BLKWL)의 전압 레벨에 응답하여 턴-온 되어, 스트링 선택 로우 라인(RL_SSLa)의 전압을 스트링 선택 라인(SSLa)에 전달할 수 있다. 이 경우, 제1 블록 워드 라인(BLKWL1)의 전압 레벨(Vers+β)은 스트링 선택 로우 라인(RL_SSLa)의 전압 레벨(Vers+α)보다 클 수 있다.

이와 같이, 스트링 선택 라인(SSLa)의 전압 레벨을 이레이즈 전압(Vers)보다 높게 형성하기 위하여, 도 8의 메모리 장치는 이레이즈 전압(Vers)보다 높은 전압을 생성하는 고전압 발생기를 별도로 포함한다. 또한, 스트링 선택 라인(SSLa)에 대응하는 패스 트랜지스터(PT_SSL)의 게이트에는 이레이즈 전압(Vers)보다 높은 전압이 인가되어야 하기 때문에, 패스 트랜지스터(PT_SSL)는 다른 패스 트랜지스터들(PTs)과 독립적으로 구동된다.

도 9를 참조하면, 본 발명의 실시 예에 따른 메모리 장치(100A)는 스트링 선택 라인(SSLa)을 셋-업 구간 전에 프리차지함으로써, 스트링 선택 라인(SSLa)의 전압 레벨을 이레이즈 전압(Vers)보다 높게 형성할 수 있다.

예를 들어, 전압 발생기(160)는 프리차지 전압(Vpre)을 생성하고, 이를 스트링 선택 로우 라인(RL_SSLa)에 전달할 수 있다. 프리차지 전압(Vpre)의 전압 레벨은 이레이즈 전압(Vers)보다 작고, 스트링 선택 트랜지스터(SST)의 문턱 전압보다는 클 수 있다.

패스 트랜지스터(PT_SSL)은 블록 워드 라인(BLKWL)의 전압 레벨에 응답하여 턴-온 되어, 스트링 선택 로우 라인(RL_SSL)의 프리차지 전압(Vpre)을 스트링 선택 라인(SSLa)으로 전달할 수 있다. 이때, 블록 워드 라인(BLKWL)의 전압 레벨(Vpre+γ)은 프리차지 전압보다 클 수 있다. 여기서, 'γ'는 패스 트랜지스터(PT_SSL)의 문턱 전압(Vth)과 동일하거나, 이보다 큰 값일 수 있다.

스트링 선택 라인(SSLa)의 전압 레벨이 프리차지 전압(Vpre)로 프리차지되면, 스트링 선택 라인(SSLa)은 플로팅될 수 있다. 예를 들어, 블록 워드 라인(BLKWL)의 전압 레벨과 스트링 선택 로우 라인(RL_SSLa)의 전압 레벨이 동일하게 조정됨으로써, 스트링 선택 라인(SSLa)이 플로팅될 수 있다.

이후, 셋-업 구간이 수행될 수 있다. 이에 따라 채널의 퍼텐셜이 스텝 상승하며, 상기 채널에 커플링된 스트링 선택 라인(SSLa)의 전압 레벨도 스텝 상승할 수 있다. 결과적으로, 스트링 선택 라인(SSLa)의 전압 레벨은 이레이즈 전압(Vers)보다 높은 레벨(Vpre+△Vf)로 상승하고, 비트 라인(BL)을 통해 제공된 이레이즈 전압(Vers)이 스트링 선택 트랜지스터(SST)를 바이패스 하여 제2 GIDL 트랜지스터(GDT2)의 드레인에 제공될 수 있다.

이와 같이, 스트링 선택 라인(SSLa)을 프리차지함으로써, 본 발명의 실시 예에 따른 메모리 장치(100A)는 별도의 고전압 발생기를 구비하지 않고도 스트링 선택 라인(SSLa)의 전압 레벨을 높게 형성할 수 있다. 이에 따라, GIDL 이레이즈 동작 시에 스트링 선택 트랜지스터(SST)가 바이패스되어, GIDL 이레이즈 동작이 안정적으로 수행될 수 있다.

도 10은 본 발명의 일 실시 예에 따른 GIDL 이레이즈 동작을 설명하기 위한 타이밍도이다. 설명의 편의상, 이하에서는 도 9를 함께 참조하여, 본 발명의 실시 예에 따른 GIDL 이레이즈 동작이 설명될 것이다.

t0 내지 t1 구간에서, 초기화초기화(initial) 동작이 수행될 수 있다.

예를 들어, 비트 라인(BL), 블록 워드 라인(BLKWL), 스트링 선택 로우 라인(RL_SSLa) 및 스트링 선택 라인(SSLa)에 초기 전압(V0)이 제공될 수 있다. 초기 전압(V0)은, 예를 들어, 접지 전압(GND)일 수 있다. 이에 따라, 비트 라인(BL), 블록 워드 라인(BLKWL), 스트링 선택 로우 라인(RL_SSLa) 및 스트링 선택 라인(SSLa)이 디스차지(discharge) 될 수 있다. 다만, 이는 예시적인 것이며, 초기 전압(V0)은 접지 전압(GND) 이외에 전원 전압(VDD) 등과 같은 다양한 전압 레벨을 가질 수 있다. 또한, 실시 예에 따라, 비트 라인(BL), 블록 워드 라인(BLKWL), 스트링 선택 로우 라인(RL_SSLa) 및 스트링 선택 라인(SSLa) 중 일부에는 접지 전압(GND)이 인가되고, 다른 일부에는 전원 전압(VDD)이 인가되는 것과 같이, 서로 다른 레벨의 전압이 제공될 수도 있다. 또한, 실시 예에 따라, 초기화 동작은 스킵(skip) 되고, 이하의 프리차지 동작이 바로 수행될 수도 있다.

t1 내지 t2 구간에서, 프리차지 동작이 수행될 수 있다.

예를 들어, 전압 발생기(160)에서 생성된 프리차지 전압(Vpre)이 스트링 선택 로우 라인(RL_SSLa)에 전달될 수 있다. 블록 워드 라인(BLKWL)의 전압 레벨이 프리차지 전압(Vpre)보다 높은 레벨(Vpre+γ)이기 때문에, 패스 트랜지스터(PT_SSL)는 턴-온 되고, 이에 따라 스트링 선택 라인(SSLa)의 전압 레벨도 프리차지 전압(Vpre)으로 상승할 수 있다.

t2 시점에서, 스트링 선택 라인(SSLa)은 플로팅될 수 있다.

예를 들어, 블록 워드 라인(BLKWL)의 전압 레벨 및 스트링 선택 로우 라인(RL_SSLa)의 전압 레벨이 모두 동일한 레벨(V1)로 천이됨에 따라, 패스 트랜지스터(PT_SSL)가 턴-오프 되고, 스트링 선택 라인(SSLa)은 플로팅될 수 있다.

t2 내지 t3 구간에서, 셋-업 동작이 수행될 수 있다.

예를 들어, 비트 라인(BL)을 통해 제공되는 이레이즈 전압(Vers)이 스텝 상승할 수 있다. 이 경우, 비트 라인(BL)과 전기적으로 연결된 채널의 퍼텐셜도 스텝 상승할 수 있다. 또한, 채널과 전기적으로 커플링된 스트링 선택 라인(SSLa)의 전압 레벨도 스텝 상승할 수 있다. 예를 들어, 증가된 이레이즈 전압(Vers)의 크기(△Vf)와 증가된 스트링 선택 라인(SSLa)의 전압 레벨의 크기(△Vf)는 서로 동일할 수 있다.

이 경우, 스트링 선택 라인(SSLa)의 전압 레벨(Vpre+△Vf)은 이레이즈 전압(Vers)의 전압 레벨(V0+△Vf)과 프리차지 전압(Vpre)만큼의 전위 차를 유지하면서 스텝 상승할 수 있다. 결과적으로, 스트링 선택 트랜지스터(SST)가 바이패스 되어, 비트 라인(BL)을 통해 제공되는 이레이즈 전압(Vers)이 제2 GIDL 트랜지스터(GDT2)의 드레인에 전달될 수 있다.

t3 내지 t4 구간에서, 실행 동작이 수행될 수 있다.

예를 들어, 스트링 선택 라인(SSLa)의 전압 레벨(Vpre+△Vf)은 유지되고, 비트 라인(BL)을 통해 제공되는 이레이즈 전압(Vers)의 전압 레벨(V0+△Vf)이 유지될 수 있다. 이에 따라, 정공들(+)이 이레이즈 동작이 수행될 제5 워드 라인(WL5)에 인접한 전하 저장막(13b, 도 5 참조)으로 이동할 수 있다.

이상에서 살펴본 보아 같이, 스트링 선택 라인(SSLa)을 프리차지함으로써, 본 발명의 실시 예에 따른 메모리 장치(100A)는 별도의 고전압 발생기를 구비하지 않고도 스트링 선택 라인(SSLa)의 전압 레벨을 높게 형성할 수 있다. 이에 따라, GIDL 이레이즈 동작 시에 스트링 선택 트랜지스터(SST)가 바이패스되어, GIDL 이레이즈 동작이 안정적으로 수행될 수 있다.

[누설 전류의 발생을 차단하는 메모리 장치]

도 11 내지 도 12는 프리차지 구간에서의 누설 전류를 방지할 수 있는 본 발명의 실시 예에 따른 메모리 장치의 동작의 일 예를 설명하기 위한 도면들이다. 구체적으로, 도 11은 본 발명의 일 실시 예에 따른 GIDL 이레이즈 동작을 설명하기 위한 타이밍도이다. 도 12a 및 도 12b는 프리차지 구간에서의 패스 트랜지스터(PT_SSL)의 전압 레벨의 일 예를 보여주는 도면들이다. 도 11 내지 도 12에서의 메모리 장치의 구성 및 동작은 도 9 및 도 10과 유사하다. 따라서, 동일하거나 유사한 구성요소는 동일하거나 유사한 참조번호를 이용하여 표기될 것이며, 반복되는 설명을 이하 생략될 것이다.

도 11을 참조하면, t1 내지 t2 구간에서, 프리차지 동작이 수행될 수 있다. 이 경우, 블록 워드 라인(BLKWL)의 전압 레벨이 스트링 선택 로우 라인(RL_SSLa)의 전압 레벨보다 먼저 로우 레벨로 천이됨으로써, 프리차지 구간에서의 누설 전류로 인한 스트링 선택 라인(SSLa)의 전압 강하가 방지될 수 있다.

구체적으로, t1 내지 t2_1 구간에서 블록 워드 라인(BLKWL)의 전압 레벨은 프리차지 전압(Vpre)보다 높은 레벨(Vpre+γ)로 천이되고, 이에 따라 패스 트랜지스터(PT_SSL)가 턴-온 될 수 있다. 따라서, 스트링 선택 로우 라인(RL_SSLa)의 프리차지 전압(Vpre)이 스트링 선택 라인(SSLa)으로 전달되고, 스트링 선택 라인(SSLa)의 전압 레벨이 프리차지 전압(Vpre)으로 상승할 수 있다.

이후, t2_1 시점에서, 블록 워드 라인(BLKWL)의 전압 레벨이 초기 전압(V0)으로 천이될 수 있다. 이 때, 전압 발생기(160, 도 9)에 의하여 스트링 선택 로우 라인(RL_SSLa)에는 계속해서 프리차지 전압(Vpre)을 유지할 수 있다. 즉, 패스 트랜지스터(PT_SSL)가 완전히 턴-오프 될 때까지, 스트링 선택 로우 라인(RL_SSLa)의 전압 레벨은 프리차지 전압(Vpre)을 유지할 수 있다. 이후, t2_2 시점에서, 블록 워드 라인(BLKWL)의 전압 레벨 및 스트링 선택 로우 라인(RL_SSLa)의 전압 레벨이 모두 동일한 전압 레벨(V1)로 천이될 수 있다.

도 12a에 도시된 바와 같이, 만약 패스 트랜지스터(PT_SSL)가 턴-오프 되기 전에 스트링 선택 로우 라인(RL_SSLa)의 전압 레벨이 제1 전압 레벨(V1)로 낮아진다면, 스트링 선택 라인(SSLa)에서 스트링 선택 로우 라인(RL_SSLa) 방향으로 누설 전류(I_leakage)가 발생할 수 있다. 이로 인하여, 스트링 선택 라인(SSLa)의 전압 레벨이 낮아지고, 결과적으로 스트링 선택 트랜지스터(SST)가 완전히 바이패스되지 않을 수 있다.

이러한 누설 전류를 방지하기 위하여, 패스 트랜지스터(PT_SSL)가 완전히 턴-오프 될 때까지, 스트링 선택 로우 라인(RL_SSLa)의 전압 레벨은 프리차지 전압(Vpre)을 일정 시간 유지할 수 있다. 이 경우, 도 12b에 도시된 바와 같이, 스트링 선택 라인(SSLa)에서 스트링 선택 로우 라인(RL_SSLa) 방향으로 누설 전류(I_leakage)의 발생이 차단되고, 따라서 스트링 선택 라인(SSLa)의 전압 레벨이 프리차지(Vpre) 전압으로 안정적으로 유지될 수 있다.

도 13 내지 도 14는 셋-업 구간 및 실행 구간에서의 누설 전류를 방지할 수 있는 본 발명의 실시 예에 따른 메모리 장치의 동작의 일 예를 설명하기 위한 도면들이다. 구체적으로, 도 13는 본 발명의 일 실시 예에 따른 GIDL 이레이즈 동작을 설명하기 위한 타이밍도이다. 도 14a 및 도 14b는 셋-업 구간 및 실행 구간에서의 패스 트랜지스터(PT_SSL)의 전압 레벨의 일 예를 보여주는 도면들이다. 도 13 내지 도 14에서의 메모리 장치의 구성 및 동작은 도 9 및 도 10와 유사하다. 따라서, 동일하거나 유사한 구성요소는 동일하거나 유사한 참조번호를 이용하여 표기될 것이며, 반복되는 설명을 이하 생략될 것이다.

도 13를 참조하면, t2 내지 t4 구간에서, 셋-업 동작 및 실행 동작이 수행될 수 있다. 이 경우, 스트링 선택 로우 라인(RL_SSLa)의 전압 레벨은 블록 워드 라인(BLKWL)의 전압 레벨보다 높은 레벨로 설정될 수 있다. 예를 들어, 도 13에 도시된 바와 같이, 스트링 선택 로우 라인(RL_SSLa)의 전압 레벨은 프리차지 전압(Vpre)일 수 있으며, 또는 프리차지 전압(Vpre)보다 높은 전압(Vpre+δ)일 수 있다.

도 14a에 도시된 바와 같이, 만약 스트링 선택 로우 라인(RL_SSLa)의 전압 레벨이 제1 전압 레벨(V1)이라면, 스트링 선택 라인(SSLa)의 전압 레벨이 스텝 상승함에 따라 스트링 선택 라인(SSLa)과 스트링 선택 로우 라인(RL_SSLa) 사이의 전압 차이가 점점 증가할 수 있다. 이는 스트링 선택 라인(SSLa)에서 스트링 선택 로우 라인(RL_SSLa) 방향으로의 누설 전류(I_leakage)의 발생을 야기할 수 있다. 이로 인하여, 스트링 선택 라인(SSLa)의 전압이 낮아지고, 결과적으로 스트링 선택 트랜지스터(SST)가 완전히 바이패스되지 않을 수 있다.

이러한 누설 전류(I_leakage)를 방지하기 위하여, 스트링 선택 로우 라인(RL_SSLa)의 전압 레벨은 블록 워드 라인(BLKWL)의 전압 레벨보다 높게 설정될 수 있다. 이 경우, 도 14b에 도시된 바와 같이, 스트링 선택 로우 라인(RL_SSLa)의 전압 레벨은 블록 워드 라인(BLKWL)의 전압 레벨보다 높을수록, 패스 트랜지스터(PT_SSL)를 통하여 흐르는 누설 전류(I_leakage)가 작아질 수 있다. 따라서 스트링 선택 라인(SSLa)의 전압 레벨이 이레이즈 전압(Vers)보다 계속해서 높은 상태를 유지하고, 결과적으로 스트링 선택 트랜지스터(SST)가 바이패스되어 GIDL 이레이즈 동작이 안정적으로 수행될 수 있다.

도 15는 프리차지 구간, 셋-업 구간 및 실행 구간에서 누설 전류를 방지할 수 있는 본 발명의 실시 예에 따른 메모리 장치의 동작의 일 예를 설명하기 위한 도면이다.

도 15를 참조하면, 프리차지 구간 동안에, 블록 워드 라인(BLKWL)의 전압 레벨이 스트링 선택 로우 라인(RL_SSLa)의 전압 레벨보다 먼저 로우 레벨로 천이될 수 있다. 이에 따라, 프리차지 구간에서의 누설 전류로 인한 스트링 선택 라인(SSLa)의 전압 강하가 방지될 수 있다. 또한, 셋-업 구간 및 실행 구간 동안에, 스트링 선택 로우 라인(RL_SSLa)의 전압 레벨이 블록 워드 라인(BLKWL)의 전압 레벨보다 높은 레벨을 유지할 수 있다. 이에 따라, 셋-업 구간 및 실행 구간에서의 누설 전류로 인한 스트링 선택 라인(SSLa)의 전압 강하가 방지될 수 있다. 결과적으로, GIDL 이레이즈 동작 시에 누설 전류의 발생이 억제되어 GIDL 이레이즈 동작이 안정적으로 수행될 수 있다.

도 16은 본 발명의 일 실시 예에 따른 GIDL 이레이즈 동작을 설명하기 위한 타이밍도이다. 구체적으로, 도 16에서는, 리커버리 구간에서의 누설 전류를 방지할 수 있는 본 발명의 일 실시 예가 도시되어 있다. 도 16의 메모리 장치의 구성 및 동작은 도 9, 도 10 및 도 15와 유사하다. 따라서, 동일하거나 유사한 구성요소는 동일하거나 유사한 참조번호를 이용하여 표기될 것이며, 반복되는 설명을 이하 생략될 것이다.

도 16을 참조하면, t5 내지 t6 구간에서, 셋-업 동작 및 실행 동작이 수행될 수 있다. 이 경우, 블록 워드 라인(BLKWL)의 전압 레벨이 초기 전압(V0)으로 천이되기 전까지, 스트링 선택 로우 라인(RL_SSLa)의 전압 레벨은 블록 워드 라인(BLKWL)의 전압 레벨보다 높은 레벨을 유지될 수 있다. 이에 따라, 리커버리 구간에서의 누설 전류가 방지될 수 있다.

좀 더 자세히 설명하면, 만약 리커버리 구간에서 스트링 선택 로우 라인(RL_SSLa)의 전압 레벨이 블록 워드 라인(BLKWL)보다 먼저 초기 전압(V0)으로 천이된다면, 패스 트랜지스터(PT_SSL)가 미세하게(slightly) 턴-온 되어 스트링 선택 라인(SSLa)에서 스트링 선택 로우 라인(RL_SSLa) 방향으로의 누설 전류가 발생할 수 있다. 이러한 누설 전류를 방지하기 위하여, 스트링 선택 로우 라인(RL_SSLa)의 전압 레벨은 블록 워드 라인(BLKWL)의 전압 레벨이 초기 전압(V0)으로 천이되기 전까지 높은 상태를 계속해서 유지할 수 있다. 따라서, 리커버리 동작이 안정적으로 수행될 수 있다.

[접지 선택 트랜지스터를 바이패스할 수 있는 메모리 장치]

도 17 내지 도 19는 본 발명의 일 실시 예에 따른 메모리 장치(100B)를 설명하기 위한 도면들이다. 도 17 내지 도 19의 메모리 장치(100B)는 도 4 내지 도 16의 메모리 장치(100A)와 유사하다. 따라서, 동일하거나 유사한 구성은 동일하거나 유사한 참조 번호를 사용하여 표기될 것이며, 반복되는 설명은 이하 생략될 것이다.

도 4 내지 도 16의 메모리 장치(100A)에 있어서, 비트 라인(BL)에 스트링 선택 트랜지스터(SST)가 연결되며, GIDL 이레이즈 동작 시에 상기 스트링 선택 트랜지스터(SST)가 바이패스 되는 것으로 설명되었다. 다만, 이는 예시적인 것이며, 본 발명의 기술적 사상은 이에 한정되지 않는다. 예를 들어, 이하에서 설명될 메모리 장치(100B)와 같이, 공통 소스 라인(CSL)에 접지 선택 트랜지스터(GST)가 연결될 수 있으며, GIDL 이레이즈 동작 시에 상기 접지 선택 트랜지스터(GST)가 바이패스 될 수도 있다. 또는, 비트 라인(BL)에 스트링 선택 트랜지스터(SST)가 연결되고, 공통 소스 라인(CSL)에 접지 선택 트랜지스터(GST)가 연결될 수 있으며, GIDL 이레이즈 동작 시에 스트링 선택 트랜지스터(SST) 및 접지 선택 트랜지스터(GST)가 모두 바이패스 될 수도 있다.

좀 더 자세히 설명하면, 도 17에 도시된 바와 같이, 스트링(STR1)의 최하단에 접지 선택 트랜지스터(GST)가 배치될 수 있다. 즉, 접지 선택 트랜지스터(GST)는 공통 소스 라인(CSL)과 제1 GIDL 트랜지스터(GDT1) 사이에 배치되고, 접지 선택 트랜지스터(GST)의 게이트에는 접지 선택 라인(GSLa)이 연결될 수 있다.

GIDL 이레이즈 동작 시에, 공통 소스 라인(CSL)을 통하여 이레이즈 전압(Vers)이 인가될 수 있다. 이 경우, 도 18에 도시된 바와 같이, 접지 선택 라인(GSLa)에는 이레이즈 전압(Vers)보다 높은 전압 레벨(Vers+α)이 제공될 수 있다. 이에 따라, 공통 소스 라인(CSL)에 인가된 이레이즈 전압(Vers)이 접지 선택 트랜지스터(GST)를 바이패스하여, 제1 GIDL 트랜지스터(GDT1)의 소스에 전달될 수 있다.

접지 선택 라인(GSLa)에 이레이즈 전압(Vers)보다 높은 전압 레벨(Vers+ α)을 제공하기 위하여, 도 19에 도시된 바와 같이, 접지 선택 라인(GSLa)은 프리차지 전압(Vpre)으로 미리 프리차지될 수 있다. 이후, 접지 선택 라인(GSLa)이 플로팅되고, 채널의 퍼텐셜이 스텝 상승함에 따라 접지 선택 라인(GSLa)의 전압 레벨도 같이 스텝 상승할 수 있다. 이에 따라, 접지 선택 라인(GSLa)의 전압 레벨은 이레이즈 전압(Vers)보다 높은 레벨(Vpre+△Vf)로 상승하고, 공통 소스 라인(CSL)을 통해 제공된 이레이즈 전압(Vers)이 접지 선택 트랜지스터(GST)를 바이패스 하여 제1 GIDL 트랜지스터(GDT1)의 소스에 제공될 수 있다. 결과적으로, 접지 선택 트랜지스터(GST)가 바이패스되어, GIDL 이레이즈 동작이 안정적으로 수행될 수 있다.

[스트링 선택 채널 구조물을 포함하지 않는 스트링]

도 20은 본 발명의 일 실시 예에 따른 메모리 장치의 스트링의 구조의 일 예를 보여주는 도면이다. 도 20의 스트링(STR1A)의 구조는 도 4 내지 도 6과 유사하다. 따라서, 동일하거나 유사한 구성은 동일하거나 유사한 참조 번호를 사용하여 표기될 것이며, 반복되는 설명은 이하 생략될 것이다.

도 4 내지 도 6에서, 스트링(STR1)은 스트링 선택 채널 구조물(SCH) 및 채널 구조물(CH)을 포함하는 것으로 도시되었다. 다만, 이는 예시적인 것이며, 본 발명의 기술적 사상은 이에 한정되지 않는다. 예를 들어, 도 20에 도시된 바와 같이, 본 발명의 실시 예에 따른 스트링(STR1A)은 스트링 선택 채널 구조물(SCH)을 포함하지 않을 수 있다. 또한, 본 발명의 실시 예에 따른 스트링(STR1A)은 복수의 스트링 선택 라인들 또는 복수의 접지 선택 라인들을 포함할 수도 있다.

예를 들어, 도 20에 도시된 바와 같이, 스트링 선택 라인들(SSLa1, SSLa2)는 제3 방향(Z축 방향)으로 적층되며, 채널 구조물(CH)에 인접하여 형성될 수 있다. 이와 유사하게, 접지 선택 라인들(GSL1a, GSL2a)은 제3 방향(Z축 방향)으로 적층되며, 채널 구조물(CH)에 인접하여 형성될 수 있다.

GIDL 이레이즈 동작 시에, 스트링 선택 라인들(SSLa1, SSLa2) 또는 접지 선택 라인들(GSL1a, GSL2a)에는 이레이즈 전압(Vers)보다 높은 전압이 제공될 수 있다. 이에 따라 스트링 선택 라인들(SSLa1, SSLa2)에 대응하는 스트링 선택 트랜지스터들 또는 접지 선택 라인들(GSL1a, GSL2a)에 대응하는 접지 선택 트랜지스터들이 바이패스되어, GIDL 이레이즈 동작이 안정적으로 수행될 수 있다.

[다중 적층 구조를 갖는 메모리 장치]

도 21 내지 도 23은 본 발명의 일 실시 예에 따른 메모리 장치의 스트링의 구조 및 동작을 설명하기 위한 도면들이다. 구체적으로, 도 21은 본 발명의 일 실시 예에 따른 다중 적층 구조를 갖는 메모리 장치의 스트링의 구조의 일 예를 보여주는 도면이다. 도 22는 도 21의 스트링(STR1B)의 등가 회로도이다. 도 23은 도 21의 메모리 장치의 GIDL 이레이즈 동작을 설명하기 위한 타이밍도이다. 도 21 내지 도 23의 메모리 장치의 구성 및 동작은 도 5 내지 도 10과 유사하다. 따라서, 동일하거나 유사한 구성은 동일하거나 유사한 참조 번호를 사용하여 표기될 것이며, 반복되는 설명은 이하 생략될 것이다.

도 21 및 도 22를 참조하면, 본 발명의 일 실시 예에 따른 메모리 장치는 멀티 스택 구조를 가질 수 있다. 예를 들어, 스트링(STR1B)은 제1 서브 채널 구조체(Sub_CH1) 및 제2 서브 채널 구조체(Sub_CH2)를 포함할 수 있다. 제2 서브 채널 구조체(Sub_CH2)는 제1 서브 채널 구조체(Sub_CH1) 상에 적층될 수 있다. 예시적으로, 제1 서브 채널 구조체(Sub_CH1)에는 공통 소스 라인(CSL), 제1 GIDL 라인(GIDL1a), 접지 선택 라인(GSLa), 메인 워드 라인들(WL1, WL2) 및 제1 더미 워드 라인(DWL1)이 인접하여 형성될 수 있다. 제2 서브 채널 구조체(Sub_CH2)에는 제2 더미 워드 라인(DWL2), 메인 워드 라인들(WL3, WL4), 제2 GIDL 라인(GIDL2a) 및 스트링 선택 라인(SSLa)이 인접하여 형성될 수 있다.

제1 서브 채널 구조체(Sub_CH1) 및 제2 서브 채널 구조체(Sub_CH2) 각각은 기판 방향으로 갈수록 직경이 작아지는 형상을 가질 수 있다. 예를 들어, 제1 더미 워드 라인(DWL1)에 대응하는 채널 직경은 제2 더미 워드 라인(DWL2)에 대응하는 채널 직경보다 클 수 있다. 또는, 제1 및 제2 더미 워드라인(DWL1, DWL2) 사이의 거리는 다른 워드 라인들 사이의 거리)보다 길 수 있다.

이러한 물리적 또는 구조적 특성으로 인해, 제1 및 제2 더미 워드 라인(DWL1, DWL2)과 연결된 더미 메모리 셀들(DMC1, DMC2)은 실제 데이터를 저장하는 용도로 사용되지 않을 수 있으며, 특정 문턱 전압을 갖도록 설정될 수 있다. 예를 들어, 제1 더미 메모리 셀들(DMC1)의 문턱 전압은 GIDL 이레이즈 동작 동안에 제1 더미 워드 라인(DWL1)의 플로팅 시점을 조정함으로써 설정될 수 있고, 제2 더미 메모리 셀들(DMC2)의 문턱 전압은 GIDL 이레이즈 동작 동안에 제2 더미 워드 라인(DWL2)의 플로팅 시점을 조정함으로써 설정될 수 있다.

예를 들어, 도 23을 참조하면, 제1 더미 워드 라인(DWL1)은 t2a 시점에서 플로팅될 수 있다. 이 경우, 채널의 퍼텐셜 레벨이 스텝 상승함에 따라, 채널과 커플링된 제1 더미 워드 라인(DWL1)의 전압 레벨도 함께 스텝 상승할 수 있다. 따라서, 제1 더미 워드 라인(DWL1)과 채널의 전위 차는 t2a 시점에서의 채널의 퍼텐셜 값(즉, Vcha)으로 일정하게 유지될 수 있다. 이에 따라 GIDL 이레이즈 동작 시에, 제1 더미 메모리 셀(DMC1)의 문턱 전압이 특정 값으로 설정될 수 있다. 이와 유사한 방식으로, 제2 더미 메모리 셀(DMC2)의 문턱 전압도 특정 값으로 설정될 수 있다. 아울러, GIDL 이레이즈 동작 시에, 비트 라인 또는 공통 소스 라인에 연결된 트랜지스터가 바이패스됨으로써, 다중 적층 구조의 스트링에 대해서도 안정적인 GIDL 이레이즈 동작이 수행될 수 있다.

상술한 실시 예들 이외에도, 단순하게 설계 변경되거나 용이하게 변경할 수 있는 실시 예들도 본 발명에 포함될 것이다. 또한, 본 발명은 실시 예들을 이용하여 용이하게 변형하여 실시할 수 있는 기술들도 포함될 것이다. 따라서, 본 발명의 범위는 상술한 실시 예들에 국한되어 정해져서는 안되며, 후술하는 특허청구범위뿐만 아니라 이 발명의 특허청구범위와 균등한 것들에 의해 정해져야 할 것이다.

100: 메모리 장치
110: 메모리 셀 어레이
120: 주변 회로
130: 어드레스 디코더
140: 페이지 버퍼 회로
150: 입출력 회로
160: 전압 발생기
170: 컨트롤 로직
11: 매립 절연층
12: 수직 채널층
13: 수직 절연층
13a: 블로킹막
13b: 전하 저장막
13c: 터널 절연막
15: 스트링 선택 채널층
16: 스트링 선택 절연층
17: 스트링 선택 채널 패드
GDT1, GDT2: GIDL 트랜지스터
SST: 스트링 선택 트랜지스터
MC: 메모리 셀
DMC: 더미 메모리 셀
GST: 접지 선택 트랜지스터
SCH: 스트링 선택 채널 구조물
CH: 채널 구조물

Claims (20)

1. 복수의 메모리 블록들을 포함하는 메모리 셀 어레이;
   상기 복수의 메모리 블록들 중 이레이즈 동작이 수행될 대상 블록에 제공될 이레이즈 전압 및 로우 라인 전압들을 생성하는 전압 발생기; 및
   상기 메모리 셀 어레이 및 상기 전압 발생기를 제어하는 컨트롤 로직을 포함하며,
   상기 이레이즈 전압은 상기 대상 블록의 비트 라인 또는 공통 소스 라인 중 적어도 하나에 제공되고,
   상기 이레이즈 전압이 상기 대상 블록의 상기 비트 라인 또는 상기 공통 소스 라인 중 적어도 하나에 제공되기 전에, 상기 이레이즈 전압이 제공되는 트랜지스터의 게이트 라인은 프리차지 되는, 메모리 장치.
2. 제1 항에 있어서,
   상기 트랜지스터의 게이트 라인이 프리차지 된 이후, 상기 트랜지스터의 게이트 라인은 플로팅 되는, 메모리 장치.
3. 제2 항에 있어서,
   상기 트랜지스터의 게이트 라인이 플로팅 된 상태에서, 상기 대상 블록의 상기 비트 라인 또는 상기 공통 소스 라인 중 적어도 하나에 상기 이레이즈 전압이 제공되는, 메모리 장치.
4. 제1 항에 있어서,
   상기 트랜지스터는 상기 비트 라인에 연결된 스트링 선택 트랜지스터이며,
   상기 이레이즈 전압은 상기 비트 라인을 통하여 상기 스트링 선택 트랜지스터의 드레인에 제공되고,
   상기 스트링 선택 트랜지스터의 드레인에 제공된 상기 이레이즈 전압은 상기 스트링 선택 트랜지스터를 바이패스하여 상기 스트링 선택 트랜지스터의 소스로 전달되는, 메모리 장치.
5. 제4 항에 있어서,
   상기 스트링 선택 트랜지스터의 게이트 연결된 상기 게이트 라인은 다결정 실리콘 물질을 포함하는, 메모리 장치.
6. 제1 항에 있어서,
   상기 트랜지스터는 상기 공통 소스 라인에 연결된 접지 선택 트랜지스터이며,
   상기 이레이즈 전압은 상기 공통 소스 라인을 통하여 상기 접지 선택 트랜지스터의 소스에 제공되고,
   상기 접지 선택 트랜지스터의 소스에 제공된 상기 이레이즈 전압은 상기 접지 선택 트랜지스터를 바이패스하여 상기 접지 선택 트랜지스터의 드레인으로 전달되는, 메모리 장치.
7. 제1 항에 있어서,
   상기 대상 블록은 복수의 스트링들을 포함하고,
   상기 복수의 스트링들 중 적어도 하나는 채널 구조물 및 상기 채널 구조물 상에 형성된 스트링 선택 채널 구조물을 포함하며,
   상기 비트 라인은 상기 스트링 선택 채널 구조물의 일단에 연결되고, 상기 선택 트랜지스터의 게이트 라인은 상기 채널 구조물과 동일한 높이에서 형성되는, 메모리 장치.
8. 제7 항에 있어서,
   평면에서 볼 때에, 상기 스트링 선택 채널 구조물의 일부는 상기 채널 구조물과 중첩되며, 상기 스트링 선택 채널 구조물의 중심과 상기 채널 구조물의 중심은 일치하지 않는, 메모리 장치.
9. 제7 항에 있어서,
   상기 복수의 스트링들은
   제1 채널 구조물 및 상기 제1 채널 구조물 상에 형성된 제1 스트링 선택 채널 구조물을 포함하는 제1 스트링; 및
   제2 채널 구조물 및 상기 제2 채널 구조물 상에 형성된 제2 스트링 선택 채널 구조물을 포함하는 제2 스트링을 포함하며,
   상기 제1 스트링 선택 채널 구조물에 대응하는 제1 스트링 선택 라인과 상기 제2 스트링 선택 채널 구조물에 대응하는 제2 스트링 선택 라인은 서브 분리 영역에 의하여 물리적으로 분리되는, 메모리 장치.
10. 제9 항에 있어서,
    평면에서 볼 때에, 상기 서브 분리 영역은 상기 제1 채널 구조물 및 상기 제2 채널 구조물에 대응하는 적어도 하나의 워드 라인과 중첩되는, 메모리 장치.
11. 제1 항에 있어서,
    상기 전압 발생기 및 상기 트랜지스터의 게이트 라인 사이에 배치되며, 블록 워드 라인의 전압 레벨에 응답하여 상기 전압 발생기에 의하여 생성된 프리차지 전압을 상기 트랜지스터의 게이트 라인에 전달하는 패스 트랜지스터를 더 포함하며,
    상기 패스 트랜지스터가 턴-오프 될 때에, 상기 패스 트랜지스터의 드레인에 제공되는 상기 프리차지 전압은 하이 레벨을 유지하는, 메모리 장치.
12. 제11 항에 있어서,
    상기 이레이즈 전압이 상기 비트 라인 또는 상기 공통 소스 라인 중 적어도 하나에 제공되는 동안에, 상기 패스 트랜지스터의 드레인에 제공되는 전압 레벨은 상기 블록 워드 라인에 제공되는 전압 레벨보다 높은, 메모리 장치.
13. 기판에 수직한 방향으로 형성된 복수의 스트링들을 포함하는 메모리 블록을 포함하는 메모리 장치의 이레이즈 방법에 있어서,
    스트링 선택 트랜지스터의 게이트에 연결된 스트링 선택 라인을 프리차지 하는 단계;
    상기 스트링 선택 라인을 플로팅 시키는 단계; 및
    상기 스트링 선택 라인이 플로팅 된 이후에, 비트 라인을 통하여 상기 스트링 선택 트랜지스터의 게이트에 스텝 상승하는 이레이즈 전압을 제공하는 단계를 포함하는, 이레이즈 방법.
14. 제13 항에 있어서,
    상기 비트 라인을 통하여 상기 스트링 선택 트랜지스터의 드레인에 상기 이레이즈 전압을 제공함에 따라, 플로팅 된 상기 스트링 선택 라인의 전압 레벨이 상승하는, 이레이즈 방법.
15. 제13 항에 있어서,
    상기 스트링 선택 라인을 프리차지하는 단계는
    상기 스트링 선택 라인과 전압 발생기 사이에 배치된 패스 트랜지스터의 게이트에 제1 전압 레벨을 제공하여 상기 패스 트랜지스터를 턴-온 시키는 단계; 및
    상기 전압 발생기를 통하여 상기 패스 트랜지스터의 드레인에 상기 제1 전압 레벨보다 낮은 제2 전압 레벨을 제공하는 단계를 포함하는, 이레이즈 방법.
16. 제15 항에 있어서,
    상기 스트링 선택 라인을 플로팅 시키는 단계는
    상기 패스 트랜지스터의 게이트에 상기 제2 전압 레벨보다 낮은 제3 전압 레벨을 제공하는 단계; 및
    상기 패스 트랜지스터의 드레인에 상기 제3 전압 레벨을 제공하는 단계를 포함하는, 이레이즈 방법.
17. 제16 항에 있어서,
    상기 스트링 선택 라인을 프리차지하는 단계는
    상기 패스 트랜지스터의 게이트에 상기 제3 전압 레벨보다 낮은 제4 전압 레벨을 제공하여 상기 패스 트랜지스터를 턴-오프 시키는 단계를 더 포함하며,
    상기 패스 트랜지스터의 게이트에 상기 제4 전압 레벨이 제공되는 시점은, 상기 패스 트랜지스터의 드레인에 상기 제3 전압 레벨이 제공되는 시점보다 빠른, 이레이즈 방법.
18. 제15 항에 있어서,
    상기 스트링 선택 라인을 플로팅 시키는 단계는
    상기 패스 트랜지스터의 게이트에 상기 제2 전압 레벨보다 낮은 제3 전압 레벨을 제공하는 단계; 및
    상기 패스 트랜지스터의 드레인에 상기 제3 전압 레벨보다 높은 제4 전압 레벨을 제공하는 단계를 포함하는, 이레이즈 방법.
19. 기판 상에 수직으로 형성된 복수의 스트링들을 포함하는 메모리 장치에 있어서,
    상기 복수의 스트링들 중 적어도 하나는
    상기 기판 상에 수직으로 형성된 채널 구조물;
    상기 채널 구조물 상에 형성된 스트링 선택 채널 구조물;
    상기 스트링 선택 채널 구조물과 동일한 높이에서 형성된 선택 라인; 및
    상기 채널 구조물에 인접하여 형성된 복수의 로우 라인들을 포함하며,
    상기 스트링 선택 채널 구조물의 상단에는 비트 라인을 통하여 이레이즈 전압이 제공되고,
    상기 선택 라인은 상기 이레이즈 전압이 제공되기 전에 미리 정해진 전압 레벨로 프리차지 되는, 메모리 장치.
20. 제19 항에 있어서,
    상기 이레이즈 전압이 상기 미리 정해진 전압으로 프리차지 된 이후, 상기 선택 라인을 플로팅 되는, 메모리 장치.