CN108231121A - 半导体存储装置及其操作设定方法 - Google Patents

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Abstract

本发明提供一种半导体存储装置及其操作设定方法，能够减少ROM的选项数据资源，并且能够维持操作的弹性。本发明的半导体存储装置包含存储最适合选项数据的存储器单元阵列、CPU、RAM和ROM。CPU对应于所需要的操作，从存储器单元阵列的选项数据存储器读取最适合选项数据并暂存在RAM，且利用从RAM读取的最适合选项数据，控制半导体存储装置的操作。

Description

半导体存储装置及其操作设定方法
技术领域
本发明是有关于一种半导体存储装置及其操作设定方法，特别是有关于一种操作条件可被即时地设定的半导体存储装置及其操作设定方法。
背景技术
在NAND型闪存等等的半导体存储装置中，随着操作控制的精密度提升，读取、编程和擦除时的操作也越来越复杂。由于很难在出货前从多个操作条件中决定出最适合的操作条件，所以通常在半导体芯片(chip)上会搭载一些选项，以便从多个操作条件中选择出最适合的操作条件。
例如，美国专利公开号2013/0322149A1公开了一种具有熔丝装置和熔丝控制电路的存储器装置。熔丝装置包括第一熔丝次阵列以及第二熔丝次阵列。第一熔丝次阵列用来存放与熔丝控制电路的操作相关的第一数据；第二熔丝次阵列用来存放与存储器装置操作相关的第二数据。熔丝控制电路则被配置为分别从第一和第二熔丝次阵列读取第一和第二数据。
发明内容
在已知的半导体存储装置中，为了能够执行与存储器操作相关的全部操作，会将对应于全部操作的数据，存放在熔丝阵列等等中，再通过产品出货前的评价测试，从全部操作的数据中选择出最适合的操作数据。图1中例示了在NAND型闪存中能够选择的多个操作的数据(以下称为选项数据)。图中的例子是指用来决定擦除和编程操作条件的选项数据为3个的情况(A、B、C分别是选项数据)。其中，擦除偏压所包含的数据，可用来决定在所选择区块的P阱上所施加的擦除脉冲的脉冲高度初始值和步阶幅度等等；擦除验证所包含的数据，可用来决定施加到字线的验证电压和通过/不通过(pass/fail)测试的条件等等。编程偏压所包含的数据，可用来决定在所选择字线上所施加的编程脉冲的脉冲高度初始值和步阶幅度等等；编程验证所包含的数据，可用来决定施加到字线的验证电压和通过/不通过测试的条件等等。在这些选项数据中选择出最适合选项数据的方式，则是在产品出货前的评价测试时，通过例如编程写入熔丝ROM(Read Only Memory，只读存储器)等的方式来执行。在产品出货后，半导体存储装置可根据所选择的最适合选项数据，决定操作条件并且控制其操作。
然而，上述已知半导体存储装置会出现以下所述的问题。例如，在美国专利公开号2013/0322149A1中所示的熔丝阵列，是以与存储器单元阵列相同的方式被配置为可读取/写入的存储区域，且存储在此处的数据是在启动程序(power-up sequence)中最早被读出的。因为是基于从熔丝阵列所读取的选项数据来决定操作条件，所以需要对熔丝阵列的数据要求可靠性。其中一种方案是利用多数决的方式来保证熔丝阵列所存放的数据，即通过n位读出数据中“0”或“1”的多数决，来决定1位读出数据是“0”或“1”。举例来说，当n＝16时，16位读出数据中过半数的值，即决定其读出数据的值。虽然这样的多数决方式可以确保数据，但从另一个角度来看，却也造成实际占用数据量变大的问题。
在某些存储媒体上也有采用其他存储选项数据的方法，来取代熔丝阵列。在半导体存储装置不是利用状态机(state machine)控制操作，而是采用晶载(on-chip)的微控制器(包含CPU、ROM、RAM)来控制操作的情况下，在ROM中可以增加用来控制操作的程序数据或者码数据，以便用以存储可以实现全部操作的选项数据。随着半导体存储装置操作的复杂化和精密化而选项数据量变大，则会造成ROM容量变大的问题。另一方面，限制选项数据的容量则可能降低半导体存储装置的弹性，便有可能无法以最适合的操作条件进行操作。进一步来说，若不能以配合测试结果的操作条件来操作半导体存储装置，就不得不将半导体存储装置作为不良品，导致良品率变低。
本发明的目的是提供一种半导体存储装置，用以解决如上所述的已知技术问题，能够尽可能减少用来存储与操作条件相关数据的ROM资源，同时能够保持操作的弹性。
[解决问题的手段]
本发明的半导体存储装置包括：存储器单元阵列，用以存储与半导体存储装置的操作条件有关的数据；只读存储器(ROM)，用以存储用来控制半导体存储装置的操作的数据；中央处理装置，其基于从上述ROM所读取的数据，控制半导体存储装置的操作；以及随机存取存储器(RAM)。其中上述中央处理装置对应于所要求的操作，从上述存储器单元阵列读取上述操作条件有关的数据并暂存至RAM，并从上述RAM读取的上述操作条件有关的数据，以控制半导体存储装置的操作。
在较佳实施例中，上述操作条件有关的数据包含与编程操作条件有关的数据和与擦除操作条件有关的数据中的至少一个。在较佳实施例中，上述与编程操作条件有关的数据包含在编程时以及在编程验证时施加于上述存储器单元阵列的电压。在较佳实施例中，上述与擦除操作条件有关的数据包含在擦除时以及在擦除验证时施加于上述存储器单元阵列的电压。在较佳实施例中，上述中央处理装置基于上述操作条件有关的数据，控制施加于上述存储器单元阵列的电压。在较佳实施例中，上述存储器单元阵列是由NAND串所构成的阵列。在较佳实施例中，上述ROM中存储读取用数据，用以从上述存储器单元阵列读取上述操作条件有关的数据；且上述中央处理装置对应于所要求的操作，从上述ROM读取上述读取用数据。在较佳实施例中，半导体存储装置更包括用来与外部间接收和传送数据的外部端子；其中，于测试操作时，外部端子接收上述操作条件有关的数据，且上述中央处理装置接收从上述外部端子所提供的上述操作条件有关的数据，并写入至上述RAM。在较佳实施例中，上述操作条件有关的数据为用以决定上述半导体存储装置的最适合操作条件的选项数据。在较佳实施例中，上述ROM为光罩式ROM。
本发明的操作设定方法，适用于一半导体存储装置，其包括存储器单元阵列、存储用以控制半导体存储装置操作的数据的ROM，以及基于上述ROM所读取的数据，用以控制半导体存储装置操作的中央处理装置。本发明的操作设定方法包括下列步骤：提供RAM；存储操作条件有关的数据于存储器单元阵列；从上述存储器单元阵列，读取上述操作条件有关的数据并暂存至RAM；以及基于读取自RAM的操作条件有关的数据，使上述中央处理装置进行操作。
在较佳实施例中，操作设定方法更包括在出货前进行上述半导体存储装置的测试；其中，基于上述测试结果决定上述操作条件有关的数据。在较佳实施例中，操作设定方法更包括存储读取用数据于ROM；其中，基于读取用数据存储操作条件有关的数据于存储器单元阵列，且从上述存储器单元阵列读取上述操作条件有关的数据。
[发明的效果]
依据本发明，与半导体存储装置的操作条件有关的数据是存储在存储器单元阵列中，对应所要求的操作而从存储器单元阵列中读取操作条件有关的数据，所以能够减少在ROM中存储操作条件有关的数据所占的资源。其次，通过在存储器单元阵列中存储最适合操作条件有关的数据，或者使存储在存储器单元阵列的操作条件有关的数据能够变更，便能够维持半导体存储装置操作条件的弹性。
附图说明
图1表示已知NAND型闪存所存储的选项数据的范例示意图。
图2表示本发明实施例中NAND型闪存的方块图。
图3表示在ROM内存储全部选项数据时的操作的示意图。
图4表示在出货前所存储的选项数据以及出货后利用选项数据控制操作的示意图。
图5A表示在本发明的一实施例中ROM所存储的选项数据的示意图，图5B表示在本发明的一实施例中选项数据存储器所存储的选项数据的示意图。
图6表示本发明的一实施例中将选项数据载入至RAM的示意图。
图7表示本发明的一实施例中利用CPU读取选项数据以进行操作的流程图。
图8是用以说明本发明的一实施例中出货前选项数据的存储以及出货后利用选项数据所控制的操作的示意图。
图9是用以说明本发明的一实施例中在测试操作时将选项数据写入至RAM的方法的示意图。
以下，参照图式详细说明本发明的实施样态。本发明的半导体存储装置，虽然并不特别限定为何种类型，但是较适合于NAND型闪存或者嵌入NAND型闪存的半导体装置。
附图标号
100～闪存
110～存储器单元阵列
120～输出入缓冲器
130～地址暂存器
140～中央处理器(CPU)
150～随机存取存储器
160～只读存储器(ROM)
170～列选择电路
180～页缓冲/感测电路
190～行选择电路
200～内部电压产生电路
210～选项数据存储器
300～测试装置
310～测试检测部
Ax～列地址信息
Ay～行地址信息
BLK(0)、BLK(1)、……、BLK(m-1)～存储器区块
S110-S130、S200-S250、S300-S360～步骤
TP～测试端口
具体实施方式
图2表示本发明实施例中NAND型闪存结构的方块图。闪存100是由包括存储器单元阵列110、输出入缓冲器120、地址暂存器130、中央处理装置(Central Processing Unit，以下称CPU)140、随机存取存储器(Random Access Memory，以下称RAM)150、ROM 160、列选择电路170、页缓冲/感测电路180、行选择电路190、内部电压产生电路200所构成。存储器单元阵列110包括排列成矩阵的多个存储器单元。连接到外部端子的输出入缓冲器120是用来保持输出入数据。地址暂存器130则接收来自输出入缓冲器120的地址数据。列选择电路170则接收来自地址暂存器130的列地址信息Ax，并且根据列地址信息Ax的解码结果进行区块的选择以及字线的选择等等操作。页缓冲/感测电路180是用来保持从列选择电路170选择的页所读取的数据，并且保持欲写入至所选择页的数据。行选择电路190则接收来自地址暂存器130的行地址信息Ay，并且根据行地址信息Ay的解码结果进行页缓冲/感测电路180内数据的选择等等。内部电压产生电路200则产生在数据编程、读取和擦除等等操作所需要的各种电压(写入电压Vpgm、通过(pass)电压Vpass、读取通过电压Vread、擦除电压Vers等)。
存储器单元阵列110具有配置于行方向上的m个存储器区块BLK(0)、BLK(1)、……、BLK(m-1)。各存储器区块包括多个NAND串，且各NAND串包括串联连接的多个存储器单元。存储器单元阵列110更包括选项数据存储器210，用来存储与存储器操作条件有关的选项数据。选项数据存储器210与其他区块一样，是由NAND串所构成，因此通过列选择电路170、页缓冲/感测电路180和行选择电路190等等，可以从选项数据存储器210的选择页来读取数据，或者向选择页进行编程写入，更可以对选择区块进行擦除处理。
ROM 160是用以永久性存储用来控制闪存100操作(读取、编程、擦除、测试等)的程序和数据。ROM 160并不特别限定为何种类型，例如可以由光罩式(mask)ROM、熔丝ROM、或一次性可程序化ROM(one-time programmable ROM)所构成。RAM 150是用以暂时性存储从ROM160所载入的数据，或者如后所述般暂时性存储从选项数据存储器210所读取的数据，更可用来暂时性存储由外部端子或输出入缓冲器120所提供的数据。RAM 150并不特别限定为何种类型，例如可以由读取/写入速度较快的SRAM或DRAM等构成。
CPU 140根据从RAM 150和ROM 160所读取的程序和数据，控制闪存100的操作。CPU140更可以对于从输出入缓冲器120所输入的指令和外部控制信号作出回应，控制闪存100的操作。
于闪存100的读取操作中，通过在位线上施加某个正电压，在选择页上施加某电压(例如0V)，在非选择页上施加通过电压Vpass(例如4.5V)，将选择页的数据读取到页缓冲/感测电路180。在编程操作中，通过在选择页上施加高电压的编程电压Vpgm(15～25V)，在非选择页上施加中间电位(例如10V)，在页缓冲/感测电路180上则维持编程的数据，以便进行选择页的编程操作。在编程验证操作中，通过将编程验证电压施加于选择页上，来读取选择页以便进行验证，较佳方式则是利用增量阶跃脉冲编程(Incremental Step PulseProgram，ISPP)施加编程脉冲。在擦除操作中，通过对区块内的选择字线施加0V，对P阱施加高电压(例如20V)，从而以区块为单位执行数据的擦除。在擦除验证操作中，将擦除验证电压施加于选择页上，读取选择页以便进行验证，较佳方式则是利用增量阶跃脉冲擦除(Incremental Step Pulse Erase，ISPE)施加擦除脉冲。
在现有的技术方案中，如图3所示，与闪存的操作条件有关的全部选项数据是存放在ROM 160中。例如，高电压(High Voltage，以下称HV)设定值，擦除偏压A、B、C，擦除验证A、B、C和HV重置值是作为与擦除操作条件相关的数据存储于ROM160中。且，HV设定值，编程偏压A、B、C编程验证A、B、C和HV重置值是作为与编程操作条件相关的数据存储于ROM 160中。在此，HV设定值是与内部电压产生电路200的电荷泵电路等的操作条件有关的数据，举例来说，包含决定电荷泵电路的操作顺序等等的数据。HV重置值是与降低电荷泵电路中高电压时的操作条件有关的数据。
擦除偏压A、B、C包含与在选择区块的P型阱上所施加的擦除脉冲的脉冲高度值、步阶幅度及其施加时间有关的数据，以及其他与擦除操作有关的所有数据和与擦除操作次序(操作顺序等)有关的数据。例如，擦除偏压A的脉冲高度初始值是19V，步阶幅度为1V；擦除偏压B的脉冲高度初始值是20V，步阶幅度是0.8V。擦除验证A、B、C包含有关于当验证被擦除的选择区块时，施加在字线上的电压，施加时间，以及其他与擦除验证有关的所有数据和与擦除验证操作次序(操作顺序等)有关的数据。例如在擦除验证A中，施加在字线上的电压是0V；在擦除验证B中，施加在字线上的电压是0.1V。
编程偏压A、B、C包含有关于施加在选择页的字线上的编程脉冲的脉冲高度值、步阶幅度及其施加时间，以及其他与编程操作有关的所有数据和与编程操作次序(操作顺序等)有关的数据。例如，编程偏压A的脉冲高度初始值是15V，步阶幅度为1V；编程偏压B的脉冲高度初始值是16V，步阶幅度是0.8V。编程验证A、B、C包含有关于施加在选择页的字线上的电压，施加时间，以及其他与编程验证有关的所有数据和与编程验证操作次序(操作顺序等)有关的数据。在出货前，根据例如评估测试的结果，通过调校(trimming)熔丝ROM等等方式将用以从这些全部选项数据中选择出最适合的选项数据的选择码编程至熔丝ROM中。
图4是用来说明产品出货前所存储的选项数据以及产品出货后利用选项数据的操作的示意图。在产品出货前，ROM 160存储着HV设定值/重置值、读取操作相关的数据、编程偏压A、B、C、编程验证A、B、C、擦除偏压A、B、C、擦除验证A、B、C等等(步骤S100)。当ROM 160是光罩式ROM时，是在芯片(chip)工艺中利用光罩在芯片(wafer)上进行数据的烧录。
由于构成存储器单元和周边电路等等的晶体管和配线等容易在工艺中受到偏差值和变动的影响，因此闪存的最适合操作条件在一些情况下可能因芯片(chip)而异。如此，很难在制造前，从ROM 160所预先存储的大量的可选择的选项数据中决定出芯片(chip)的最适合操作条件。于一般的技术方案中，通过在制造后的评价测试，让闪存100进行操作，便能够决定出编程偏压、编程验证、擦除偏压、擦除验证等等操作条件的最适合选项，再将用来选择最适合选项数据的选择码，通过熔丝ROM等的调校方式进行编程。
产品出货后，CPU 140是对应于外部输入的指令，实行读取、擦除、编程等的操作。CPU 140执行在ROM 160中对应于所要求的操作的程序。另外，如图3所示，虽然ROM 160中包含多个选项数据，但通过选择码可从其中选择出最适合选项数据，由CPU 140读取出来，CPU140再根据最适合选项数据，控制内部电压产生电路200、列选择电路170、页缓冲/感测电路180以及行选择电路190，以控制对存储器单元阵列110的P型阱所施加的偏压和验证电压。例如，如图4所示，当执行擦除操作时，CPU 140利用从ROM 160读取的HV设定值相关的数据，决定内部电压产生电路200的操作条件，控制高电压的产生(S110)。另外，利用选择码，会从ROM 160的全部选项数据中选择出最适合选项数据，也就是从擦除偏压A、B、C中选择一个擦除偏压，从擦除验证A、B、C中选择一个擦除验证(S120)，根据此最适合的组合，执行擦除操作。当擦除操作结束时，CPU 140则利用HV重置值相关的数据，重置充电泵电路(S130)。
在已知的方案中，由于ROM 160需要存储全部的选项数据，所以会增加ROM 160内配置给选项数据的资源。另外，在利用光罩式ROM来存储全部选项数据的场合中，变更选项数据的操作会变得非常复杂。在本实施例中，存储器单元阵列110内则设有选项数据存储器210，用来存储选项数据，在操作时，则从选项数据存储器210即时载入选项数据至RAM 150，利用在RAM 150所载入的选项数据，便能够控制CPU 140的操作条件。
图5A和图5B是用以说明本实施例的选项数据存储范例的示意图。如图5A所示，相较于图3的ROM 160中所存储的大量选项数据，本实施例的ROM 160中仅存储必要最低限度的选项数据。具体来说，本实施例的ROM 160中存储的选项数据关联于擦除程序、编程程序与读取程序。其中，关联于擦除程序的选项数据为有关于高电压(HV)的设定值和重置值的信息，及读取用数据Read1。读取用数据Read1包含读取指令和地址，用以在CPU 140执行擦除操作时，从选项数据存储器210读取擦除程序的最适合选项数据。
关联于编程程序的选项数据为有关于HV设定值和重置值的信息，及读取用数据Read2。读取用数据Read2包含读取指令和地址，用以在CPU 140执行编程操作时，从选项数据存储器210读取编程程序的最适合选项数据。另外，与图3的情况一样，关联于读取程序的选项数据则为读取偏压。于本实施例中，除了所示的选项数据外，ROM 160不具有其他选项数据。
另一方面，最适合选项数据则是被编程写入至存储器单元阵列110的选项数据存储器210中。具体来说，如图5B所示，在选项数据存储器210的第1存储区域中，存储着有关于擦除程序的最适合选项数据。举例而言，选项数据存储器210的第1存储区域可存储擦除偏压A、B、C中的任一个，以及擦除验证A、B、C中的任一个。根据ROM 160中所存储的读取用数据Read1，CPU 140将第1存储区域中所存储的选项数据读出并暂存在RAM 150中。另外，在选项数据存储器210的第2存储区域中，存储着有关于编程程序的最适合选项数据。例如，选项数据存储器210的第2存储区域存储编程偏压A、B、C中的任一个，以及编程验证A、B、C中的任一个。根据ROM 160中所存储的读取用数据Read2，CPU 140将第2存储区域中所存储的选项数据读出并暂存在RAM 150中。
图6表示从选项数据存储器210所读取的最适合选项数据载入至RAM时的数据流示意图。图7则是此时的操作流程图。如图7所示，CPU 140从外部接收指令(S200)，并根据此指令判断所要求的操作(S210)。接着，CPU 140从ROM 160读取对应于所要求操作的选项数据(S220)。例如，当接收到擦除指令时，CPU 140从ROM 160读取与擦除程序相关的选项数据。就图5A和图5B的范例来说，CPU 140从ROM 160读取HV设定值、读取用数据Read1、HV重置值的数据。与一般存储器单元阵列的读取操作一样，CPU 140是通过列选择电路170、页缓冲/感测电路180、行选择电路190等，存取选项数据存储器210(S230)，并根据读取用数据Read1从选项数据存储器210读取与擦除程序有关的最适合选项数据，再将所读取的数据载入至RAM150(S240)。CPU 140可以在读取最适合选项数据的同时，根据ROM 160所读取的HV设定值，控制内部电压产生电路200产生高电压。接着，CPU 140根据RAM 150所保持的最适合选项数据，对P型阱施加擦除偏压，之后再对选择区块实施擦除验证(S250)。当结束擦除操作时，CPU 140则根据HV重置值，控制内部电压产生电路200的高电压放电。
类似地，当从外部接收编程操作所对应的指令，CPU 140将从ROM 160读取与编程程序有关的选项数据，并根据选项数据控制相关的操作。其中，根据HV设定值，CPU 140控制内部电压产生电路200产生高电压；根据读取用数据Read2，CPU 140通过列/行选择电路170、190等从选项数据存储器210读取与编程程序有关的最适合选项数据，并将最适合选项数据载入至RAM 150。接着，CPU 140根据RAM 150所保持的最适合选项数据，将编程偏压施加在选择字线上，之后对选择页实施编程验证。当结束编程操作时，CPU 140根据HV重置值，控制内部电压产生电路200的高电压放电。
在接收到读取指令的情况下，由于本实施例的选项数据存储器210中没有存储有关读取操作的最适合选项数据，因此CPU 140根据ROM 160所存储的读取偏压，对选择页执行读取操作。
图8是用来说明在使用本实施例的情况下，产品出货前所存储的选项数据以及产品出货后利用选项数据控制操作的示意图。当ROM 160是由光罩式ROM所构成时，在闪存的工艺中，是将如图5A和图5B所示的必要最低限度的选项数据以及读取用数据Read1、Read2烧录至硅芯片(wafer)上(S300)。
制造后，在芯片层级(wafer level)或芯片层级(chip level)，实施闪存100的评价测试(S310)，基于此测试结果，决定出最适合选项数据，并将最适合选项数据编程写入至选项数据存储器210(S320)。此编程操作与其他存储器单元阵列110的编程操作一样，采用相同方式来实施。在最适合选项数据的编程操作结束后，闪存100则可以出货。
出货后，闪存100根据所要求的操作，即时地从选项数据存储器210将对应的最适合选项数据载入至RAM 150中，CPU 140则利用载入至RAM 150的最适合选项数据来控制操作。图8所示的步骤S330至S360是表示擦除操作的例子。当CPU 140接收到外部的擦除指令，将从ROM 160读取有关擦除操作的选项数据，并利用其中所含的HV设定值来控制高电压的产生(S330)，更根据读取用数据Read1从选项数据存储器210读取最适合选项数据，并将最适合选项数据暂时保持在RAM 150中。例如，CPU 140将根据最适合的擦除偏压(例如擦除偏压A、B、C的其中一个)而产生的擦除脉冲，施加于P型阱(S340)。接着，CPU 140根据最适合的擦除验证条件(例如擦除验证A、B、C的其中一个)，对选择区块的全部页进行擦除验证(S350)。当擦除操作结束后，CPU 140根据HV重置值，将内部电压产生电路200进行重置(S360)。
上述实施例中，是在选项数据存储器210中存储最适合选项数据，当闪存进行操作时，则从选项数据存储器210将最适合选项数据即时地读出到RAM 150，从而能够减少在ROM160中配置给选项数据的资源。
在上述实施例中，虽然是在产品出货前将最适合选项数据编程写入至选项数据存储器210，但是并非用以限定本发明。于其他实施例中，也可在产品出货后才将最适合选项数据编程写入至选项数据存储器210。在此情况下，是由主机(host)装置提供最适合选项数据到闪存100，再将其编程写入至选项数据存储器210。藉此，即使产品出货后，也能够变更闪存的最适合选项数据。因此，即便闪存的操作条件受到经年累月变化和使用频率等等而需要改变时，也能够弹性地应对。特别在ROM 160是光罩式ROM的情况下，若如同已知技术以光罩式ROM存储最合适选项数据，则往后欲改变最合适选项数据时需进行光罩的改变，如此在时间上和成本上的负担都很大。然而如本实施例所示，是对存储器单元阵列(例如NAND串)重写最合适选项数据，作业上就变得容易。
在上述实施例中，虽然是将擦除偏压、擦除验证、编程偏压和编程验证作为选项数据的一例，存放在选项数据存储器210，但是选项数据可以是上述以外可决定闪存100操作条件的全部数据。另外，在ROM 160存放何种选项数据以及在选项数据存储器210存放何种选项数据，上述范例并非用以限定本发明，可以自由地进行设定。
接着说明本实施例的闪存在产品出货前的选项数据编程方法。在制造芯片(chip)的阶段，选项数据存储器210和RAM 150中并未存放数据(数据是空白的)，因此在此状态下，根据RAM 150的数据而决定闪存100的操作条件是无法做到的，因此在评价测试中无法决定最适合选项数据。
本实施例的闪存在进行产品出货前的评价测试时，可以从外部直接将必要数据写入到RAM 150。当进行评价测试时，如图9所示，闪存100经由测试端口TP电连接至测试装置300。评价测试可以在芯片层级(wafer level)或者芯片层级(chip level)的任一个实施，测试端口TP例如可以是用来输出入数据的外部端子或其接垫，或者是测试专用的端子或其接垫。
在一较佳范例中，测试装置300输出一测试开始信号到测试端口TP。测试检测部310检测出施加于测试端口TP的测试开始信号，并将此检出信号提供到CPU 140。当CPU 140接收到此检出信号时，执行存放在ROM 160的测试用程序，开始测试程序。或者在另一较佳范例中，闪存除了CPU 140以外，尚包含内建的自我测试电路(即BIST(Built-In-Self-Test)电路)，BIST电路则回应测试检出部310的检出信号，执行测试。
在测试程序开始时，CPU 140会在测试端口TP(或者输出入缓冲器120)和RAM150间建立一数据通道，从测试装置300提供到测试端口TP的数据便可以写入到RAM 150的既定存储区域。写入至RAM 150的数据是指与闪存的操作条件有关的数据，换言之，即与选项数据存储器210所存储的选项数据等效的数据。CPU 140根据测试程序，或者说是基于测试装置300的指令，进行擦除和编程操作，此时即利用来自测试装置300并且存放在RAM 150的选项数据，决定擦除和编程等的操作条件，执行测试。
当通过测试装置300决定最适合选项数据时，测试装置300会将最适合选项数据编程写入至闪存100的选项数据存储器210。也就是，测试装置300对于闪存100输出编程指令以及用来编程写入选项数据存储器210的地址(此地址是与读取用数据Read1、Read2读取最适合选项数据时的地址是一致的)。藉此，对选项数据存储器210编程写入最适合选项数据。
虽然以上已详细说明本发明的较佳实施形态，然而并非用来限定本发明为特定的实施形态，在权利要求内所记载的本发明意旨范围内，仍可以包含各种变形和变更的情况。举例来说，上述实施例中虽然例示NAND型闪存，然而本发明亦可以适用于其他种类的半导体存储装置上。

Claims (14)

1.一种半导体存储装置，其特征在于，包括：
存储器单元阵列，用以存储与所述半导体存储装置的操作条件有关的数据；
只读存储器，用以存储用来控制所述半导体存储装置的操作的数据；
中央处理装置，其基于从所述只读存储器所读取的所述数据，控制所述半导体存储装置的操作；以及
随机存取存储器；
其中所述中央处理装置对应于所要求的操作，从所述存储器单元阵列读取所述操作条件有关的数据并暂存至所述随机存取存储器，并从所述随机存取存储器读取所述操作条件有关的数据，以控制所述半导体存储装置的操作。
2.如权利要求1所述的半导体存储装置，其特征在于，所述操作条件有关的数据，包含与编程操作条件有关的数据和与擦除操作条件有关的数据中的至少一个。
3.如权利要求2所述的半导体存储装置，其特征在于，所述与编程操作条件有关的数据，包含在编程时以及在编程验证时施加于所述存储器单元阵列的电压。
4.如权利要求2所述的半导体存储装置，其特征在于，所述与擦除操作条件有关的数据，包含在擦除时以及在擦除验证时施加于所述存储器单元阵列的电压。
5.如权利要求3或4所述的半导体存储装置，其特征在于，所述中央处理装置，基于所述操作条件有关的数据，控制施加于所述存储器单元阵列的所述电压。
6.如权利要求1所述的半导体存储装置，其特征在于，所述存储器单元阵列是由NAND串所构成的阵列。
7.如权利要求1所述的半导体存储装置，其特征在于，所述只读存储器中存储读取用数据，用以从所述存储器单元阵列读取所述操作条件有关的数据；以及
所述中央处理装置对应于所要求的操作，从所述只读存储器读取所述读取用数据。
8.如权利要求1所述的半导体存储装置，其特征在于，更包括用来与外部间接收和传送数据的外部端子；
其中，于测试操作时，所述外部端子接收所述操作条件有关的数据，且所述中央处理装置接收从所述外部端子所提供的所述操作条件有关的数据，并写入至所述随机存取存储器。
9.如权利要求1所述的半导体存储装置，其特征在于，所述操作条件有关的数据为用以决定所述半导体存储装置的最适合操作条件的选项数据。
10.如权利要求9所述的半导体存储装置，其特征在于，所述只读存储器为光罩式只读存储器。
11.一种半导体存储装置的操作设定方法，其特征在于，所述半导体存储装置包括存储器单元阵列、存储用以控制半导体存储装置操作的数据的只读存储器，以及基于所述只读存储器所读取的所述数据，用以控制半导体存储装置操作的中央处理装置，其包括下列步骤：
提供随机存取存储器；
存储操作条件有关的数据于所述存储器单元阵列；
从所述存储器单元阵列，读取所述操作条件有关的数据并暂存至所述随机存取存储器；以及
基于读取自所述随机存取存储器的所述操作条件有关的数据，使所述中央处理装置进行操作。
12.如权利要求11所述的操作设定方法，其特征在于，更包括在出货前进行所述半导体存储装置的测试的步骤；
其中，基于所述测试结果决定所述操作条件有关的数据。
13.如权利要求12所述的操作设定方法，其特征在于，更包括从外部端子接收所述操作条件有关的数据，并写入至所述随机存取存储器；
其中，在所述在出货前进行所述半导体存储装置的测试的步骤中，基于写入至所述随机存取存储器的所述操作条件有关的数据，进行测试。
14.如权利要求11所述的操作设定方法，其特征在于，更包括存储读取用数据于所述只读存储器；
其中，基于所述读取用数据存储所述操作条件有关的数据于所述存储器单元阵列，且从所述存储器单元阵列读取所述操作条件有关的数据。
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Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR102492033B1 (ko) * 2018-03-26 2023-01-26 에스케이하이닉스 주식회사 메모리 장치 및 이를 포함하는 메모리 시스템
US10908824B2 (en) * 2018-11-08 2021-02-02 Winbond Electronics Corp. Flash memory storage device and method thereof
KR20210066551A (ko) 2019-11-28 2021-06-07 에스케이하이닉스 주식회사 반도체 메모리 장치 및 그 동작 방법

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20010003509A1 (en) * 1999-12-10 2001-06-14 Koji Hosono Non-volatile semiconductor memory
US20020153917A1 (en) * 2001-04-24 2002-10-24 Hitachi, Ltd. Semiconductor integrated circuit and a method of testing the same
CN101111900A (zh) * 2005-01-27 2008-01-23 斯班逊有限公司 半导体装置、地址分配方法及验证方法

Family Cites Families (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH10334073A (ja) * 1997-05-29 1998-12-18 Sanyo Electric Co Ltd １チップマイクロコンピュータ
JP2001176290A (ja) * 1999-12-10 2001-06-29 Toshiba Corp 不揮発性半導体記憶装置
JP3916862B2 (ja) * 2000-10-03 2007-05-23 株式会社東芝 不揮発性半導体メモリ装置
JP3875621B2 (ja) * 2002-10-30 2007-01-31 株式会社東芝 不揮発性半導体記憶装置
US7702935B2 (en) * 2006-01-25 2010-04-20 Apple Inc. Reporting flash memory operating voltages
JP2009187049A (ja) * 2008-02-01 2009-08-20 Fujitsu Ltd 装置
CN102969025A (zh) * 2011-09-01 2013-03-13 成都海存艾匹科技有限公司 混合型内容发行系统和方法
US8456917B1 (en) * 2011-11-29 2013-06-04 Elpida Memory, Inc. Logic circuit for a semiconductor memory device, and method of managing an operation in the semiconductor memory device
KR102017724B1 (ko) 2012-05-31 2019-09-03 삼성전자주식회사 메모리 장치, 이의 동작 방법, 및 이를 포함하는 전자 장치
TWI594254B (zh) 2012-07-17 2017-08-01 慧榮科技股份有限公司 讀取快閃記憶體中區塊之資料的方法及相關的記憶裝置
US9268667B2 (en) * 2012-12-19 2016-02-23 Dell Products, Lp System and method to create a non-volatile bootable RAM disk
KR102239356B1 (ko) * 2015-02-17 2021-04-13 삼성전자주식회사 클록 제어 유닛 또는 전원 제어 유닛을 포함하는 저장 장치와 메모리 시스템, 그리고 그것의 동작 방법

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20010003509A1 (en) * 1999-12-10 2001-06-14 Koji Hosono Non-volatile semiconductor memory
US20020153917A1 (en) * 2001-04-24 2002-10-24 Hitachi, Ltd. Semiconductor integrated circuit and a method of testing the same
CN101111900A (zh) * 2005-01-27 2008-01-23 斯班逊有限公司 半导体装置、地址分配方法及验证方法

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